JPS6364057B2 - - Google Patents
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- JPS6364057B2 JPS6364057B2 JP56204070A JP20407081A JPS6364057B2 JP S6364057 B2 JPS6364057 B2 JP S6364057B2 JP 56204070 A JP56204070 A JP 56204070A JP 20407081 A JP20407081 A JP 20407081A JP S6364057 B2 JPS6364057 B2 JP S6364057B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
(a) 発明の技術分野
本発明は半導体装置に係り、特に半導体基板と
オートミツク接触する電極配線の改良に関する。 (b) 従来技術と問題点 LSI、超LSI等の半導体装置の電極配線材料に
はアルミニウム（Al）もしくはアルミニウム合
金が多く用いられている。Alは電気抵抗が小さ
く且つ半導体例えばシリコン（Si）との接触抵抗
を小さくなし得る等の長所を有するが、その反面
Siと反応しやすいため、電極配線形成後のアニー
ル工程等の加熱処理工程において、Al中へSiが
容易に析出し、その結果シヨツトキバリア・ダイ
オード等の特性が劣化する。 このような問題を防止するため、第１図に示す
ように、Si基板１表面と二酸化シリコン
（SiO2）、或いは燐シリケートガラス（PSG）層
等よりなる絶縁膜２に開口されたコンタクト窓３
においてコンタクトする電極配線４を、第１の
Al層５、Ti、Ｗ、Moのような高融点金属層もし
くはその合金層からなる層例えばTiW層６、及
び第２のAl層７からなる３層構造がかねてより
用いられている。この構造はTi、Ｗ、TiW等が
AlともSiとも反応しにくいことを利用したもの
であつて、上述の如くTiWよりなる薄層６を第
１及び第２のAl層５，７の間にバリア層として
介在せしめることにより、Siと反応するAlの量
を第１のAl層５のみに限定し、もつてSiの析出
量を一定量以下に制限し得るようにしたものであ
る。なお、TiWは合金とも混合物とも言えるも
のであるが、以下合金と言つた時は、TiWのよ
うなものも含む。 半導体装置の電極配線をかかる構造として、
Al配線中への基板Siの過剰な拡散を防止するこ
とにより、前記電極配線を形成した後において
も、凡そ450〔℃〕以下の温度であれば、半導体装
置の電気的特性を劣化させることなく加熱処理を
施すことが可能となつた。しかし昨今では素子の
組立工程の自動化等のため、素子の耐熱特性とし
て少なくとも500〔℃〕の温度にさらされても異常
のないことが要請される趨勢にある。 上記500〔℃〕という高温下においては、上述の
従来の電極配線構造はAlとSiの反応を抑止する
バリア性を失い、前記第２（上層）のAl電極配線
中への基板Siの過剰な拡散を生じ、半導体装置の
電気的特性が劣化する。 (c) 発明の目的 本発明の目的は上記問題点を解消して半導体装
置の耐熱特性を向上せしめることにある。 (d) 発明の構成 上記目的は本発明において、半導体基板表面よ
り導出された電極配線層を、アルミニウムもしく
はアルミニウム合金よりなり前記半導体基板とオ
ートミツク接触せる第１の薄層と、該第１の薄層
上に形成されたTi、Ｗ、Mo、Zr、Cr、Hf、
Nb、Ｖ、Ni、Pt、Ta、Pdの中から選ばれた一
つ、もしくはその合金、もしくはその窒化物の中
から選ばれた一つよりなる第２の薄層と、該第２
の薄層上に形成されたシリコンを成分要素として
含むアルミニウム合金よりなる第３の薄層とから
なる構成としたことにより達成される。 (e) 発明の実施例 以下本発明の一実施例を図面により説明する。 第２図は本発明により製作した半導体装置の一
実施例としてのnpn型のバイポーラ型半導体装置
を示す要部断面図、第３図はその製造方法を示す
要部断面図である。 第２図において、１はｐ型のSi基板、２は絶縁
膜で例えば二酸化シリコン（SiO2）膜、１１，
１２，１３はそれぞれベース電極、エミツタ電
極、コレクタ電極で、いずれもアルミニウム
（Al）よりなる第１の薄層１４、Tiよりなる第２
の薄層１５、Siの含有量が約１〔％〕のアルミニ
ウム（Al）の合金（以下Al／Siと略記する）よ
りなる第３の薄層１６とが積層された３層構造を
有する。上記第１、第２、第３の薄層１４，１
５，１６の厚さは、例えばそれぞれ凡そ1000、
1000、6500〔Å〕とする。また１７はｎ型のエピ
タキシヤル層でコレクタ領域、１８はｎ型の埋込
み層、１９はｐ型のベース領域、２０，２１はｎ
型領域でそれぞれコレクタコンタクト領域、及び
エミツタ領域、２２はｐ型のアイソレーシヨン領
域である。 上記本実施例の半導体装置は、３層構造の各電
極１１，１２，１３をいずれも、第１の層１４を
基板Siとのオートミツク接触形成容易なAlより
なる薄層、第２の層１５をTiよりなる薄層、第
３の層１６をSiの含有量が約１〔％〕のAl／Siよ
りなる薄層とした点が従来の半導体装置と異なる
のみで、他は何ら変るところはない。 次に第３図ａ〜ｃにより本実施例の半導体装置
の製造方法を説明する。 第３図ａはSi基板１表面に所定のnpn型バイポ
ーラ半導体素子の形成を完了し、基板１表面を被
覆するSiO2膜２を選択的に除去して、ベース電
極窓２３、エミツタ電極窓２４、コレクタ電極窓
２５を開口した状態を示す。ここ迄の工程は通常
の製造工程に従つて進めてよい。 次いで同図ｂに示すように、上記SiO2膜２上
を含む基板１上全面に、例えばスパツタリング法
によりAlもしくはAl合金、Ti、Al／Si（Siの含有
量約１％）もしくはこれに更に他の元素を加えた
Al合金を順次積層して被着せしめ、第１、第２、
第３の薄層１４，１５，１６を形成する。 ついで同図ｃに示すように、上記第３の薄層１
６上に所定のパターンに従つてホトレジスト膜２
６を形成し、これをマスクとして例えばCCl4や
BCl3、Cl2等のような塩素系の反応ガスを用いて
ドライエツチング法により上記第１、第２、第３
の薄層１４，１５，１６を選択的に除去すること
により、ベース電極１１、エミツタ電極１２、コ
レクタ電極１３を形成する。このあと前記マスク
として用いたホトレジスト膜２６を除去して、本
実施例の半導体装置の完成体が得られる。 ここで上記エツチング工程において、第３の薄
層をAL層とした従来装置においてはパターンエ
ツジが虫食い状態となるのに対し、本実施例のよ
うにAl／Siを用いた場合にはかかる虫食い状態
を生じることがなく、シヤープにエツチングされ
るという効果を合わせ有する。 以上のようにして得られた本実施例の半導体装
置の耐熱特性を、従来装置と比較して第１表に示
す。 下記第１表に示す２種類の試料は、第１の薄層
１４はいずれもAL層とし、第２の薄層（バリア
層）１５にはいずれもTi層を用い、第３の薄層
１６は従来装置はAL層を、また本実施例では
Al／Si（Si1％）層を用いて形成したものである。
第１表に、これらの試料をそれぞれ窒素（N2）
雰囲気中において同表に示す温度で約30分間アニ
ールを行つた後、第３の薄層を除去して第２の薄
層を露出せしめ、これを顕微鏡で観察した結果を
示す。
オートミツク接触する電極配線の改良に関する。 (b) 従来技術と問題点 LSI、超LSI等の半導体装置の電極配線材料に
はアルミニウム（Al）もしくはアルミニウム合
金が多く用いられている。Alは電気抵抗が小さ
く且つ半導体例えばシリコン（Si）との接触抵抗
を小さくなし得る等の長所を有するが、その反面
Siと反応しやすいため、電極配線形成後のアニー
ル工程等の加熱処理工程において、Al中へSiが
容易に析出し、その結果シヨツトキバリア・ダイ
オード等の特性が劣化する。 このような問題を防止するため、第１図に示す
ように、Si基板１表面と二酸化シリコン
（SiO2）、或いは燐シリケートガラス（PSG）層
等よりなる絶縁膜２に開口されたコンタクト窓３
においてコンタクトする電極配線４を、第１の
Al層５、Ti、Ｗ、Moのような高融点金属層もし
くはその合金層からなる層例えばTiW層６、及
び第２のAl層７からなる３層構造がかねてより
用いられている。この構造はTi、Ｗ、TiW等が
AlともSiとも反応しにくいことを利用したもの
であつて、上述の如くTiWよりなる薄層６を第
１及び第２のAl層５，７の間にバリア層として
介在せしめることにより、Siと反応するAlの量
を第１のAl層５のみに限定し、もつてSiの析出
量を一定量以下に制限し得るようにしたものであ
る。なお、TiWは合金とも混合物とも言えるも
のであるが、以下合金と言つた時は、TiWのよ
うなものも含む。 半導体装置の電極配線をかかる構造として、
Al配線中への基板Siの過剰な拡散を防止するこ
とにより、前記電極配線を形成した後において
も、凡そ450〔℃〕以下の温度であれば、半導体装
置の電気的特性を劣化させることなく加熱処理を
施すことが可能となつた。しかし昨今では素子の
組立工程の自動化等のため、素子の耐熱特性とし
て少なくとも500〔℃〕の温度にさらされても異常
のないことが要請される趨勢にある。 上記500〔℃〕という高温下においては、上述の
従来の電極配線構造はAlとSiの反応を抑止する
バリア性を失い、前記第２（上層）のAl電極配線
中への基板Siの過剰な拡散を生じ、半導体装置の
電気的特性が劣化する。 (c) 発明の目的 本発明の目的は上記問題点を解消して半導体装
置の耐熱特性を向上せしめることにある。 (d) 発明の構成 上記目的は本発明において、半導体基板表面よ
り導出された電極配線層を、アルミニウムもしく
はアルミニウム合金よりなり前記半導体基板とオ
ートミツク接触せる第１の薄層と、該第１の薄層
上に形成されたTi、Ｗ、Mo、Zr、Cr、Hf、
Nb、Ｖ、Ni、Pt、Ta、Pdの中から選ばれた一
つ、もしくはその合金、もしくはその窒化物の中
から選ばれた一つよりなる第２の薄層と、該第２
の薄層上に形成されたシリコンを成分要素として
含むアルミニウム合金よりなる第３の薄層とから
なる構成としたことにより達成される。 (e) 発明の実施例 以下本発明の一実施例を図面により説明する。 第２図は本発明により製作した半導体装置の一
実施例としてのnpn型のバイポーラ型半導体装置
を示す要部断面図、第３図はその製造方法を示す
要部断面図である。 第２図において、１はｐ型のSi基板、２は絶縁
膜で例えば二酸化シリコン（SiO2）膜、１１，
１２，１３はそれぞれベース電極、エミツタ電
極、コレクタ電極で、いずれもアルミニウム
（Al）よりなる第１の薄層１４、Tiよりなる第２
の薄層１５、Siの含有量が約１〔％〕のアルミニ
ウム（Al）の合金（以下Al／Siと略記する）よ
りなる第３の薄層１６とが積層された３層構造を
有する。上記第１、第２、第３の薄層１４，１
５，１６の厚さは、例えばそれぞれ凡そ1000、
1000、6500〔Å〕とする。また１７はｎ型のエピ
タキシヤル層でコレクタ領域、１８はｎ型の埋込
み層、１９はｐ型のベース領域、２０，２１はｎ
型領域でそれぞれコレクタコンタクト領域、及び
エミツタ領域、２２はｐ型のアイソレーシヨン領
域である。 上記本実施例の半導体装置は、３層構造の各電
極１１，１２，１３をいずれも、第１の層１４を
基板Siとのオートミツク接触形成容易なAlより
なる薄層、第２の層１５をTiよりなる薄層、第
３の層１６をSiの含有量が約１〔％〕のAl／Siよ
りなる薄層とした点が従来の半導体装置と異なる
のみで、他は何ら変るところはない。 次に第３図ａ〜ｃにより本実施例の半導体装置
の製造方法を説明する。 第３図ａはSi基板１表面に所定のnpn型バイポ
ーラ半導体素子の形成を完了し、基板１表面を被
覆するSiO2膜２を選択的に除去して、ベース電
極窓２３、エミツタ電極窓２４、コレクタ電極窓
２５を開口した状態を示す。ここ迄の工程は通常
の製造工程に従つて進めてよい。 次いで同図ｂに示すように、上記SiO2膜２上
を含む基板１上全面に、例えばスパツタリング法
によりAlもしくはAl合金、Ti、Al／Si（Siの含有
量約１％）もしくはこれに更に他の元素を加えた
Al合金を順次積層して被着せしめ、第１、第２、
第３の薄層１４，１５，１６を形成する。 ついで同図ｃに示すように、上記第３の薄層１
６上に所定のパターンに従つてホトレジスト膜２
６を形成し、これをマスクとして例えばCCl4や
BCl3、Cl2等のような塩素系の反応ガスを用いて
ドライエツチング法により上記第１、第２、第３
の薄層１４，１５，１６を選択的に除去すること
により、ベース電極１１、エミツタ電極１２、コ
レクタ電極１３を形成する。このあと前記マスク
として用いたホトレジスト膜２６を除去して、本
実施例の半導体装置の完成体が得られる。 ここで上記エツチング工程において、第３の薄
層をAL層とした従来装置においてはパターンエ
ツジが虫食い状態となるのに対し、本実施例のよ
うにAl／Siを用いた場合にはかかる虫食い状態
を生じることがなく、シヤープにエツチングされ
るという効果を合わせ有する。 以上のようにして得られた本実施例の半導体装
置の耐熱特性を、従来装置と比較して第１表に示
す。 下記第１表に示す２種類の試料は、第１の薄層
１４はいずれもAL層とし、第２の薄層（バリア
層）１５にはいずれもTi層を用い、第３の薄層
１６は従来装置はAL層を、また本実施例では
Al／Si（Si1％）層を用いて形成したものである。
第１表に、これらの試料をそれぞれ窒素（N2）
雰囲気中において同表に示す温度で約30分間アニ
ールを行つた後、第３の薄層を除去して第２の薄
層を露出せしめ、これを顕微鏡で観察した結果を
示す。
【表】
同表に見られる如く450〔℃〕においては両者と
も不良は全く発生しないが、500〔℃〕では従来装
置は全数バリア層が消失したのに対し、本実施例
では異常を認められたものは１例もなかつた。し
かし550〔℃〕においては両者とも全数バリア層が
消失した。 第２表はバリア層１５をTiW層としたもので、
この場合は従来装置のバリア層１５は500℃にお
いてもなお残存していたが、いずれも局部的にバ
リア層１５の破れが認められ、前記第１表の試料
と同様にバリア層としての機能は消失した。これ
を対し本実施例には何ら異常を認められなかつ
た。しかし550℃では両者とも全数バリア層１５
は消失した。
も不良は全く発生しないが、500〔℃〕では従来装
置は全数バリア層が消失したのに対し、本実施例
では異常を認められたものは１例もなかつた。し
かし550〔℃〕においては両者とも全数バリア層が
消失した。 第２表はバリア層１５をTiW層としたもので、
この場合は従来装置のバリア層１５は500℃にお
いてもなお残存していたが、いずれも局部的にバ
リア層１５の破れが認められ、前記第１表の試料
と同様にバリア層としての機能は消失した。これ
を対し本実施例には何ら異常を認められなかつ
た。しかし550℃では両者とも全数バリア層１５
は消失した。
【表】
第４図は、上記第１及び第３の薄層１５，１６
を、いずれもAl／Si層とした本発明に係るバイ
ポーラ型半導体装置と、いずれもAl層とした従
来構造のバイポーラ型半導体装置を、凡そ500℃
で約30分加熱処理を施した場合のエミツタ−ベー
ス間耐圧の不良発生率を示す図で、曲線Ａは本実
施例の、曲線Ｂは従来装置の不良率を示す。上記
２種類の半導体装置はいずれもエミツタ及びベー
スの深さをそれぞれ約0.7〔μｍ〕に形成し、第２
の薄層１５は前記TiW層を用いて形成した。ま
た前記第１及び第３の薄層１４，１６の厚さはい
ずれも、約1500〔Å〕及び6500〔Å〕とした。 同図に見られる如く従来装置においては、バリ
ア層１５と用いたTiW層の厚さに依存すること
なく殆どが不良となる。これに対し本実施例の不
良発生率は極めて僅かで、これからも本実施例の
効果が理解されよう。但し上記構造の場合には、
TiW層の厚さを極端に薄くすると膜厚の不均一
性が相対的に大きくなるため、TiW層の厚さは
凡そ100〔Å〕程度が実用上の下限と思われる。ま
たTiW層の厚さが凡そ1500〔Å〕を越えると不良
率の増大が認められること、及びTiW層は電気
抵抗が高いので余り厚く出来ないことから、この
程度を上限とすることが実用上望ましいようであ
る。但し第２の薄層１５の厚さは特に限定する必
要は無く、上層及び下層の第１、第３の薄層１
４，１６の厚さ及びSi含有量、更にはエミツタや
ベースの深さ等により、種々選択さるべきもので
ある。 第５図は、上記第４図の試料と同一構造の電極
を用いて形成したシヨツトキバリア・ダイオード
の順方向電圧ＶをTiW層の厚さとの関係で示す
図である。なお上記シヨツトキバリア・ダイオー
ドの面積は凡そ256〔μｍ〕で、試料は測定に先立
ち約450℃で凡そ30分加熱処理してある。同図に
見られる如く本実施例のシヨツトキバリア・ダイ
オードの順方向は、従来装置より凡そ数10ｍＶ高
くなるが、半導体装置を実際に使用する際の動作
の安定性を確保するためには、従来装置の順方向
電圧は若干低過ぎる傾向にある。この点からもむ
しろ望ましい結果が得られた。 第６図及び第７図は前記第２の薄層１５を
TiN層及びTiW層を用いて形成したシヨツトキ
バリア・ダイオードの順方向電圧の、シヨツトキ
バリア・ダイオード面積及びアニール温度との関
係の一例を示す図である。同図に見られる如くシ
ヨツトキバリア・ダイオードの順方向電圧の安定
性から見ると、バリア層としてTiまはTiW等の
高融点金属またはその合金よりも、TiNのよう
な窒化物の方がより望ましいようである。 このように本実施例では第２の薄層１５のバリ
ア性が向上したことにより、半導体装置の性熱特
性が改善され、且つ半導体装置の製造歩留が向上
する。 なお本発明は前記実施例に限定されるものでは
なく、更に種々変形して実施し得るものである。 例えば第２の薄層（バリア層）はTi層、TiW
層、TiN層に限定されるものではなく、特許請
求の範囲に記載した各高融点金属またはその合金
よりなる薄層であればよい。 また第１の薄層１４はAl／Si層またはAl／Si
に他の元素を加えたAl／Si層とすることが望ま
しいが、この第１の薄層たとえAlにより形成し
ても、その後に引き続く加熱処理工程でSiが容易
に飽和するので、強いてAl／Si層とする必要は
なく、Al層であつてもよい。 上記第１の薄層１４の厚さも前記一実施例の凡
そ1000〔Å〕に限定されるものではなく、凡そ500
〜2000〔Å〕としてよい。 第３の薄層１６の厚さは電極配線の電気抵抗を
低くするため或程度厚いことが必要で、約5000
〔Å〕以上とすることが望ましい。 また上記第１及び第２の薄層１４，１５は銅
（Cu）を例えば４％程度含有したアルミニウム−
銅−シリコン（Al−Cu−Si）合金のようなAl、
Siに第３の元素をも添加したAl合金を用いて形
成することも出来る。 第２の薄層１５の厚さは実用上凡そ100〔Å〕以
上必要である。これの厚さの上限は特に限定する
必要はなく、使用する材料の種類や、第１及び第
３の薄層１４，１６、更には半導体装置の設計等
を考慮して選択されるべきものである。 更に本発明はバイポーラ型半導体装置に限定さ
れるものではなく、本発明を用いていかなる種類
の半導体装置をも製作し得る。 また本発明の半導体装置を製作するための製造
工程も前記一実施例に限定される必要のないこと
も、容易に理解されよう。 (f) 発明の効果 以上説明した如く本発明によれば半導体装置の
耐熱特性が改善され、半導体装置の電気的特性及
び製造歩留が向上する。
を、いずれもAl／Si層とした本発明に係るバイ
ポーラ型半導体装置と、いずれもAl層とした従
来構造のバイポーラ型半導体装置を、凡そ500℃
で約30分加熱処理を施した場合のエミツタ−ベー
ス間耐圧の不良発生率を示す図で、曲線Ａは本実
施例の、曲線Ｂは従来装置の不良率を示す。上記
２種類の半導体装置はいずれもエミツタ及びベー
スの深さをそれぞれ約0.7〔μｍ〕に形成し、第２
の薄層１５は前記TiW層を用いて形成した。ま
た前記第１及び第３の薄層１４，１６の厚さはい
ずれも、約1500〔Å〕及び6500〔Å〕とした。 同図に見られる如く従来装置においては、バリ
ア層１５と用いたTiW層の厚さに依存すること
なく殆どが不良となる。これに対し本実施例の不
良発生率は極めて僅かで、これからも本実施例の
効果が理解されよう。但し上記構造の場合には、
TiW層の厚さを極端に薄くすると膜厚の不均一
性が相対的に大きくなるため、TiW層の厚さは
凡そ100〔Å〕程度が実用上の下限と思われる。ま
たTiW層の厚さが凡そ1500〔Å〕を越えると不良
率の増大が認められること、及びTiW層は電気
抵抗が高いので余り厚く出来ないことから、この
程度を上限とすることが実用上望ましいようであ
る。但し第２の薄層１５の厚さは特に限定する必
要は無く、上層及び下層の第１、第３の薄層１
４，１６の厚さ及びSi含有量、更にはエミツタや
ベースの深さ等により、種々選択さるべきもので
ある。 第５図は、上記第４図の試料と同一構造の電極
を用いて形成したシヨツトキバリア・ダイオード
の順方向電圧ＶをTiW層の厚さとの関係で示す
図である。なお上記シヨツトキバリア・ダイオー
ドの面積は凡そ256〔μｍ〕で、試料は測定に先立
ち約450℃で凡そ30分加熱処理してある。同図に
見られる如く本実施例のシヨツトキバリア・ダイ
オードの順方向は、従来装置より凡そ数10ｍＶ高
くなるが、半導体装置を実際に使用する際の動作
の安定性を確保するためには、従来装置の順方向
電圧は若干低過ぎる傾向にある。この点からもむ
しろ望ましい結果が得られた。 第６図及び第７図は前記第２の薄層１５を
TiN層及びTiW層を用いて形成したシヨツトキ
バリア・ダイオードの順方向電圧の、シヨツトキ
バリア・ダイオード面積及びアニール温度との関
係の一例を示す図である。同図に見られる如くシ
ヨツトキバリア・ダイオードの順方向電圧の安定
性から見ると、バリア層としてTiまはTiW等の
高融点金属またはその合金よりも、TiNのよう
な窒化物の方がより望ましいようである。 このように本実施例では第２の薄層１５のバリ
ア性が向上したことにより、半導体装置の性熱特
性が改善され、且つ半導体装置の製造歩留が向上
する。 なお本発明は前記実施例に限定されるものでは
なく、更に種々変形して実施し得るものである。 例えば第２の薄層（バリア層）はTi層、TiW
層、TiN層に限定されるものではなく、特許請
求の範囲に記載した各高融点金属またはその合金
よりなる薄層であればよい。 また第１の薄層１４はAl／Si層またはAl／Si
に他の元素を加えたAl／Si層とすることが望ま
しいが、この第１の薄層たとえAlにより形成し
ても、その後に引き続く加熱処理工程でSiが容易
に飽和するので、強いてAl／Si層とする必要は
なく、Al層であつてもよい。 上記第１の薄層１４の厚さも前記一実施例の凡
そ1000〔Å〕に限定されるものではなく、凡そ500
〜2000〔Å〕としてよい。 第３の薄層１６の厚さは電極配線の電気抵抗を
低くするため或程度厚いことが必要で、約5000
〔Å〕以上とすることが望ましい。 また上記第１及び第２の薄層１４，１５は銅
（Cu）を例えば４％程度含有したアルミニウム−
銅−シリコン（Al−Cu−Si）合金のようなAl、
Siに第３の元素をも添加したAl合金を用いて形
成することも出来る。 第２の薄層１５の厚さは実用上凡そ100〔Å〕以
上必要である。これの厚さの上限は特に限定する
必要はなく、使用する材料の種類や、第１及び第
３の薄層１４，１６、更には半導体装置の設計等
を考慮して選択されるべきものである。 更に本発明はバイポーラ型半導体装置に限定さ
れるものではなく、本発明を用いていかなる種類
の半導体装置をも製作し得る。 また本発明の半導体装置を製作するための製造
工程も前記一実施例に限定される必要のないこと
も、容易に理解されよう。 (f) 発明の効果 以上説明した如く本発明によれば半導体装置の
耐熱特性が改善され、半導体装置の電気的特性及
び製造歩留が向上する。
第１図は従来の半導体装置の問題点の説明に供
するための要部断面図、第２図は本発明の一実施
例を示す要部断面図、第３図は上記一実施例の製
造方法を説明するための要部断面図、第４図〜第
７図は本発明の効果を示す曲線図である。 図において、１は半導体基板、２は絶縁膜、
４，１１，１２，１３は電極配線、１４は第１の
薄層、１５は第２の薄層、１６は第３の薄層を示
す。
するための要部断面図、第２図は本発明の一実施
例を示す要部断面図、第３図は上記一実施例の製
造方法を説明するための要部断面図、第４図〜第
７図は本発明の効果を示す曲線図である。 図において、１は半導体基板、２は絶縁膜、
４，１１，１２，１３は電極配線、１４は第１の
薄層、１５は第２の薄層、１６は第３の薄層を示
す。
Claims (1)
- １ 半導体基板表面より導出された電極配線層
が、アルミニウムもしくはアルミニウム合金より
なり、前記半導体基板とオートミツク接触せる第
１の薄層と、該第１の薄層上に形成され、Ti、
Ｗ、Mo、Zr、Cr、Hf、Nb、Ｖ、Ni、Pt、Ta、
Pdの中から選ばれた一つ、もしくはその合金、
もしくはその窒化物よりなる第２の薄層と、該第
２の薄層上に形成された成分要素として少なくと
もSiを含むアルミニウム合金よりなる第３の薄層
とからなることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20407081A JPS58103168A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置 |
| DE8282306670T DE3278146D1 (en) | 1981-12-16 | 1982-12-14 | Multilayer electrode of a semiconductor device |
| EP19820306670 EP0082012B1 (en) | 1981-12-16 | 1982-12-14 | Multilayer electrode of a semiconductor device |
| IE298882A IE54310B1 (en) | 1981-12-16 | 1982-12-16 | Multilayer electrode of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20407081A JPS58103168A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103168A JPS58103168A (ja) | 1983-06-20 |
| JPS6364057B2 true JPS6364057B2 (ja) | 1988-12-09 |
Family
ID=16484261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20407081A Granted JPS58103168A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0082012B1 (ja) |
| JP (1) | JPS58103168A (ja) |
| DE (1) | DE3278146D1 (ja) |
| IE (1) | IE54310B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2164491B (en) * | 1984-09-14 | 1988-04-07 | Stc Plc | Semiconductor devices |
| JPH0611076B2 (ja) * | 1985-10-08 | 1994-02-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP0249256B1 (en) * | 1986-04-14 | 1992-01-22 | Koninklijke Philips Electronics N.V. | A semiconductor device with an aluminium interconnect layer containing a small percentage of vanadium |
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| JPS63148646A (ja) * | 1986-12-12 | 1988-06-21 | Toshiba Corp | 半導体装置 |
| US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
| GB2214709A (en) * | 1988-01-20 | 1989-09-06 | Philips Nv | A method of enabling connection to a substructure forming part of an electronic device |
| SG160191A1 (en) | 2001-02-28 | 2010-04-29 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| SG116443A1 (en) | 2001-03-27 | 2005-11-28 | Semiconductor Energy Lab | Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same. |
| JP4926329B2 (ja) | 2001-03-27 | 2012-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、電気器具 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444866A (en) * | 1977-09-16 | 1979-04-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3382568A (en) * | 1965-07-22 | 1968-05-14 | Ibm | Method for providing electrical connections to semiconductor devices |
| US3939047A (en) * | 1971-11-15 | 1976-02-17 | Nippon Electric Co., Ltd. | Method for fabricating electrode structure for a semiconductor device having a shallow junction |
| US3881971A (en) * | 1972-11-29 | 1975-05-06 | Ibm | Method for fabricating aluminum interconnection metallurgy system for silicon devices |
| US3918149A (en) * | 1974-06-28 | 1975-11-11 | Intel Corp | Al/Si metallization process |
-
1981
- 1981-12-16 JP JP20407081A patent/JPS58103168A/ja active Granted
-
1982
- 1982-12-14 DE DE8282306670T patent/DE3278146D1/de not_active Expired
- 1982-12-14 EP EP19820306670 patent/EP0082012B1/en not_active Expired
- 1982-12-16 IE IE298882A patent/IE54310B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444866A (en) * | 1977-09-16 | 1979-04-09 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| IE822988L (en) | 1983-06-16 |
| EP0082012A3 (en) | 1985-06-05 |
| EP0082012B1 (en) | 1988-02-24 |
| IE54310B1 (en) | 1989-08-16 |
| EP0082012A2 (en) | 1983-06-22 |
| DE3278146D1 (en) | 1988-03-31 |
| JPS58103168A (ja) | 1983-06-20 |
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