JPH01202841A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPH01202841A
JPH01202841A JP63028298A JP2829888A JPH01202841A JP H01202841 A JPH01202841 A JP H01202841A JP 63028298 A JP63028298 A JP 63028298A JP 2829888 A JP2829888 A JP 2829888A JP H01202841 A JPH01202841 A JP H01202841A
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copper
film
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semiconductor integrated
circuit device
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JP63028298A
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Takafumi Tokunaga
徳永 尚文
Koichiro Mizukami
水上 浩一郎
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Hitachi Ltd
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置(LSI)及びその製造
方法に関し、特に、銅配線を有する半導体集積回路装置
及びその製造方法に適用して有効な技術に関するもので
ある。
〔従来技術〕
LSIの高速化及び高集積化に伴い、従来用いられてい
るアルミニウムよりも低抵抗かつ高信頼性の配線材料が
求められている。近年、これらの要求を満たす配線材料
として、銅(比抵抗1.56μΩ−0)が注目されつつ
ある。第47回応用物理学会学術講演会予稿集(論文番
号30p−N−12、第513頁、1986年9月)に
おいては、この銅配線の形成方法について論じられてい
る。これによれば、あらかじめ形成された窒化チタン(
TiN)膜の上に銅膜を形成し、この銅膜の上にさらに
TiN膜を形成した後、このTiN膜の上に所定形状の
フォトレジストパターンを形成する。
次に、このフォトレジストパターンをマスクとして反応
性イオンエツチング(RIE)により前記TiNrf4
をエツチングした後、前記フォトレジストパターンを除
去する。次に、このエツチングされたTiN膜をマスク
としてイオンミリングにより前記銅膜をエツチングして
銅配線を形成する。
〔発明が解決しようとする課題〕
しかしながら、本発明者の検討によれば、前記フォトレ
ジストパターンを酸素プラズマ処理により除去する際に
銅膜がマスクの下方まで酸化されてしまうため、低抵抗
の銅配線を形成するのが難しいという問題があった。
また、イオンミリングは物理的なエツチングであり、エ
ツチングマスクの銅に対する選択比が“1″に近いため
、エツチングマスク自信がエツチングされ後退し、配線
幅が減少する。このため、微細配線(1μm−0,1μ
m)の加工ができないため、集積度が制限されるという
問題があった。
また、前記と同様に銅の下地に対する選択比も1”に近
いため、オーバーエツチング時に下地を相当量(100
0Å以上)削ってしまうため、信頼性を低下させるとい
う問題があった。
本発明の目的は、LSIの高速化及び高集積化を向上す
ることができる技術を提供することにある。
本発明の他の目的は、フォトレジストパターンを酸素プ
ラズマ処理により除去する際に銅膜が酸化されるのを防
止することができる技術を提供することにある。
本発明の他の目的は、銅配線の線幅が1μm〜0.1μ
mでその断面がほぼ長方形状であり、銅配線の配線間隔
が1μm〜0.1μmである銅配線を有するLSIを提
′供することにある。
本発明の他の目的は、銅配線を有する半導体集積回路装
置の製造方法であって、銅配線をエツチングマスクを用
いないで形成する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、銅配線を有する半導体集積回路装置であって
、絶縁膜上に銅と接着性の良い接着バリア膜を設け、該
接着バリア膜の上に前記銅配線を設けた半導体集積回路
装置である。
また、前記銅配線を形成する際に絶縁膜上に銅と接着性
の良い接着バリア膜をパターニングする工程と、該パタ
ーニングされた接着バリア膜の上に銅を堆積する工程と
、該銅堆積工程中又は銅堆積工程後に銅配線形成の熱処
理を行う工程を備えた半導体集積回路装置の製造方法で
ある。
〔作用〕 前述した手段によれば、絶縁膜上に銅と接着性の良い接
着バリア膜を設け、該接着バリア膜の上に前記銅配線を
設けた構造にすることにより、銅配線形成時に絶縁膜に
は銅が接着せず、接着バリア膜のみに接着するので、エ
ツチングマスクを不要にすると共に微細な(1μm〜0
.1μm)配線幅1間隔が可能となる。
また、銅の加工を行う際に、絶縁膜の上に銅と接着性の
良い接着バリア膜を堆積し、ウェハの温度を例えば50
0”C〜1000℃に加熱して前記接着バリア膜上に銅
を例えばバイアススパッタ法を用いて堆積することによ
り、銅配線の下地に対する選択比を向上することができ
る。これらにより、LSIの高速化及び高集積化を向上
することができると共に、信頼性を保持することができ
る。
〔実施例〕
以下、本発明をバイポーラLSIに適用した一実施例を
図面を用いて具体的に説明する。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
まず、本実施例によるバイポーラLSIの構造について
説明する。
第1図は、本発明の一実施例のバイポーラLSIの要部
を示す断面図である。
第1図に示すように、本実施例によるバイポーラLSI
においては、例えばp°型シリコン基板のような半導体
基板1の表面に例えばn′″型の埋め込み層2が設けら
れ、この半導体基板1上に例えばn型シリコンのエピタ
キシャル層3が設けられている。このエピタキシャル層
3の所定部分には例えばSin、膜のようなフィールド
絶縁膜4が設けられ、これにより素子間分離及び素子内
の分離が行われている。このフィールド絶縁膜4の下方
には、例えばp゛型のチャネルストッパ領域5が設けら
れている。また、このフィールド絶縁膜4で囲まれた部
分のエピタキシャル層3中には、例えばp型の真性ベー
ス領域6及び例えばp゛型のグラフトベース領域7が設
けられ、この真性ベース領域6中に例えばn゛型のエミ
ッタ領域8が設けられている。そして、このエミッタ領
域8と、前記真性ベース領域6と、この真性ベース領域
6の下方におけるエピタキシャル層3及び埋め込み層2
から成るコレクタ領域とにより、npn型バイポーラト
ランジスタが構成されている。
符号9は、埋め込み層2と接続されている例えばn・型
のコレクタ取り出し領域である。符号10は。
前記フィールド絶縁膜4に連なって設けられている例え
ばSin、膜のような絶縁膜である。また。
符号11は、例えばSi、N4膜のような絶縁膜である
これらの絶縁膜10.11には、前記グラフトベース領
域7及び前記エミッタ領域8に対応してそれぞれ開口1
2a、12bが設けられている。そして、この開口12
aを通じて前記グラフトベース領域7に多結晶シリコン
膜から成るベース引き出し電極13が接続されていると
ともに、開口12bを通じて前記エミッタ領域8上に例
えばヒ素のようなn型不純物がドープされた多結晶シリ
コンエミッタ電極14が設けられている。また、符号1
5.16.17は例えばSiO□膜のような絶縁膜であ
り、符号18は例えばSi、N4膜のような絶縁膜であ
り、符号19は例えばPSG膜のような絶縁膜である。
符号20a、20b、20cは1例えば白金シリサイド
(PtSxi)膜のような金属シリサイド膜であって、
前記絶縁膜1’118に設けられた開口21a、21b
21cにおける前記ベース引き出し電極13、前記多結
晶シリコンエミッタ電極14及び前記コレクタ取り出し
領域9の上に設けられている。また、符号22a、22
b、22cは、銅と接着性の良い例えばTiN膜からな
る接着バリア膜である。そして、これらの接着バリア膜
22a、22b、22cの上に、−層目の銅配線23a
、23b、23cが設けられている。
前記金属シリサイド膜20a、20b、20c及び接着
バリア膜22a、22b、22cによって、前記ベース
引き出し電極13、前記多結晶シリコンエミッタ電極1
4及び前記コレクタ取り出し領域9と前記銅配線23a
、23b、23cとの反応を防止することができる。ま
た、これらの接着バリア膜22a、22b。
22cによって、前記銅配線23a、23b、23cの
下地の絶縁膜19に対する接着性の向上を図ることがで
きる。さらに、前記銅配線23a、23b、23cは、
リン(P)、ホウ素(B)等の不純物が外部から拡散す
ることによって抵抗が増大することが知られているが、
前記接着バリア膜22a、22b、22cはこれらの不
純物の拡散を防止することができるので、下地の絶縁膜
19中の不純物が熱処理時に前記銅配線23a、23b
、23c中に拡散することによる配線抵抗の増大を防止
することができる。
符号24a、24b、24cは、銅と接着性の良い例え
ばTiN膜からなる接着バリア膜であり、酸化防止膜の
役目もする。さらに、符号25は不純物の拡散防止膜で
あって、プラズマCVDにより形成された窒化シリコン
(SiN)膜、プラズマCVDにより形成されたSin
膜、アルミナ(A1203)膜等の絶縁膜から成る。前
記接着バリア膜22a、22b、22cと同様に、この
拡散防止膜25によって、後述の層間絶縁膜26中の不
純物が熱処理時に前記銅配線23a、23b、23c中
に拡散することによる配線抵抗の増大を防止することが
できる。
符号26は、例えばSin、のバイアススパッタにより
形成されたSiO□膜のような一層目の層間絶縁膜であ
る。この層間絶縁膜26上には例えばTiN膜からなる
接着バリア膜27が設けられ、この接着バリア膜27上
に二層目の銅配線28が設けられている。前記接着バリ
ア膜22a、22b、22cと同様に。
この接着バリア膜27によって、前記銅配線28の下地
の層間絶縁膜26に対する接着性の向上を図ることがで
きる。この銅配線28は、前記層間絶縁膜26に設けら
れたスルーホール26aを通じて前記銅配線23cに接
続されている。なお、このスルーホール26aは階段状
の形状を有し、これによってこのスルーホール26aに
おける銅配線28のステップカバレッジの向上を図るこ
とができる。また、符号29は、例えばTiN膜からな
る接着バリア膜であり、酸化防止膜の役目もする。
符号30は、例えばプラズマCVDにより形成されたS
i○膜とスピンオンガラス(SOG)膜とプラズマCV
Dにより形成されたSin膜とから成る二層目の層間絶
縁膜である。この層間絶縁膜30上には銅と接着性の良
い例えばTiN膜からなる接着バリア膜31が設けられ
、この接着バリア膜31上に三層目の銅配線32が設け
られている。この接着バリア膜31によって、前記銅配
線32の下地の層間絶縁膜30に対する接着性の向上を
図ることができる。
この銅配線32は、前記層間絶縁膜30に設けられたス
ルーホール30aを通じて前記銅配線28に接続されて
いる。なお、このスルーホール30aは前記スルーホー
ル26aと同様に階段状の形状を有し、これによってこ
のスルーホール30aにおける銅配線32のステップカ
バレッジの向上を図ることができる。また、符号33は
、銅と接着性の良い例えばTiN膜からなる接着バリア
膜であり、酸化防止膜の役目もする。
符号34は、前記層間絶縁膜30と同様な構造の層間絶
縁膜である。この層間絶縁膜34上には銅と接着性の良
い例えばTiN膜からなる接着バリア膜35が設けられ
、この接着バリア膜35上に四層目の銅配線36が設け
られてい゛る。この接着バリア膜35によって、前記銅
配線36の下地の層間絶縁膜34に対する接着性の向上
を図ることができる。この銅配線36は、前記層間絶縁
膜34に設けられたスルーホール34aを通じて前記銅
配線32に接続されている。
なお、このスルーホール34aは前記スルーホール26
a、30aと同様に階段状の形状を有し、これによって
このスルーホール34aにおける銅配線36のステップ
カバレッジの向上を図ることができる。
また、符号37は、例えばTiN膜のような酸化防止膜
である。
また、符号38は例えばSiO2膜から成る保護膜であ
る。この保護膜38には開口38aが設けられ、この間
口38aを通じて前記銅配線36上に例えばCr膜39
が設けられている。そして、このCr膜39の上に例え
ば銅(Cu)−すず(Sn)系金属間化合物層40を介
して例えば鉛(Pb)−Sn合金系はんだから成るバン
プ41が設けられている。
そして、前記銅配線23a、23b、23c、銅配線2
8、銅配線32の銅配線36は、それぞれ微細な配線幅
(例えば1μm−0,1μm)及び微細な間隔(例えば
1μm〜0.1μm)になっている。
このようにすることにより、バイポーラLSIの高集積
化を向上することができると共に、信頼性を保持するこ
とができる。
また、第2図(配線の電気抵抗の温度依存性を示す特性
曲線図)及び第3図(Cu配線、Afl配線、AQ−C
u−8i合金配線のエレクトロマイグレーション寿命の
実験結果を示す図)に示すように、従来のAfl配線又
はAQ−Cu−8i合金配線で問題となっていた(イ)
電気抵抗が大きい、(ロ)エレクトロマイグレーション
寿命が短い等の問題点を解消することができるので、バ
イポーラLSIの高速化を向上することができると共に
、長寿命化を図ることができる。
次に、上述のように構成されたバイポーラLSIの製造
方法について説明する。
第4図及び第5図は、本発明の一実施例によるバイポー
ラLSIの製造方法を工程順に説明するための断面図で
ある。
まず、例えば特公昭55−27469号公報に記載され
ている製造方法と同様に工程を進めて第4図に示す絶縁
膜19及び開口21a、21b、21cまで形成する0
次に、前記開口21a、21b、21cにおけるベース
引き出し電極13、多結晶シリコンエミッタ電極14及
びコレクタ取り出し領域9の上にそれぞれ金属シリサイ
ド膜20a、20b、20cを形成した後、例えば反応
性スパッタにより全面に例えば膜厚100o〜2000
人程度の銅と接着性の良い例えばTiN膜からなる接着
バリア膜22a、22b、22cをパターニングする。
次に、この接着バリア膜22a、22b、22c上に例
えばバイアススパッタ法により例えば膜厚1μmの銅配
線23a、23b、23cをそれぞれ形成した後、この
銅配線23a、23b、23cを覆うように例えば膜厚
5000人の銅と接着性の良い例えばTiN膜からなる
接着バリア膜24a、24b、24cを自己整合(セル
フアライメント)法により形成する。これによって、第
5図に示すように、所定形状の接着バリア膜(酸化防止
膜)24a、24b、24cを形成する。
なお、前記接着バリア膜22a、22b、22c及び接
着バリア膜24a、24b、24cとしては、例えばZ
r、Ti、V、Ta、Nb、Crのいずれか一つからな
る金属膜又はこれらの、金属の窒化膜あるいはホウ素化
合物膜を用いてもよい。
次に、第1図に示すように、前記1層目の銅配線23a
、23b、23cをそれぞれ覆うように、全面に拡散防
止膜25及び層間絶縁膜26を例えばバイアススパッタ
法により形成する。この層間絶縁膜26の所定部分をエ
ツチング除去することによりスルーホール26aを形成
する。次に、−層目の銅配線23a、23b、23cを
形成したと同様な方法により、接着バリア膜27をパタ
ーニングし、その接着バリア膜27上に2層目の銅配線
28を形成し、それを覆うように接着バリア膜29を形
成する。次に、二層目の層間絶縁膜30を形成した後、
その所定部分をエツチング除去することによりスルーホ
ール30aを形成する6次に、上述の二層目の銅配線2
8を形成した方法と同様な方法により接着バリア膜31
゜三層目の銅配線32.接着バリア膜33を形成する。
次に、三層目の層間絶°縁膜34を形成した後、その所
定部分をエツチング除去することによりスルーホール3
4aを形成する。次に、接着バリア膜35、四層目の銅
配線36、接着バリア膜37を形成する。
次に、保護膜38を形成した後、°その所定部分をエツ
チング除去することにより開口38aを形成してこの部
分に配線36の表面を露出させる。
次に、この状態で例えば蒸着により全面にCr膜39、
Cu膜(図示せず)及びAu膜(図示せず)を順次形成
した後、これらのAu膜、Cu膜及びCr膜40をエツ
チングにより所定形状にパターニングする。こめ場合、
前記Au膜は前記Cu膜の酸化を防止するためのもので
あり、前記Cu膜ははんだバンプ41の下地との濡れ性
を確保するためのものである。なお、前記Au膜、Cu
膜及びCr膜39は、通常、B L M (Ball 
Limiting Metalization)と呼ば
れている。次に。
例えばリフトオフ法により、前記Au膜、Cu膜及びC
r膜39を覆うように所定形状のpb膜及びSn膜(い
ずれも図示せず)を形成した後、所定の温度で熱処理を
行う。これにより前記pb膜及びSn膜が合金化して、
はぼ球状のPb−Sn合金系のはんだバンプ41が形成
される。この合金化の際には、前記Sn膜中のSnが前
記Cu膜中のCuと合金化することにより、このはんだ
バンプ41と前記Cr膜39との間にCu−3n系金属
間化合物層40が形成される。このようにして、目的と
するバイポーラLSIが完成される。
ここで、前述した銅配線23a 、 23b 、 23
c 、 28゜32、36を形成する方法について、第
6図乃至第8図(銅配線形成工程における各工程の断面
図)を用いて詳しく説明する。ここでは、銅配線28に
ついてのみ説明する。
まず、第6図に示すように、絶縁膜26の上に例えばT
iN膜をスパッタ法に形成し、接着バリア膜28を通惰
の方法でパターンニングする。
次に、第7図に示すように、接着バリア膜27の上に銅
をバイアススパッタ法を用いてウェハを500℃〜10
00℃に保持しながら堆積させていき、第4図に示すよ
うに、銅の膜厚が0.5μm〜2μm程度になるまで堆
積して配線28を形成する。他の銅配線23a 、 2
3b 、 23c 、 32についても同様にして形成
する。
以上1本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、接着バリア膜としては、TiN膜以外にジルコ
ニウム(Zr)、バナジウム(V)、タンタル(丁a)
、ニオブ(Nb)、Cr等の金属膜又はこれらの金属の
窒化物やホウ化物の膜を用いてもよい。この場合、これ
らの窒化物やホウ化物の膜のエツチング時に用いるエツ
チングガスとしては、Zr及びVの窒化物又はホウ化物
に対してはC12、B C1,、CCl4等を、Ta及
びNbの窒化物又はホウ化物に対してはCF、、CHF
、、SF、、NF、等を、Crの窒化物又はホウ化物に
対してはCO,、GO,C12、BCl、、CC1,等
を用いることができる。また、これらの窒化物やホウ化
物の膜のエツチングマスクとしては、Zr、 V及びC
rの窒化物又はホウ化物に対してはMO1MoSi2、
W、 WSi、、5L02等を、Ta及びNbの窒化物
又はホウ化物に対してはAl、 Si、ガリウム(Ga
) 、Sn等を用いることができる。
また、上述の実施例においては、四層の銅配線を有する
LSIに本発明を適用した場合について説明したが、本
発明は、銅配線の層数にかかわりなく適用することがで
きる。さらにまた、本発明は、バイポーラLSI以外の
銅配線を有する各種半導体集積回路装置に適用すること
ができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、微細な配線幅、微細な間隔が可能とすること
ができる。また、配線の電気抵抗を小さくし、かつ、エ
レクトロマイグレーション寿命を長くすることができる
。これにより、LSIの高速化及び高集積化を向上する
ことができると共に、信頼性を保持することができる。
また、銅配線を形成する際に、エツチングマスクが不要
となる。
【図面の簡単な説明】
第1図は、本発明の一実施例のバイポーラLSIの要部
を示す断面図、 第2図は、配線の電気抵抗の温度依存性を示す特性曲線
図、 第3図は、Cu配線、AQ配線、AQ−Cu−Si合金
配線のエレクトロマイグレーション寿命の実験結果を示
す図、 第4図及び第5図は、本発明の一実施例によるバイポー
ラLSIの製造方法を工程順に説明するための断面図、 第6図乃至第8図は、本発明の一実施例の銅配線を形成
する方法の概要を説明するための断面図である。 図中、1・・・半導体基板、6・・・真性ベース領域、
8・・・エミッタ領域、13・・・ベース引き出し電極
、23a 、 23b 、 23c 、 28.32.
36−銅配線、24a、24b 、 24c 、 2?
、 29.31.33.35・=TiN膜(接着バリア
膜)、41・・・バンプである。

Claims (1)

  1. 【特許請求の範囲】 1、銅配線を有する半導体集積回路装置であって、絶縁
    膜上に銅と接着性の良い接着バリア膜を設け、該接着バ
    リア膜の上に前記銅配線を設けたことを特徴とする半導
    体集積回路装置。 2、前記接着バリア膜は、Zr、Ti、V、Ta、Nb
    、Crのいずれか一つからなる金属膜又はこれらの金属
    の窒化膜あるいはホウ素化合物膜であることを特徴とす
    る特許請求の範囲第1項に記載の半導体集積回路装置。 3、前記銅配線は、四層銅配線であることを特徴とする
    特許請求の範囲第1項又は第2項に記載の半導体集積回
    路装置の製造方法。 4、前記銅配線の四層目にはんだバンプが設けられてい
    ることを特徴とする特許請求の範囲第1項乃至第3項の
    いずれか一項に記載の半導体集積回路装置。 5、前記半導体集積回路装置がバイポーラ半導体集積回
    路装置であることを特徴とする特許請求の範囲第1項乃
    至第4項のいずれか一項に記載の半導体集積回路装置。 6、銅配線を有する半導体集積回路装置の製造方法であ
    って、前記銅配線を形成する際に絶縁膜上に銅と接着性
    の良い接着バリア膜をパターニングする工程と、該パタ
    ーニングされた接着バリア膜の上に銅を堆積する工程と
    、該銅堆積工程中又は銅堆積工程後に銅配線形成の熱処
    理を行う工程を備えたことを特徴とする特許請求の範囲
    第1項乃至第5項のいずれか一項に記載の半導体集積回
    路装置の製造方法。 7、前記銅を堆積する工程は、バイアススパッタ法で銅
    堆積を行うことを特徴とする特許請求の範囲第6項に記
    載の半導体集積回路装置の製造方法。 8、前記銅配線形成熱処理の温度は、銅の融点より低い
    温度であることを特徴とする特許請求の範囲第6項又は
    第7項に記載の半導体集積回路装置の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313100A (en) * 1991-04-26 1994-05-17 Mitsubishi Denki Kabushiki Kaisha Multilayer interconnection structure for a semiconductor device
US5506449A (en) * 1993-03-24 1996-04-09 Kawasaki Steel Corporation Interconnection structure for semiconductor integrated circuit and manufacture of the same
JPH08139090A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体集積回路装置
JPH08139091A (ja) * 1994-11-10 1996-05-31 Nec Corp 配線層形成方法およびその装置
WO2000044043A1 (fr) * 1999-01-22 2000-07-27 Hitachi, Ltd. Dispositif a semi-conducteurs et son procede de fabrication
US6890852B2 (en) 1998-04-17 2005-05-10 Nec Electronics Corporation Semiconductor device and manufacturing method of the same
JP2007065689A (ja) * 2006-11-15 2007-03-15 Lg Philips Lcd Co Ltd 電子機器用基板及びその製造方法と電子機器
US7755192B2 (en) 2008-03-25 2010-07-13 Tohoku University Copper interconnection structure, barrier layer including carbon and hydrogen
US8169079B2 (en) 2008-12-19 2012-05-01 Advanced Interconnect Materials, Llc Copper interconnection structures and semiconductor devices
US8258626B2 (en) 2008-09-16 2012-09-04 Advanced Interconnect Materials, Llc Copper interconnection, method for forming copper interconnection structure, and semiconductor device
US8324730B2 (en) 2008-12-19 2012-12-04 Advanced Interconnect Materials Llc Copper interconnection structure and method for forming copper interconnections
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712140A (en) * 1991-04-19 1998-01-27 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing interconnection structure of a semiconductor device
US5475267A (en) * 1991-04-26 1995-12-12 Mitsubishi Denki Kabushiki Kaisha Multilayer interconnection structure for a semiconductor device
US5313100A (en) * 1991-04-26 1994-05-17 Mitsubishi Denki Kabushiki Kaisha Multilayer interconnection structure for a semiconductor device
US5506449A (en) * 1993-03-24 1996-04-09 Kawasaki Steel Corporation Interconnection structure for semiconductor integrated circuit and manufacture of the same
JPH08139090A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体集積回路装置
JPH08139091A (ja) * 1994-11-10 1996-05-31 Nec Corp 配線層形成方法およびその装置
US6890852B2 (en) 1998-04-17 2005-05-10 Nec Electronics Corporation Semiconductor device and manufacturing method of the same
WO2000044043A1 (fr) * 1999-01-22 2000-07-27 Hitachi, Ltd. Dispositif a semi-conducteurs et son procede de fabrication
US6656828B1 (en) 1999-01-22 2003-12-02 Hitachi, Ltd. Method of forming bump electrodes
JP4593551B2 (ja) * 2006-11-15 2010-12-08 エルジー ディスプレイ カンパニー リミテッド 電子機器用基板及びその製造方法と電子機器
JP2007065689A (ja) * 2006-11-15 2007-03-15 Lg Philips Lcd Co Ltd 電子機器用基板及びその製造方法と電子機器
US7755192B2 (en) 2008-03-25 2010-07-13 Tohoku University Copper interconnection structure, barrier layer including carbon and hydrogen
US8163649B2 (en) 2008-03-25 2012-04-24 Advanced Interconnect Materials, Llc Copper interconnection structure, semiconductor device, and method for forming copper interconnection structure
US8258626B2 (en) 2008-09-16 2012-09-04 Advanced Interconnect Materials, Llc Copper interconnection, method for forming copper interconnection structure, and semiconductor device
US8420535B2 (en) 2008-09-16 2013-04-16 Advanced Interconnect Materials, Llc Copper interconnection, method for forming copper interconnection structure, and semiconductor device
US8169079B2 (en) 2008-12-19 2012-05-01 Advanced Interconnect Materials, Llc Copper interconnection structures and semiconductor devices
US8324730B2 (en) 2008-12-19 2012-12-04 Advanced Interconnect Materials Llc Copper interconnection structure and method for forming copper interconnections
US8580688B2 (en) 2008-12-19 2013-11-12 Advanced Interconect Materials, LLC Copper interconnection structure and method for forming copper interconnections
US9082821B2 (en) 2008-12-19 2015-07-14 Advanced Interconnect Materials, Llc Method for forming copper interconnection structures
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug

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