JPS6020568A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6020568A JPS6020568A JP12766283A JP12766283A JPS6020568A JP S6020568 A JPS6020568 A JP S6020568A JP 12766283 A JP12766283 A JP 12766283A JP 12766283 A JP12766283 A JP 12766283A JP S6020568 A JPS6020568 A JP S6020568A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一つの牛導体基体上に通常のオーミック接触（
低抵抗接触）する電極とショットキーバリアダイオード
（ＳＢＤと略称する）を有する半導体装置に関する。
低抵抗接触）する電極とショットキーバリアダイオード
（ＳＢＤと略称する）を有する半導体装置に関する。
ＩＣ，ＬＳＩ等の半導体装置の高速化、高集積化に伴い
、シリコン基体のｐｎ 接合を有する拡散領域（たとえ
ばエミッタ領域）上にアルミニウム電極を低抵抗接触さ
せた場合に、アルミニウムがシリコン層に拡散して接合
の破壊をもたらすおそれがあり、このためシリコンを数
％含んだアルミニウム・シリコン（以下Ａ６−８ｉと略
す）が用いられている。
、シリコン基体のｐｎ 接合を有する拡散領域（たとえ
ばエミッタ領域）上にアルミニウム電極を低抵抗接触さ
せた場合に、アルミニウムがシリコン層に拡散して接合
の破壊をもたらすおそれがあり、このためシリコンを数
％含んだアルミニウム・シリコン（以下Ａ６−８ｉと略
す）が用いられている。
ところで、第１図に示すように同じ半導体基体に低抵抗
接触する電極２とともに半導体とショットキー障壁（シ
ョットキーバリア）を形成するように接触するＳＢＤ電
極３とそなえた半導体装置、たとえばシ竺ットキーＴＴ
Ｌ回路において、Ｍ−Ｓｉ 電極で形成されたＳＢＤ電
極は、電極とＳｉとの界面にＳｉ の析出（４）が生じ
る現象のだめに見かけ上のバリアイトφ８が０．８ｅＶ
以上になってしまい、第１４図に鎖線で示すようにＩ−
Ｖ特性の立上りが鈍くなって高速動作ができなくなる問
題があることが本願出願人によって明らかとされた。
接触する電極２とともに半導体とショットキー障壁（シ
ョットキーバリア）を形成するように接触するＳＢＤ電
極３とそなえた半導体装置、たとえばシ竺ットキーＴＴ
Ｌ回路において、Ｍ−Ｓｉ 電極で形成されたＳＢＤ電
極は、電極とＳｉとの界面にＳｉ の析出（４）が生じ
る現象のだめに見かけ上のバリアイトφ８が０．８ｅＶ
以上になってしまい、第１４図に鎖線で示すようにＩ−
Ｖ特性の立上りが鈍くなって高速動作ができなくなる問
題があることが本願出願人によって明らかとされた。
このため、本願出願人は、この対策として第２図に示す
ようにＳＢＤ電極部分は鈍アルミニウム５を使℃・、そ
の上にＡＡ−８ｉ３を重ねて配線として延在させる５Ｂ
Ｄｔ極構造を開発しているがこのような構造を熱処理し
た場合、Ａｌｌ −Ｓ ｉとＭ とがその接触部分で相
互拡散してバリア部分はＭ−８ｉ とあまり変らなくな
り、前記の問題は解消されないことが明らかとなった。
ようにＳＢＤ電極部分は鈍アルミニウム５を使℃・、そ
の上にＡＡ−８ｉ３を重ねて配線として延在させる５Ｂ
Ｄｔ極構造を開発しているがこのような構造を熱処理し
た場合、Ａｌｌ −Ｓ ｉとＭ とがその接触部分で相
互拡散してバリア部分はＭ−８ｉ とあまり変らなくな
り、前記の問題は解消されないことが明らかとなった。
このようなｋｌ） −Ｓ ｉとＭとの相互拡散を防ぐた
めに第３図で示すように）Ｊ−Ｓｉ層３をＳＢＤ電極か
らずらせた位置でＭ層５に接続することも本願出願人に
より以前に提案されているが、その場合にも、Ｍ層とＡ
Ａ−８ｔ層の接触する部分から横方向への相互拡散はさ
けられず、前記問題は解消されない。又、Ａ−＃−８ｔ
層の不要部をエッチする際に、下地のＭ層５がエッチさ
れていわゆる「目あき」覗、象を生じることが別の問題
となることが、本願出願人により明らかとされた。
めに第３図で示すように）Ｊ−Ｓｉ層３をＳＢＤ電極か
らずらせた位置でＭ層５に接続することも本願出願人に
より以前に提案されているが、その場合にも、Ｍ層とＡ
Ａ−８ｔ層の接触する部分から横方向への相互拡散はさ
けられず、前記問題は解消されない。又、Ａ−＃−８ｔ
層の不要部をエッチする際に、下地のＭ層５がエッチさ
れていわゆる「目あき」覗、象を生じることが別の問題
となることが、本願出願人により明らかとされた。
本発明の目的とするところは、一つの半導体基体内にオ
ーミック電極とＳＢＤ’ＰＫ極とを有する半導体装置に
おいて、浅いｐｎ接合の破壊を生じることなく、かつ、
ＳＢＤ電極としてパリアノ１イトを低下させることがで
きる電極構造を提供することＫある。
ーミック電極とＳＢＤ’ＰＫ極とを有する半導体装置に
おいて、浅いｐｎ接合の破壊を生じることなく、かつ、
ＳＢＤ電極としてパリアノ１イトを低下させることがで
きる電極構造を提供することＫある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、シリコン半導体基体の一主面上に。
半導体とオーミック接触する第１の電極と、半導体とＳ
ＢＤ構造となる°第２の電極とを具備する半導体装置に
おいて、第１の電極はＡ、、ｇ−８ｔ合金層からなり、
第２の電極は純Ｍの上面がチタン・タングステン（Ｔｉ
＠Ｗ）合金膜で覆われ、このＴｉ・Ｗ合金膜にＡＡ−８
ｔ合金層が接続され℃いることにより第１の電・極でＭ
によるｐｎ接合破壊を生ずることなく、かつ第２の電極
でφ８を下げることができ前記目的が達成できる。
ＢＤ構造となる°第２の電極とを具備する半導体装置に
おいて、第１の電極はＡ、、ｇ−８ｔ合金層からなり、
第２の電極は純Ｍの上面がチタン・タングステン（Ｔｉ
＠Ｗ）合金膜で覆われ、このＴｉ・Ｗ合金膜にＡＡ−８
ｔ合金層が接続され℃いることにより第１の電・極でＭ
によるｐｎ接合破壊を生ずることなく、かつ第２の電極
でφ８を下げることができ前記目的が達成できる。
〔実施例１〕
第４図乃至第９図は本発明の一実施例であって。
シリコン牛導体基体上にオーミック接触電極とＳＢＤ電
極を共存させた半導体装置の製造プロセスを工程断面図
により示すものである。
極を共存させた半導体装置の製造プロセスを工程断面図
により示すものである。
（１ン 第４図に示すようにｎ型シリコン学導体基体１
０表面に選択拡散によりトシンジヌタのペースとなるｐ
型領域６とペースの表面の一部にエミッタとなるｎ＋型
領領域７形成した後、表面の酸化膜（Ｓｉｎ、膜）８に
対してコンタクトホトエッチを行い、オーミック接触電
極を形成すべき部分７ａ及びＳＢＤ電極を形成すべき部
分１ａを窓開する。
０表面に選択拡散によりトシンジヌタのペースとなるｐ
型領域６とペースの表面の一部にエミッタとなるｎ＋型
領領域７形成した後、表面の酸化膜（Ｓｉｎ、膜）８に
対してコンタクトホトエッチを行い、オーミック接触電
極を形成すべき部分７ａ及びＳＢＤ電極を形成すべき部
分１ａを窓開する。
（２）第５図で示すようにオーミック接触電極側をホト
レジスト等のマスク９で覆い、全面妊純、Ｕ（アルミニ
ウム）膜１０を蒸着又はスパッタにより約ｊ１μｍ厚に
形成し、アニールを行（・、Ｎ型Ｓｔ 基体との接触部
分にショットキバリア４を形成する。
レジスト等のマスク９で覆い、全面妊純、Ｕ（アルミニ
ウム）膜１０を蒸着又はスパッタにより約ｊ１μｍ厚に
形成し、アニールを行（・、Ｎ型Ｓｔ 基体との接触部
分にショットキバリア４を形成する。
（３） チタン・タングステン（ＴｉＩＩｗ）をスパッ
タし、第６図忙示すように純、Ｕ表面全面ＫＴｉｓＷ膜
１１を０．１５μｍ程度に形成する。
タし、第６図忙示すように純、Ｕ表面全面ＫＴｉｓＷ膜
１１を０．１５μｍ程度に形成する。
（４） ホトエツチングを行い、第７図に示すようにＳ
ＢＤ電極のみを残して不要の純１ｙ−ｅ −Ｔｉ＠Ｗ膜
及びホトレジストマスク９を取除く。
ＢＤ電極のみを残して不要の純１ｙ−ｅ −Ｔｉ＠Ｗ膜
及びホトレジストマスク９を取除く。
（５）全面に５ｔ（５％）入りＭを蒸着して第８図に示
すようにエミッタ信型領域にオーミック接触するＡＥ
−Ｓｉ （Ｓｉ ０．２％）膜１２ ’Ｉｆ １ μｍ
程度に全面に形成する。
すようにエミッタ信型領域にオーミック接触するＡＥ
−Ｓｉ （Ｓｉ ０．２％）膜１２ ’Ｉｆ １ μｍ
程度に全面に形成する。
（６） ホトエツチングを行い、第９図に示すようにオ
ーミック接触するＡｌｌ −Ｓｉ電極（配線）のバター
ニングを行うとともに、純Ａ−ｇ−Ｔｉ・ＷからなるＳ
ＢＤ電極位置からずらせて、かつこれに接続するＡ、、
ｇ−８ｔ配線１２ａ′ｆ：形成し、所要とする電極を完
成する。
ーミック接触するＡｌｌ −Ｓｉ電極（配線）のバター
ニングを行うとともに、純Ａ−ｇ−Ｔｉ・ＷからなるＳ
ＢＤ電極位置からずらせて、かつこれに接続するＡ、、
ｇ−８ｔ配線１２ａ′ｆ：形成し、所要とする電極を完
成する。
〔実施例２〕
第１θ図乃第１３図は本発明の他の一実施例であって、
前記実施例１と同じく半導体基体上にオーミック接触電
極及びＳＢＤ電極を共存させる場合の製造プロセスの一
部工程断面図である。
前記実施例１と同じく半導体基体上にオーミック接触電
極及びＳＢＤ電極を共存させる場合の製造プロセスの一
部工程断面図である。
（１） Ｓｔ基板１の選択拡散９表面酸化膜のコンタク
トホトエッチ（第４図参照）後、オーミック接触電極側
にマスク９を形成した状態で純、す膜１０を形成（第５
図参照）し、とのあと第１０図に示すようにパターニン
グエッチを行ってＳＢＤ電極部分の純Ａ４膜のみを残す
。
トホトエッチ（第４図参照）後、オーミック接触電極側
にマスク９を形成した状態で純、す膜１０を形成（第５
図参照）し、とのあと第１０図に示すようにパターニン
グエッチを行ってＳＢＤ電極部分の純Ａ４膜のみを残す
。
（２）第１１図に示すようにＴｉ＠Ｗ１１をスノくツタ
する。
する。
（３）第１２図に示すようにオーミック接触電極側のＴ
ｉ−Ｗ膜１１及びマスク９を取り除いて全面にＳｔ 入
り届を蒸着しＡｇ−８ｔ膜１２を形成する。
ｉ−Ｗ膜１１及びマスク９を取り除いて全面にＳｔ 入
り届を蒸着しＡｇ−８ｔ膜１２を形成する。
（４） Ａ、６−８ｉ膜をパターニングエッチし、第１
３図に示すようにＳｉ 基体にオーミック接触す６Ａ−
６−８ｉ 電極１２とＳＢＤ電極１０に接続するよつ重
ＡＪｉ＋ −８１配線１２ａを形成する。
３図に示すようにＳｉ 基体にオーミック接触す６Ａ−
６−８ｉ 電極１２とＳＢＤ電極１０に接続するよつ重
ＡＪｉ＋ −８１配線１２ａを形成する。
以上実施例１及び実施例２で説明した本発明によれば下
記のよ５に効果が得られる。
記のよ５に効果が得られる。
（１）ＳＢＤ電極は純Ａ２により形成されるからφ８は
下がり、他の部分はＡ＃−８ｔ電極であるた２ｔ１５ｓ
ｉ基体へのＭの拡散が起りにくく、したがって浅いｐｎ
接合であっても接合破壊を生じることがない。
下がり、他の部分はＡ＃−８ｔ電極であるた２ｔ１５ｓ
ｉ基体へのＭの拡散が起りにくく、したがって浅いｐｎ
接合であっても接合破壊を生じることがない。
（２） Ｔｉ−Ｗ膜が純Ｍの上を覆っているためその上
にＡ−ｇ−８ｔ配線を接続した状態で純Ｍ層へのＳｔの
拡散を阻止できる。Ｍ中のＳｉ の拡散定数は４５０Ｃ
で１００μ／時であり、純Ａｌ膜の側面からの拡散も起
りうるが、実施例１のようにＵ−８ｉ 配線をＳＢＤ電
極位置からずれた位置に形成することによりＳｉ 拡散
による影響を少なくすることができる。又、実施例２の
ように純Ａ看電極をＴｉ−Ｗ膜で完全に覆うことにより
、Ｓｉ 拡散による影響を全くなくし、φ８を下げるこ
とができる。
にＡ−ｇ−８ｔ配線を接続した状態で純Ｍ層へのＳｔの
拡散を阻止できる。Ｍ中のＳｉ の拡散定数は４５０Ｃ
で１００μ／時であり、純Ａｌ膜の側面からの拡散も起
りうるが、実施例１のようにＵ−８ｉ 配線をＳＢＤ電
極位置からずれた位置に形成することによりＳｉ 拡散
による影響を少なくすることができる。又、実施例２の
ように純Ａ看電極をＴｉ−Ｗ膜で完全に覆うことにより
、Ｓｉ 拡散による影響を全くなくし、φ８を下げるこ
とができる。
（３）純Ｍ電極の上に直°接にＡＡ−８ｉ膜を形成した
場合に、Ａ＃−８ｉ膜をパターニングエッチするとき、
純Ａ２の表面がエッチされて電極部にＳｉ基体が露出す
る「目あき」が生じるおそれがある−が、純Ｍの上をＴ
ｉ・Ｗ膜で覆っであることにより、上記の不必要なエッ
チを防止することができ、歩留りが向上する。
場合に、Ａ＃−８ｉ膜をパターニングエッチするとき、
純Ａ２の表面がエッチされて電極部にＳｉ基体が露出す
る「目あき」が生じるおそれがある−が、純Ｍの上をＴ
ｉ・Ｗ膜で覆っであることにより、上記の不必要なエッ
チを防止することができ、歩留りが向上する。
（４）上記（１１（２）によりＳＢＤのφ８が下がり回
路動作速が向上する。
路動作速が向上する。
本発明は、ＳＢＤを有する半導体装置一般に適用するこ
とができる。
とができる。
特に本発明は、バイポーラＣＭＯＳゲートアレイに応用
した場合に最も有効である。
した場合に最も有効である。
第１図はＳＢＤを有する半導体装置の一例を示す断面図
である。 第２図及び第３図はＳＢＤを有する半導体装置の他の例
を示す断面図である。 第４図乃至第９図は本発明の一実施例であって８ＢＤを
有する半導体装置の製造プロセスの工程断面図である。 第１０図乃至第１３図は本発明の他の一実施例であって
ＳＢＤを有する半導体装置の製造プロセスの一部工程断
面図である。 第１４図はφＢＫより変るＳＢＤのＩ−Ｖ特性曲線図で
ある。 １・・・Ｓｉ 基体、２・・・オーミック接触Ａ／？−
８ｉ電極、３・・・５ＢＤＩｖｅ−８ｉ電極、４・・・
ショットキバリア、５・・・純ｕｓＢＤ電極、６・・・
ベースｐ型領域、７・・・エミッタｎ＋型領域、８・・
・表面酸化膜、９・・・マスク、１０・・・純Ｍ膜、１
１・・・Ｔｉ１１ｗ膜、１２・・・Ａ−６−８ｔ膜。 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 １ノ 第 ９ 図 第１０図 第１１図 第１２図
である。 第２図及び第３図はＳＢＤを有する半導体装置の他の例
を示す断面図である。 第４図乃至第９図は本発明の一実施例であって８ＢＤを
有する半導体装置の製造プロセスの工程断面図である。 第１０図乃至第１３図は本発明の他の一実施例であって
ＳＢＤを有する半導体装置の製造プロセスの一部工程断
面図である。 第１４図はφＢＫより変るＳＢＤのＩ−Ｖ特性曲線図で
ある。 １・・・Ｓｉ 基体、２・・・オーミック接触Ａ／？−
８ｉ電極、３・・・５ＢＤＩｖｅ−８ｉ電極、４・・・
ショットキバリア、５・・・純ｕｓＢＤ電極、６・・・
ベースｐ型領域、７・・・エミッタｎ＋型領域、８・・
・表面酸化膜、９・・・マスク、１０・・・純Ｍ膜、１
１・・・Ｔｉ１１ｗ膜、１２・・・Ａ−６−８ｔ膜。 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 １ノ 第 ９ 図 第１０図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 １、 シリコン半導体基体の一主面上［４導体と低抵抗
接触する第１の電極と、半導体にショットキー障壁が形
成されるよ５に接触する第２の電極とを具備する半導体
装置であって、第１の電極はアルミニウム・シリコン合
金層からなり、第２の電極は純アルミニウムの上面がチ
タン−タングステン合金膜で覆われ、このチタン・タン
グステン合金膜にアルミニウム・シリコン合金層が接続
されて（・ることを特徴とする半導体装置。 ２、第１の電極は半導体基体の浅い拡散接合を有する半
導体領域表面に形成されて℃・る特許請求の範囲第１項
に記載の半導体装置。 ３、第２の電極において、チタン・タングステン合金膜
とアルミニウム・シリコン層との接続する部分は純アル
ミニウムと半導体との接触する位置から横方向へずれた
位置に形成されている特許請求の範囲第１項に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12766283A JPS6020568A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12766283A JPS6020568A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020568A true JPS6020568A (ja) | 1985-02-01 |
Family
ID=14965617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12766283A Pending JPS6020568A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020568A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342168A (ja) * | 1986-08-08 | 1988-02-23 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | バイポーラ半導体装置 |
| US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
| JP2015141979A (ja) * | 2014-01-28 | 2015-08-03 | 豊田合成株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2016174067A (ja) * | 2015-03-17 | 2016-09-29 | 豊田合成株式会社 | 半導体装置およびその製造方法ならびに電力変換装置 |
-
1983
- 1983-07-15 JP JP12766283A patent/JPS6020568A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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