JP2001044414A

JP2001044414A - 半導体装置

Info

Publication number: JP2001044414A
Application number: JP22140099A
Authority: JP
Inventors: Yuji Takayanagi; 雄治高柳; Junichi Onari; 淳一小斉; Koji Sakuraba; 康二桜庭; Kazuyuki Takahashi; 一幸高橋; Yuji Shinno; 裕二新野
Original assignee: Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Ltd; Hitachi Power Semiconductor Device Ltd
Priority date: 1999-08-04
Filing date: 1999-08-04
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】半導体装置においてチップ面積に占めるターミ
ネーション領域の割合を縮小する。【解決手段】裏面電極と、該裏面電極上に形成した半導
体層と、該半導体層に形成した半導体能動領域と、該半
導体能動領域を取り囲むように形成したガードリング
と、前記能動領域に接合する第１電極と前記カ゛ート゛リン
グに接合する第２電極からなる半導体装置において、少
なくとも前記第２電極はバリアメタル層から構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置にかか
り、特にガードリングにより半導体能動領域を囲むプレ
ーナーターミネーション構造を有する半導体装置に関す
る。

【０００２】

【従来の技術】複数のガードリングにより半導体素子の
能動領域を囲むプレーナーターミネーション構造により
半導体素子の高耐圧化は近年急速に進展し、現在では１
０，０００Ｖに近い耐圧を有する素子が開発されてい
る。

【０００３】プレーナーターミネーションは半導体素子
の能動領域を囲むガードリングの本数を増加して電界を
分散させることにより電界のかかる領域を拡げ、高耐圧
化を図る構造である。また、ガードリングへの電界集中
を防止するためにガードリング上には導電性の金属膜な
どからなるフィールド電極を形成する必要がある。

【０００４】ところで、大電流用の半導体装置、例えば
絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと
称する）あるいはダイオードは、シリコン基板の表面に
絶縁ゲート形トランジスタ、バイポーラトランジスタ等
の電子回路を形成し、この電子回路を取り囲むように上
記のプレーナーターミネーションを形成した構造となっ
ている。さらに、前記電子回路を形成した部分の表面に
は比較的厚膜のアルミニウムからなる表面電極を形成
し、該表面電極上に外部電極と接続するためアルミニウ
ムワイヤを配置し、該アルミニウムワイヤに超音波振動
を加えて表面電極に直接ワイヤボンディングする構造と
なっている。

【０００５】ワイヤボンディングの接着強度は超音波振
動印加時の加圧力および表面電極の厚みに左右されるこ
とから、前記強度を増強するために加圧力を強く、ま
た、前記表面電極の厚みを厚くすることが必要である。
しかし、加圧力の増加は前記アルミニウム電極の下層に
配置した半導体装置に悪影響が与える可能性があるため
その増加には限界があり、アルミニウム電極の厚みの増
加により接着強度を向上して信頼性強化を図っている。

【０００６】図８は、ワイヤボンディングの信頼性試験
の結果を示す図である。図において横軸は主電極を構成
するアルミニウム電極の厚み（μｍ）を示し、縦軸はワ
イヤボンディング破断率（％）を示す。図に示すよう
に、アルミニウム電極の厚みを略６．５μｍ以上とする
ことによりワイヤボンディング部の良好な信頼性（引っ
張り強度など）が得られる。なお、現在の３ＫＶクラス
のＩＧＢＴでは７．０μｍのアルミニウム電極を採用し
ている。

【０００７】また、特開平１０−１２５７１公報には、
ワイヤボンディング時に表面電極の下に形成された半導
体素子層への加圧ダメージを最小限にするために表面電
極をバリアメタルとアルミ電極の２層で形成することが
示されている。

【０００８】また、前記プレーナターミネーションを有
する高耐圧半導体チップをパッケージに組み込む手法と
しては、前述のワイヤボンディングあるいは半田などを
用いて外部電極と接続するモジュールタイプが従来主流
であったが、最近では主電極接続のためにワイヤボンデ
ィングを用いず、半導体チップを直接電極で加圧する圧
接型タイプの開発が進められている。

【０００９】

【発明が解決しようとする課題】前述のように、半導体
素子の能動領域の周辺にはプレーナーターミネーション
領域を形成している。プレーナーターミネーションの１
チップ（１３ｍｍ□）に占める割合は、現在開発を進め
ている５ＫＶクラスのＩＧＢＴでは、３ｋＶクラスのＩ
ＧＢＴに対し、３８％から５２％へと増加している。す
なわち、半導体素子の高耐圧化に伴ない、能動領域面積
の比率が減少している。このためチップ面積に占めるタ
ーミネーション領域の削減が急務となっている。

【００１０】図９は従来のプレーナーターミネーション
構造を示す図である。図において、１はＮ型半導体基
板、１１はＰ型コレクタ層、１２はＮ型層、２１はＰ型
エミッタ層、２２は裏面電極である。３０１はＰ型ガー
ドリング層であり、半導体基体上に複数本リング状に形
成してある。３０２はターミネーション領域に形成した
フィールド酸化膜、３０３はアルミニウムからなるフィ
ールド電極であり、フィールド電極３０３はガードリン
グ層３０１とオーミック接触しフィールド酸化膜３０２
の一部を覆うように形成している。３０４はアルミニウ
ム主電極である。３０５はガードリング３０１とフィー
ルド電極３０３の界面に析出したシリコン酸化物（Ｓｉ
₃０₅）である。この析出物は高温処理を行う場合に半導
体層とアルミニウムの界面に発生しやすい。

【００１１】フィールド電極３０３はフィールド酸化膜
３０２を介してＮ型半導体基板１に形成される空乏層を
拡げて電界集中を緩和する。フィールド酸化膜３０２へ
の電界集中を緩和するためには、フィールド酸化膜３０
２の上をできるだけフィールド電極３０３で覆うことが
好ましい。しかし、隣接するフィールド電極３０３間に
電位差が生じるため隣接する電極間は絶縁しておくこと
が必要である。

【００１２】ところが、従来の半導体チップの製造プロ
セスでは、前記アルミニウム主電極３０４とフィールド
電極３０３とは同一プロセスで形成した電極膜で形成す
る。したがって、前述のようにワイヤボンディング部の
良好な信頼性（引っ張り強度など）を得るため、アルミ
ニウムで形成する主電極３０４の厚みを７．０μｍ以上
に形成すると、アルミニウムで形成するフィールド電極
３０３の厚みは７．０μｍ以上となる。したがって前記
電極３０３の断面は図９に示すような形状となり、ター
ミネーション領域のスペース寸法Ａは図に示すように必
要以上に増加し、ターミネーション領域縮小化の妨げに
なる。なお、現状では図９に示す形状で３ＫＶクラスの
耐圧を得ることができる。

【００１３】また、ガードリングを形成するＰ型半導体
層３０１とフィールド電極３０３は同電位であることが
必要がある。しかし、この間には微少電流が流れるのみ
であるからガードリング層３０１とフィールド電極３０
３間はオーミック接触していればよい。したがって、ガ
ードリングを形成するＰ型半導体層３０１とフィールド
電極３０３のコンタクト寸法Ｃを縮小して半導体装置全
体を小型化することが可能である。

【００１４】ところが、図９に示す従来構造では、アル
ミニウム主電極３０４の形成と同時にフィールド電極３
０３を高温で形成するため、ガードリング層３０１とア
ルミニウムからなるフィールド電極３０３の界面にシリ
コンの酸化物（Ｓｉ₃０₅₎が析出する。

【００１５】図１０は半導体基板とアルミニウム（アル
ミシリコン）電極（シリコン含有率１ないし２％）の界
面に析出するシリコン酸化物（Ｓｉ₃０₅）の粒径とアル
ミニウム電極膜厚との関係を示す図である。図に示すよ
うに、析出物３０５の粒径はアルミニウム電極の厚みに
略比例し、アルミニウム電極の膜厚を７．０μｍ以上に
形成した場合、４．０μｍ以上のＳｉ₃０₅ が析出し、
コンタクト部においてオーミック接続不良が発生する可
能性がある。したがって、コンタクト領域穴寸法は１
０．０μｍ以上に設定することが必要であり、ターミネ
ーション領域の縮小化の妨げになる。

【００１６】一方、チップ内に能動領域を複数個配置し
た半導体装置においては、各能動領域を均一に動作させ
るために、外部のゲートドライバからのゲート信号を各
能動領域内の絶縁ゲートに遅滞なく伝達するゲート配線
が必要である。従来のモジュール型のパッケージに用い
る半導体装置においては、ゲート配線とアルミニウム主
電極を同一プロセスで形成するため、これらは同一のア
ルミニウム膜厚を有している。

【００１７】このようにゲート配線とアルミニウム主電
極が同一のアルミニウム膜厚である半導体チップを、現
在開発が進められている圧接型半導体装置に適用する
と、半導体チップを平坦な電極で加圧した場合、ゲート
配線と主電極が前記平坦な電極により短絡されることに
なる。このような短絡を防止するためには、アルミニウ
ム主電極を形成する工程と、ゲート配線を形成する工程
を分割することにより、アルミニウム主電極とゲート配
線の膜厚を変えて段差を形成すればよい。しかしこの方
法はアルミニウムの蒸着を２回以上必要とするため工程
が煩雑になる。

【００１８】本発明は前記問題点に鑑みてなされたもの
で、プレーナーターミネーションを有する半導体装置に
関し、チップ面積に占めるターミネーション領域の割合
が小さく、また半導体チップ表面を加圧して接合する圧
接型半導体装置に適したゲート構造を有する半導体装置
を提供する。

【００１９】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。

【００２０】裏面電極と、該裏面電極上に形成した半導
体層と、該半導体層に形成した半導体能動領域と、該半
導体能動領域を取り囲むように形成したガードリング
と、前記能動領域に接合する第１電極と前記カ゛ート゛リン
グに接合する第２電極からなる半導体装置において、少
なくとも前記第２電極はバリアメタル層からなることを
特徴とする。

【００２１】また、裏面電極と、該裏面電極上に形成し
た半導体層と、該半導体層に形成した半導体能動領域
と、該半導体能動領域を取り囲むように形成したガード
リングと、前記能動領域に接合する第１電極と前記カ゛ート
゛リングに接合する第２電極からなる半導体装置におい
て、前記第１電極は、バリアメタル層および該バリアメ
タル層上に形成したアルミニウム層からなり、前記第２
電極はバリアメタル層からなることを特徴とする。

【００２２】また、裏面電極と、該裏面電極上に形成し
た半導体層と、該半導体層に形成した半導体能動領域
と、該半導体能動領域を制御するゲート電極と、前記能
動領域に接合する第１電極と前記ゲート電極に接合する
第３電極からなる半導体装置において、前記第１電極
は、アルミニウムからなる第１層、バリアメタル層から
なる第２層およびアルミニウムからなる第３層を備え、
前記第３電極はアルミニウムからなる第１層およびバリ
アメタル層からなる第２層を備えたことを特徴とする。

【００２３】また、前記半導体装置において、前記第１
電極の第１層を形成するアルミニウムのシリコン含有率
は１ないし２％であり、前記第１電極の第３層を形成す
るアルミニウムのシリコン含有率は１％未満であり、第
２電極の第１層を形成するアルミニウムのシリコン含有
率は１ないし２％であることを特徴とする。

【００２４】また、前記半導体装置において、前記バリ
アメタルはモリブデンシリサイドであることを特徴とす
る。

【００２５】

【発明の実施の形態】以下に本発明の実施形態を図１な
いし図４を用いて説明する。図１は本発明の第１の実施
形態にかかる半導体装置を示す図であり、電流を流す能
動領域と耐電圧特性を決めるターミネーション領域の断
面を模式的に示したものである。図において、１はＮ型
半導体基板、１１は半導体基板１の一方の面に形成した
Ｐ型エミッタ層、１２はＰ型エミッタ層内に形成したＮ
型層、１３はゲート酸化膜、１４はゲート電極、１５は
ゲート電極を絶縁する層間絶縁膜、１６はモリブデンシ
リサイド層、１７はアルミニウム主電極、２１は半導体
基板１の下面側に形成したＰ型コレクタ層、２２は裏面
電極である。３０はアルミニウムワイヤであり、前記ア
ルミニウム主電極１７にワイヤボンディングされてい
る。

【００２６】前記Ｐ型エミッタ層１１、Ｎ型半導体基板
１およびＰ型コレクタ層２１によりＰＮＰ型トランジス
タを構成し、前記ゲート電極１３，Ｎ型層１２、Ｐ型エ
ミッタ層１１およびＮ型半導体基板１により前記ＰＮＰ
型トランジスタを制御する絶縁ゲートトランジスタを構
成する。すなわちこれらのトランジスタにより本実施形
態にかかる半導体装置の能動領域が形成される。

【００２７】前記能動領域に連続して能動領域を取り囲
むようにターミネーション領域を形成する。４１はター
ミネーション領域に形成したＰ型半導体層からなるガー
ドリング、４２は半導体基板表面に形成したフィールド
酸化膜、４３はモリブデンシリサイドからなるバリアメ
タル層であり、フィールド電極として作用する。２０１
はフィールド酸化膜４２に形成したコンタクトホールで
あり、バリアメタル層４３はコンタクトホール２０１を
介してガードリング４１にオーミック接触する。またバ
リアメタル層４３はフィールド酸化膜４２を介してＮ型
半導体基板上に形成される空乏層を広げて電界集中を緩
和する。

【００２８】図２は本実施形態にかかる半導体装置の製
造方法を示す図である。図において２０２はモリブデン
シリサイド層、２０３はアルミニウム層、２１０および
２１１はレジスト膜である。なお、図において図１に示
される部分と同一部分については同一符号を付してその
説明を省略する。

【００２９】まず、図２（ａ）に示すように、半導体基
板１上にＰ型エミッタ層１１、Ｎ型エミッタ層１２、Ｐ
型ガードリング層４１、ゲート酸化膜１３、ゲート電極
１４、絶縁層間膜１５、フィールド酸化膜４２を形成す
る拡散工程の完了後に、コンタクトホール２０１を形成
する。次に表面電極として第１層のモリブデンシリサイ
ド層２０２を膜厚１００ｎｍで形成し、次に第２層のア
ルミニウム層２０３を膜厚７．０μｍで形成する。

【００３０】次いで、図２（ｂ）に示すように、第２層
のアルミニウム層２０３をホトリソエッチングにより加
工して、能動領域のみに残し、ターミネーション領域の
アルミニウム層は全て除去する。アルミニウムのエッチ
ングには厚膜エッチングに適したウエットエッチングを
採用する。ウェットエッチングによるとアルミニウムと
モリブデンシリサイドではエッチング速度が大きく異な
り、モリブデンシリサイドは２０２はほとんどエッチン
グされないため、アルミニウム層２０３のみがエッチン
グされ、モリブデンシリサイド２０２はそのまま残留す
る。

【００３１】次いで、図２（ｃ）に示すように、ターミ
ネーション領域に配置した第１層のモリブデンシリサイ
ド層２０２をホトリソエッチングにより加工する。この
加工は、まずアルミニウム層２０３およびモリブデンシ
リサイド層２０２上にレジスト膜２１１を形成する。次
にドライエッチングによりモリブデンシリサイド層２０
２を加工する。

【００３２】図３は、本実施形態による作用効果を説明
する図である。図３は本実施形態にかかる半導体装置を
耐圧３ＫＶクラスの半導体装置に適用した場合における
ガードリング単体の幅寸法Ａを、従来構造におけるガー
ドリング単体のフィールド電極の幅寸法Ｂと比較した図
である。図に示すように、厚膜のアルミニウムからなる
フィールド電極３０３を用いた構造に対して、本実施形
態におけるバリアメタル４３を用いた構造では、ガード
リング単体の幅寸法を略７４％にまで縮小しても同一性
能を得ることができる。

【００３３】図４は、ウエハ面内に形成したフィールド
電極の電極間隔のばらつきを示す図である。図４は実施
形態にかかる半導体装置におけるバリアメタルからなる
フィールド電極間隔Ｃを、従来構造におけるフィールド
電極間隔Ｄと比較した図である。図に示すように、厚膜
のアルミニウムからなるフィールド電極３０３を用いた
構造では、フィールド電極の電極間隔に加工ばらつきが
３０％以上発生する。これに対して本実施形態における
バリアメタル４３を用いた構造では、バリアメタルの膜
厚を薄く（１００ｎｍ）設定して加工精度の高いドライ
エッチングを利用するので、加工寸法ばらつきを５％以
内に抑制することができる。

【００３４】また、ウエハ完成後に上層のアルミニウム
電極１７およびモリブデンシリサイド層１６を除去して
界面を分析したところ、シリコン酸化物（Ｓｉ₃０₅）
の析出は確認できなかった。

【００３５】すなわち、図２（ａ）に示すように工程中
に、バリアメタル２０３上に７μｍ厚のアルミニウム層
を高温で形成してもＳｉ₃０₅を析出することはない。
したがって、バリアメタル層４３は直径３μｍ程度のコ
ンタクトホール２０１を介してガードリング４１に良好
にオーミック接触することができる。

【００３６】図５は本発明の第２の実施形態にかかる半
導体装置を示す図である。図において、５０１は層間絶
縁膜、５０２はゲート配線の第１層を形成する厚さ１０
０ｎｍのアルミニウム層（シリコン含有率は１ないし２
％）、５０３はゲート配線の第２層を形成するモリブデ
ンシリサイド層、５０４は能動領域に形成する第１層ア
ルミニウム層（シリコン含有率は１ないし２％）、５０
５は能動領域を構成する第２層モリブデンシリサイド
層、５０６は能動領域の主電極を構成する第３層のアル
ミニウム電極（シリコン含有率は１％未満）、７００は
加圧用の外部電極である。なお、図において図１に示さ
れる部分と同一部分については同一符号を付してその説
明を省略する。

【００３７】図６は本実施形態にかかる半導体装置の製
造方法を示す図である。図において、６０１はシリコン
含有率が１ないし２％のアルミニウム層、６０２はモリ
ブデンシリサイド層、６０３はシリコン含有率が１％未
満のアルミニウム層、６０４，６０５はレジスト膜であ
る。

【００３８】まず、図６（ａ）に示すように、半導体基
板１上にＰ型エミッタ層１１、Ｎ型層１２、ゲート酸化
膜１３、ゲート電極１４、層間絶縁膜１５を形成する拡
散工程の完了後に、コンタクトホール２０１を形成す
る。次に表面電極として第１層のシリコン含有率が１な
いし２％のアルミニウム層６０１を膜厚１．０μｍで形
成する。次に第２層のモリブデンシリサイド層６０２を
膜厚１００ｎｍで形成しする。次に第３層のシリコン含
有率が１％未満のアルミニウム層６０３を膜厚１３．０
μｍで形成する。

【００３９】次いで、図６（ｂ）に示すように、レジス
ト膜６０４を用いて第３層のアルミニウム層６０３をホ
トリソエッチングして、能動領域のみにアルミニウム層
６０３を残し、ゲート配線領域のアルミニウムは全て除
去する。なお、前記エッチングは、第３層に対するエッ
チング量が１３．０μｍと大きいのでウエットエッチン
グを採用する。また、前述のようにアルミニウムとモリ
ブデンシリサイドではエッチング速度が異なり、モリブ
デンシリサイドはほとんどエッチングされないため、第
２層のモリブデンシリサイドはそのまま残る。

【００４０】次いで、図６（ｃ）に示すように、モリブ
デンシリサイド層６０２上にレジスト膜６０５を形成
し、ホトリソエッチングによりモリブデンシリサイド層
６０２、および第１層のアルミニウム層６０１をエッチ
ングして、アルミニウム層６０１およびモリブデンシリ
サイド層６０２からなるゲート配線を形成する。次に前
記レジスト膜６０５を取り去ることにより図５に示す形
状の半導体装置を得ることができる。

【００４１】図７は、本実施形態にかかる半導体装置の
作用効果を説明する図である。図５に示すように、第３
層のアルミニウム層５０６とアルミニウム層５０２およ
びモリブデンシリサイド層５０３からなるゲート配線は
その高さ差異を設けて、外部電極７００によって短絡さ
れないように形成してある。

【００４２】本実施形態においては、この高さの違いを
設けるために能動領域に形成する主電極を３層構造とし
ている。その製造方法は前述の通りであり、これをプロ
セスフローで示すと、図７（ｂ）示すように、まず第１
層目のアルミニウム層、第２層目のモリブデンシリサイ
ド層および第３層目のアルミニウム層を連続して形成す
る。次いで第３層目のアルミニウム層をホトリソエッチ
ングする。次いで第２層目のモリブデンシリサイド層お
よび第１層目のアルミニウム層を同時にホトエッチング
する。その後析出したシリコン等の残滓をエッチングし
て除去する。

【００４３】これに対して、能動領域に形成する主電極
とゲート配線の高さに差異を設けるために取られる従来
の方法をプロセスフローで示すと、図７（ａ）示すよう
になる。まず、第１層目のアルミニウム層を形成する。
次に第１層目のアルミニウム層をホトリソエッチングし
てゲート配線を形成する。次に残滓をエッチングして除
去する。次に第２層目のアルミニウム層を形成する。次
に第２層目のアルミニウム層をホトリソエッチングして
主電極を形成する。次に残滓をエッチングして除去す
る。

【００４４】このようなアルミニウム層を２回にわけて
形成して、電極を形成する方法では工程が煩雑になる。
これに対して本実施形態ではエッチング速度が異なる材
料（モリブデンシリサイド）を中間に介在することによ
って、工程を簡易化することができる。また、本実施形
態ではゲート配線として使用する第１層目のアルミニウ
ム層と主電極として使用する第３層目のアルミニウム層
がモリブデンシリサイドで分離しているため、Ｓｉ₃０₅
の粒界成長が阻害されてアルミニウムマイグレーション
を防止することができる。また、以上の説明では圧接型
パッケージへの適用を前提に説明したが、ワイヤボンデ
ィング型パッケージに適用することもできる。

【００４５】

【発明の効果】以上説明したように本発明によれば、チ
ップ面積に占めるターミネーション領域の割合が小さ
く、また半導体チップ表面を加圧する圧接型の半導体装
置に適したゲート構造を有する半導体装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかる半導体装置を
示す図である。

【図２】本実施形態にかかる半導体装置の製造方法を示
す図である。

【図３】本実施形態による作用効果を説明する図であ
る。

【図４】フィールド電極の電極間隔のばらつきを示す図
である。

【図５】本発明の第１の実施形態にかかる半導体装置を
示す図である。

【図６】本実施形態にかかる半導体装置の製造方法を示
す図である。

【図７】本実施形態にかかる半導体装置の製造方法を示
す図である。

【図８】ワイヤボンディングの信頼性試験の結果を示す
図である。

【図９】従来のプレーナターミネーション構造を示す図
である。

【図１０】界面に析出するＳｉ₃０₅の粒径とアルミニウ
ムにニウム電極膜厚との関係を示す図である。

【符号の説明】

１Ｎ型半導体基板１１Ｐ型エミッタ層１２Ｎ型層１３ゲート酸化膜１４ゲート電極１５層間絶縁膜１６，６０２モリブデンシリサイド層１７アルミニウム主電極２１Ｐ型コレクタ層２２裏面電極３０アルミニウムワイヤ４１ガードリング４２フィールド酸化膜４３バリアメタル層２０１コンタクトホール２０２第１層のモリブデンシリサイド２０３第２層のアルミニウム層２１０，２１１，６０４，６０５レジスト膜３０３フィールド電極３０５析出物５０１層間絶縁膜５０２アルミニウム層５０３モリブデンシリサイド層６０１シリコン含有率が１ないし２％のアルミニウム
層６０３シリコン含有率が１％未満のアルミニウム層７００外部電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者小斉淳一茨城県日立市弁天町三丁目10番２号日立原町電子工業株式会社内 (72)発明者桜庭康二茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者高橋一幸茨城県日立市弁天町三丁目10番２号日立原町電子工業株式会社内 (72)発明者新野裕二茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内Ｆターム(参考） 4M104 BB02 BB26 CC01 DD07 DD64 DD65 FF18 FF21 FF22 FF35 FF37 GG06 GG09 GG18 HH01 HH02 HH15 HH20

Claims

【特許請求の範囲】

【請求項１】裏面電極と、該裏面電極上に形成した半
導体層と、該半導体層に形成した半導体能動領域と、該
半導体能動領域を取り囲むように形成したガードリング
と、前記能動領域に接合する第１電極と前記カ゛ート゛リン
グに接合する第２電極からなる半導体装置において、少なくとも前記第２電極はバリアメタル層からなること
を特徴とする半導体装置。
【請求項２】裏面電極と、該裏面電極上に形成した半
導体層と、該半導体層に形成した半導体能動領域と、該
半導体能動領域を取り囲むように形成したガードリング
と、前記能動領域に接合する第１電極と前記カ゛ート゛リン
グに接合する第２電極からなる半導体装置において、前記第１電極は、バリアメタル層および該バリアメタル
層上に形成したアルミニウム層からなり、前記第２電極
はバリアメタル層からなることを特徴とする半導体装
置。
【請求項３】裏面電極と、該裏面電極上に形成した半
導体層と、該半導体層に形成した半導体能動領域と、該
半導体能動領域を制御するゲート電極と、前記能動領域
に接合する第１電極と前記ゲート電極に接合する第３電
極からなる半導体装置において、前記第１電極は、アルミニウムからなる第１層、バリア
メタル層からなる第２層およびアルミニウムからなる第
３層を備え、前記第３電極はアルミニウムからなる第１
層およびバリアメタル層からなる第２層を備えたことを
特徴とする半導体装置。
【請求項４】請求項３の記載において、前記第１電極
の第１層を形成するアルミニウムのシリコン含有率は１
ないし２％であり、前記第１電極の第３層を形成するア
ルミニウムのシリコン含有率は１％未満であり、第２電
極の第１層を形成するアルミニウムのシリコン含有率は
１ないし２％であることを特徴とする半導体装置。
【請求項５】請求項１ないし請求項３の何れか１の記
載において、前記バリアメタルはモリブデンシリサイドであることを
特徴とする半導体装置。