JP2010251404A - 半導体装置 - Google Patents
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Abstract
【課題】パワー半導体装置における高耐圧化と小型化とを両立できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ガードリングによるターミネーション領域を有する高耐圧パワー半導体装置であって、能動領域は第１のバリアメタル層を介して第１の電極と接合され、前記ガードリングは第２のバリアメタル層を介して第２の電極と接合され、チャネルストッパは第３のバリアメタル層を介して第３の電極と接合されている。前記バリアメタル層は各々に間隔をあけて配設され、前記ターミネーション領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部が前記接合する各電極の前記横断する方向における両側からはみ出していることを特徴とする。
【選択図】図１
【解決手段】本発明に係る半導体装置は、ガードリングによるターミネーション領域を有する高耐圧パワー半導体装置であって、能動領域は第１のバリアメタル層を介して第１の電極と接合され、前記ガードリングは第２のバリアメタル層を介して第２の電極と接合され、チャネルストッパは第３のバリアメタル層を介して第３の電極と接合されている。前記バリアメタル層は各々に間隔をあけて配設され、前記ターミネーション領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部が前記接合する各電極の前記横断する方向における両側からはみ出していることを特徴とする。
【選択図】図１
Description
本発明は、半導体装置に関し、特にガードリングにより半導体能動領域を囲むターミネーション構造を有する電気的に高耐圧な半導体装置に関する。
パワー半導体装置は、モータ・発電機等の電気機器の制御や電力を変換するために用いられる大電力の半導体装置である。また、当該電気機器の高効率化や大容量化のため、パワー半導体装置の使用環境は、近年、高電圧・大電流化（大電力化）がさらに進展している。電力制御用パワー半導体装置の代表例としては、パワーMOSFET（Metal-Oxide Semiconductor Field Effect Transistor）やIGBT（Insulated Gate Bipolar Transistor）などが挙げられる。
電気的な高耐圧（高い絶縁耐圧）を必要とするパワー半導体装置では、半導体素子となる能動領域を取り囲むように複数のガードリング（FLR: Field Limiting Ringとも言う）が一般的に配設されている。ガードリングによるターミネーション構造は、ガードリングの本数を増加して電界を分散させる（半導体装置の端部に向かって電界を徐々に緩和させる）ことにより、高耐圧化を図る構造である。また、ガードリング（特にガードリングの角部）への電界集中を防止するために、ガードリング上には導電材によるフィールド電極を形成するのが一般的である。
図４は、従来の高耐圧パワー半導体装置の概略構造の１例を表した模式図であり、(ａ)は平面模式図、(ｂ)は図４(ａ)中のＡ−Ａ線で切断した縦断面模式図である。なお、“n”または“p”を冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、上付きの“＋”，“−”はそれぞれ該不純物濃度が比較的高い、或いは比較的低いことを意味するものとする。
図４に示すように、従来の高耐圧パワー半導体装置200は、n−型の半導体基板１の一方の主表面に形成されたp型の能動領域２と、該能動領域２を取り囲むように前記主表面に形成されたp型のガードリング3a，3b，3c，3d，3eと、該複数のガードリング（3a，3b，3c，3d，3e）からなる領域を取り囲むように前記主表面に形成されたn＋型のチャネルストッパ４とを有している。能動領域２には上面主電極となる第１の電極５がオーミック接合され、各ガードリング3a，3b，3c，3d，3eにはフィールド電極となる第２の電極6a，6b，6c，6d，6eがそれぞれオーミック接合され、チャネルストッパ４にはストッパ電極となる第３の電極７がオーミック接合されている。
また、能動領域２と最内周のガードリング3aとに跨るように前記主表面上に絶縁膜8aが形成され、各ガードリング3a，3b，3c，3d，3e間に跨るように前記主表面上に絶縁膜8b，8c，8d，8eが形成され、最外周のガードリング3eとチャネルストッパ４とに跨るように前記主表面上に絶縁膜8fが形成されている。半導体基板１の他方の主表面にはp＋型の半導体層９が形成されており、さらに外層には半導体層９とオーミック接合する下面主電極10が形成されている。
図４のようなパワー半導体装置200に対し、例えば、上面主電極５を０Vとして下面主電極10に1200 Vを印加すると、下面主電極10とチャネルストッパ４とが同電位となり、能動領域２とチャネルストッパ４は逆バイアスの状態になる。その結果、各ガードリング3a，3b，3c，3d，3eはその中間の電位を受け持ち、電界を分散させることができる。具体的には、各ガードリング3a，3b，3c，3d，3eの電位は、それぞれ200 V，400 V，600 V，800 V，1000 Vとなる。
ここで、各電極（上面主電極５，フィールド電極6a〜6e，ストッパ電極７）は、絶縁膜8a〜8fを介して半導体基板１に形成される空乏層を拡げ、能動領域２，ガードリング3a〜3e，チャネルストッパ４の角部に掛かる電界集中を緩和する役割を果たす。そのため、絶縁膜8a〜8fの上をできるだけ電極で覆うことが好ましいが、前述したように、隣接する電極間には電位差が存在することから最低限の絶縁は必要となる。一方、半導体装置の高耐圧化に伴ってガードリングの本数が増え、半導体装置全体に対するガードリングとチャネルストッパの領域（総称してターミネーション領域と言う）の占める割合が増加傾向にある。これは、半導体装置の面積増大につながり易く、コスト増を招くとともに装置小型化の要求にも反する。すなわち、該半導体装置は高耐圧化と小型化の両立が求められている。
そのような要求に対し、特許文献１（特開２００１−４４４１４号公報）は、フィールド電極がバリアメタル層のみからなる半導体装置を開示している。また、特許文献２（特開２００７−３２４２６１号公報）では、表面電極（上面主電極，フィールド電極，ストッパ電極に相当）の隣接する電極間に高抵抗の導電膜が所定膜厚だけ残存するように形成された半導体装置が開示されている。
近年、パワー半導体装置に対する高耐圧化の要求と小型化の要求はますます高まっている。特許文献１の半導体装置は、フィールド電極をバリアメタル層のみで構成することで、ガードリング単体の幅寸法を縮小できるとともに加工精度を高めることができるとしている。しかしながら、厚さが薄く電気抵抗率の高いバリアメタル層のみでフィールド電極を構成しているためにフィールド電極自体の電気抵抗が高くなり易く、半導体素子の高速動作への対応（例えば、高速スイッチングに対する応答性など）が制約される可能性がある。言い換えると、フィールド電極の電気抵抗は低いことが望ましい。
また、特許文献２の半導体装置は、隣接する電極間に形成される導電膜に対応して半導体基板に形成される空乏層を拡げられることから半導体装置の耐圧を高くすることができ、製造工程全体を複雑化することなくガードリング領域の面積を小さくすることができるとしている。しかしながら、隣接する電極同士が導電膜で連結されていることから、隣接する電極間の電位差を大きくする設計において不都合が生じる場合がある。
すなわち、パワー半導体装置に対する更なる高耐圧化の要求と小型化の要求とに対応していくためには、これまで以上の対策が必要である。従って、本発明の目的は、パワー半導体装置の高耐圧化と小型化とを両立できる半導体装置を提供することにある。
本発明は、上記目的を達成するため、半導体基板の一方の主表面に形成された第１導電型の能動領域と、前記能動領域を取り囲むように前記主表面に形成された第２導電型の複数のガードリングと、前記複数のガードリングからなる領域を取り囲むように前記主表面に形成された第１導電型のチャネルストッパとを有し、
前記能動領域に接合する第１の電極と、前記複数のガードリングの個々に接合する複数の第２の電極と、前記チャネルストッパに接合する第３の電極とを有し、
前記能動領域と前記複数のガードリングの最内周のガードリングとに跨り前記主表面上に形成された絶縁膜と、前記複数のガードリング間に跨り前記主表面上に形成された絶縁膜と、前記複数のガードリングの最外周のガードリングと前記チャネルストッパとに跨り前記主表面上に形成された絶縁膜とを有する半導体装置であって、
前記能動領域と前記第１の電極との間に介在する第１のバリアメタル層と、前記複数のガードリングと前記複数の第２の電極との間に介在する第２のバリアメタル層と、前記チャネルストッパと前記第３の電極との間に介在する第３のバリアメタル層とを更に有し、
前記バリアメタル層は各々に間隔をあけて配設され、
前記複数のガードリングからなる領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部が前記接合する各電極の前記横断する方向における両側からはみ出していることを特徴とする半導体装置を提供する。
前記能動領域に接合する第１の電極と、前記複数のガードリングの個々に接合する複数の第２の電極と、前記チャネルストッパに接合する第３の電極とを有し、
前記能動領域と前記複数のガードリングの最内周のガードリングとに跨り前記主表面上に形成された絶縁膜と、前記複数のガードリング間に跨り前記主表面上に形成された絶縁膜と、前記複数のガードリングの最外周のガードリングと前記チャネルストッパとに跨り前記主表面上に形成された絶縁膜とを有する半導体装置であって、
前記能動領域と前記第１の電極との間に介在する第１のバリアメタル層と、前記複数のガードリングと前記複数の第２の電極との間に介在する第２のバリアメタル層と、前記チャネルストッパと前記第３の電極との間に介在する第３のバリアメタル層とを更に有し、
前記バリアメタル層は各々に間隔をあけて配設され、
前記複数のガードリングからなる領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部が前記接合する各電極の前記横断する方向における両側からはみ出していることを特徴とする半導体装置を提供する。
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置において、以下のような改良や変更を加えることができる。
（１）前記各バリアメタル層の一部がはみ出している量L1と前記第２の電極の厚さTとの関係が「T/4 ≦ L1 ≦ T」である。
（２）前記各バリアメタル層の前記間隔L2が「３μm ≦ L2 ≦ 20μm」である。
（３）前記第２の電極はAlもしくはAlにSiおよび/またはCuが添加された合金からなり、前記各バリアメタル層はMoSi2，TiW，TiNまたはTiのいずれかである。
（４）前記第２の電極の厚さTが３〜７μmであり、前記各バリアメタル層の厚さtが10〜700 nmである。
（１）前記各バリアメタル層の一部がはみ出している量L1と前記第２の電極の厚さTとの関係が「T/4 ≦ L1 ≦ T」である。
（２）前記各バリアメタル層の前記間隔L2が「３μm ≦ L2 ≦ 20μm」である。
（３）前記第２の電極はAlもしくはAlにSiおよび/またはCuが添加された合金からなり、前記各バリアメタル層はMoSi2，TiW，TiNまたはTiのいずれかである。
（４）前記第２の電極の厚さTが３〜７μmであり、前記各バリアメタル層の厚さtが10〜700 nmである。
本発明によれば、パワー半導体装置において高耐圧化と小型化とを両立させることができ、該半導体装置の低コスト化や電力機器の高効率化に貢献する半導体装置を提供することができる。
本発明は、パワー半導体装置におけるターミネーション領域の構造が該半導体装置の電気的耐圧性やその耐久性に与える影響に関する発明者らの精力的な調査・研究により完成したものである。
以下、図を参照しながら本発明に係る実施の形態を説明する。ただし、本発明はここで取り上げた実施の形態に限定されることはない。具体的には、本明細書における半導体装置はIGBTを例として説明するが、本発明はIGBT以外のパワー半導体装置（例えば、パワーMOSFETやダイオード）にも適用できる。なお、半導体装置の能動領域の構造は、従前のものを利用できることから図示や説明を省略する。また、図面中で同義の部分には同一の符号を付して重複する説明を省略する。
（半導体装置の構造）
図１は、本発明の実施形態に係る半導体装置の１例を示す部分縦断面模式図である。図１に示すように、本発明の実施形態に係る半導体装置100は、n−型の半導体基板１の一方の主表面（上面）に形成されたp型の能動領域２と、該能動領域２を取り囲むように前記主表面に形成されたp型のガードリング3a，3b，3c，3d，3eと、該複数のガードリング（3a，3b，3c，3d，3e）からなる領域を取り囲むように前記主表面に形成されたn＋型のチャネルストッパ４とを有している。能動領域２には上面主電極となる第１の電極５がオーミック接合され、各ガードリング3a，3b，3c，3d，3eにはフィールド電極となる第２の電極6a，6b，6c，6d，6eがオーミック接合され、チャネルストッパ４にはストッパ電極となる７がオーミック接合されている。また、能動領域２と最内周のガードリング3aとに跨るように前記主表面上に絶縁膜8aが形成され、各ガードリング3a，3b，3c，3d，3e間に跨るように前記主表面上に絶縁膜8b，8c，8d，8eが形成され、最外周のガードリング3eとチャネルストッパ４とに跨るように前記主表面上に絶縁膜8fが形成されている。
図１は、本発明の実施形態に係る半導体装置の１例を示す部分縦断面模式図である。図１に示すように、本発明の実施形態に係る半導体装置100は、n−型の半導体基板１の一方の主表面（上面）に形成されたp型の能動領域２と、該能動領域２を取り囲むように前記主表面に形成されたp型のガードリング3a，3b，3c，3d，3eと、該複数のガードリング（3a，3b，3c，3d，3e）からなる領域を取り囲むように前記主表面に形成されたn＋型のチャネルストッパ４とを有している。能動領域２には上面主電極となる第１の電極５がオーミック接合され、各ガードリング3a，3b，3c，3d，3eにはフィールド電極となる第２の電極6a，6b，6c，6d，6eがオーミック接合され、チャネルストッパ４にはストッパ電極となる７がオーミック接合されている。また、能動領域２と最内周のガードリング3aとに跨るように前記主表面上に絶縁膜8aが形成され、各ガードリング3a，3b，3c，3d，3e間に跨るように前記主表面上に絶縁膜8b，8c，8d，8eが形成され、最外周のガードリング3eとチャネルストッパ４とに跨るように前記主表面上に絶縁膜8fが形成されている。
さらに、能動領域２と第１の電極５との間に介在する第１のバリアメタル層51と、各ガードリング（3a，3b，3c，3d，3e）と各第２の電極（6a，6b，6c，6d，6e）との間にそれぞれ介在する第２のバリアメタル層61a，61b，61c，61d，61eと、チャネルストッパ４と第３の電極７との間に介在する第３のバリアメタル層71とを有している。各バリアメタル層（51，61a，61b，61c，61d，61e，71）は各々に間隔をあけて配設されている。また、ターミネーション領域を横断する方向において、各バリアメタル層（51，61a，61b，61c，61d，61e，71）の幅は接合する各電極（５，6a，6b，6c，6d，6e，７）の幅よりも広く、かつ各バリアメタル層（51，61a，61b，61c，61d，61e，71）の一部は各バリアメタル層がそれぞれ接合する各電極（５，6a，6b，6c，6d，6e，７）の横断方向における両側からはみ出している。なお、ターミネーション領域（または複数のガードリングからなる領域）を横断する方向とは、例えば、該半導体装置を上面から見た場合においてガードリングの接線に対して垂直な方向（すなわち、図４(ａ)中のＡ−Ａ線に沿った方向）と定義する。
半導体基板１の他方の主表面（下面）にはp＋型の半導体層９が形成されており、その外層には半導体層９とオーミック接合する下面主電極10が形成されている。なお、図１においてはn−型の半導体基板を用いた場合を説明したが、p−型の半導体基板を用いて他の導電型のp，nを全て逆にした構造としてももちろんよい。また、ガードリングが５本の場合を例示しているが、５本に限定されるものではなく耐圧設計に応じて適宜選択されるものである。
図２は、図１の部分拡大模式図である。前述したように、ターミネーション領域を横断する方向において、各バリアメタル層（図２では61a，61b）の幅は接合する各電極（図２では6a，6b）の幅よりも広く、かつ各バリアメタル層の一部は各バリアメタル層がそれぞれ接合する各電極の横断方向における両側からはみ出している。
このとき、図２に示すように、バリアメタル層の一部がはみ出している量をL1、第２の電極の厚さ（絶縁膜上に形成されたバリアメタル層の表面から第２の電極の頂上までの距離）をTとしたときに、L1とTとの関係が「T/4 ≦ L1 ≦ T」であることが好ましい。より好ましくは「T/3 ≦ L1 ≦ T」である。また、バリアメタル層の間隔（ターミネーション領域を横断する方向において隣接するバリアメタル層間の距離）をL2としたときに、L2が「３μm ≦ L2 ≦ 20μm」であることが好ましい。より好ましくは「T ≦ L2 ≦ 15μm」である。規定の詳細については後述する。
第１の電極乃至第３の電極は、その素材として従前のものを利用することができるが、Al（アルミニウム）もしくはAlにSi（ケイ素）および/またはCu（銅）が添加された合金を用いることは好ましい。また、バリアメタル層も、その素材として従前のものを利用することができるが、MoSi2（二珪化モリブデン），TiW（チタン・タングステン合金），TiN（窒化チタン）またはTi（チタン）を用いることは好ましい。
（半導体装置の製造方法）
本発明に係る半導体装置の製造方法は、結果として所望の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。以下、１例を挙げて本発明に係る半導体装置の製造方法を説明する。
本発明に係る半導体装置の製造方法は、結果として所望の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。以下、１例を挙げて本発明に係る半導体装置の製造方法を説明する。
はじめに、従前の方法に基づいて、n−型の半導体基板（図１における１）の一方の主表面（上面）にp型の能動領域（図１における２）とp型のガードリング（図１における3a〜3e）とn＋型のチャネルストッパ（図１における４）とを形成し、該半導体基板１の他方の主表面（下面）にp＋型の半導体層（図１における９）と下面主電極（図１における10）とを形成する。その後、該半導体基板１の主表面上に絶縁膜（図１における8a〜8f）を形成する。
図３は、本発明に係る半導体装置の製造プロセスの概略を表す部分縦断面模式図である。上述のように用意した半導体基板１に対し、図３(ａ)に示すように、半導体基板１の主表面上（図３(ａ)においてはガードリング3a，3bの表面上）および絶縁膜（図３(ａ)においては8a，8b，8c）の表面上にバリアメタル層となる薄膜61（例えば、MoSi2薄膜やTiW薄膜）を厚さ10〜700 nmで形成し、その薄膜61の上に第１乃至第３の電極となる金属層60（例えば、Al層）を厚さ３〜７μmで形成する。
次に、図３(ｂ)に示すように、ホトレジスト20によって第１乃至第３の電極となる金属層60上にパターニングする。このとき、ホトレジスト20の開口部20’の幅がバリアメタル層の間隔L2となるようにする。次に、図３(ｃ)に示すようにウェットエッチによって金属層60をエッチングし第１乃至第３の電極（図３(ｃ)においては第２の電極6a，6b）を形成する。このとき、ウェットエッチのオーバーエッチング量を制御することで開口部20’の投影よりも広く金属層60をエッチングする（言い換えると、各電極がホトレジスト20の投影よりも小さくなるようにエッチングする）。
次に、図３(ｄ)に示すように、ウェットエッチで使用したホトレジスト20をそのまま利用し、異方性ドライエッチによって薄膜61をエッチングして第１乃至第３のバリアメタル層（図３(ｄ)においては第２のバリアメタル層61a，61b）を分離形成する。各バリアメタル層は、薄膜61を異方性ドライエッチによってエッチングすることから、ホトレジスト20（または開口部20’）のパターンと同形状でエッチングすることができる。その後、ホトレジスト20を除去する。
上記のような製造方法によれば、バリアメタル層の一部が電極の横断方向における両側からはみ出している本発明に係る半導体装置を製造できるとともに、バリアメタル層の一部がはみ出している量L1とバリアメタル層の間隔L2とを個別に制御することができる。
（バリアメタル層の一部がはみ出している量L1とバリアメタル層の間隔L2の検討）
バリアメタル層の間隔L2は、少なくともパワー半導体装置に求められる絶縁耐圧を満たすように設定される必要がある。ガードリングの設計思想にも依存するが、一般的にガードリング幅の増大を抑えるように設計する場合、隣接するバリアメタル層の間には50 V以上の電位差が生じるため、ある程度以上の間隔が必要となる。一方、バリアメタル層の間隔L2を拡大していくと、電界を延ばし分散させるフィールドプレート効果（絶縁耐圧を向上させる効果と半導体層の表面準位に起因する周波数特性の劣化を改善する効果）が低下してくることが知られている。また、隣接するバリアメタル層の間にある絶縁膜の表面が汚染されたりすると（例えば、半導体装置の製造プロセス過程や実装プロセス過程などにおける汚染）、該汚染に起因して絶縁膜表面に電荷（界面電荷）が蓄電される場合があり、フィールドプレート効果が劣化する不具合が生じる。
バリアメタル層の間隔L2は、少なくともパワー半導体装置に求められる絶縁耐圧を満たすように設定される必要がある。ガードリングの設計思想にも依存するが、一般的にガードリング幅の増大を抑えるように設計する場合、隣接するバリアメタル層の間には50 V以上の電位差が生じるため、ある程度以上の間隔が必要となる。一方、バリアメタル層の間隔L2を拡大していくと、電界を延ばし分散させるフィールドプレート効果（絶縁耐圧を向上させる効果と半導体層の表面準位に起因する周波数特性の劣化を改善する効果）が低下してくることが知られている。また、隣接するバリアメタル層の間にある絶縁膜の表面が汚染されたりすると（例えば、半導体装置の製造プロセス過程や実装プロセス過程などにおける汚染）、該汚染に起因して絶縁膜表面に電荷（界面電荷）が蓄電される場合があり、フィールドプレート効果が劣化する不具合が生じる。
上記のような要求・課題を解決するために、本発明者らはシミュレーション解析と実証試験を行った。図５は、絶縁耐圧とバリアメタル層の間隔L2との関係を示すグラフである。図５に示したように、必要最小耐圧を確保するためには、少なくともL2を３μm以上とする必要があることが判った。また、フィールドプレート効果を必要最小限で維持するためには、L2を20μm以下とする必要があることが判った。さらに、界面電荷の影響を考慮すると（界面電荷による悪影響を抑制するためには）、L2を15μm以下とすることがより望ましいことが判った。
上記に加えて、本発明に係るパワー半導体装置を低コストで製造するためには、製造プロセスに起因した制約がある。前述したように、第１乃至第３の電極の厚さが数μmオーダと厚いことから、第１乃至第３の電極の形成には、コスト的な観点からウェットエッチングを利用することが望ましい。そして、ウェットエッチングにおけるオーバーエッチング量の制御が、バリアメタル層の一部がはみ出している量L1の制御となる。
量産的に安定して制御するためには、第２の電極の厚さTに対してバリアメタル層の一部がはみ出している量L1をT/4以上とすることが望ましい。より望ましくはT/3以上である。一方、L1が過大になると各電極（特に、フィールド電極とストッパ電極）の低電気抵抗化に対する阻害因子となるため、L1はT以下であることが望ましい。
加えて、第１乃至第３の電極を形成するためのウェットエッチングの際、エッチング液がホトレジストの開口部から制御性よく浸透・排出できるように、ホトレジストの開口部20’はT以下であることが望ましい。ホトレジストの開口部20’はバリアメタル層の間隔L2となることから、言い換えると、L2はT以上であることが望ましい。
100，200…パワー半導体装置、１…半導体基板、
２…能動領域、3a，3b，3c，3d，3e…ガードリング、４…チャネルストッパ、
５…第１の電極（上面主電極）、51…第１のバリアメタル層、
6a，6b，6c，6d，6e…第２の電極（フィールド電極）、
61a，61b，61c，61d，61e…第２のバリアメタル層、
７…第３の電極、71…第３のバリアメタル層、
8a，8b，8c，8d，8e，8f…絶縁膜、９…半導体層、10…下面主電極、
20…ホトレジスト、20’… 開口部、
60…第１乃至第３の電極となる金属層、61…バリアメタル層となる薄膜。
２…能動領域、3a，3b，3c，3d，3e…ガードリング、４…チャネルストッパ、
５…第１の電極（上面主電極）、51…第１のバリアメタル層、
6a，6b，6c，6d，6e…第２の電極（フィールド電極）、
61a，61b，61c，61d，61e…第２のバリアメタル層、
７…第３の電極、71…第３のバリアメタル層、
8a，8b，8c，8d，8e，8f…絶縁膜、９…半導体層、10…下面主電極、
20…ホトレジスト、20’… 開口部、
60…第１乃至第３の電極となる金属層、61…バリアメタル層となる薄膜。
Claims (5)
- 半導体基板の一方の主表面に形成された第１導電型の能動領域と、前記能動領域を取り囲むように前記主表面に形成された第２導電型の複数のガードリングと、前記複数のガードリングからなる領域を取り囲むように前記主表面に形成された第１導電型のチャネルストッパとを有し、
前記能動領域に接合する第１の電極と、前記複数のガードリングの個々に接合する複数の第２の電極と、前記チャネルストッパに接合する第３の電極とを有し、
前記能動領域と前記複数のガードリングの最内周のガードリングとに跨り前記主表面上に形成された絶縁膜と、前記複数のガードリング間に跨り前記主表面上に形成された絶縁膜と、前記複数のガードリングの最外周のガードリングと前記チャネルストッパとに跨り前記主表面上に形成された絶縁膜とを有する半導体装置であって、
前記能動領域と前記第１の電極との間に介在する第１のバリアメタル層と、前記複数のガードリングと前記複数の第２の電極との間に介在する第２のバリアメタル層と、前記チャネルストッパと前記第３の電極との間に介在する第３のバリアメタル層とを更に有し、
前記バリアメタル層は各々に間隔をあけて配設され、
前記複数のガードリングからなる領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部は前記各バリアメタル層がそれぞれ接合する前記各電極の前記横断する方向における両側からはみ出していることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記各バリアメタル層の一部がはみ出している量L1と前記第２の電極の厚さTとの関係が「T/4 ≦ L1 ≦ T」であることを特徴とする半導体装置。 - 請求項１または請求項２に記載の半導体装置において、
前記各バリアメタル層の前記間隔L2と前記第２の電極の厚さTとの関係が「３μm ≦ L2 ≦ 20μm」であることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか１項に記載の半導体装置において、
前記第２の電極はAlもしくはAlにSiおよび/またはCuが添加された合金からなり、前記各バリアメタル層はMoSi2，TiW，TiNまたはTiのいずれかであることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
前記第２の電極の厚さTが３〜７μmであり、前記各バリアメタル層の厚さtが10〜700 nmであることを特徴とする半導体装置。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104508826A (zh) * | 2012-05-30 | 2015-04-08 | 维西埃-硅化物公司 | 自适应电荷平衡的边缘终端 |
| CN104662667A (zh) * | 2012-11-29 | 2015-05-27 | 富士电机株式会社 | 半导体装置 |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| JP2017168602A (ja) * | 2016-03-15 | 2017-09-21 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10388740B2 (en) | 2016-03-14 | 2019-08-20 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method |
| EP3916803A1 (en) | 2020-05-25 | 2021-12-01 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and power conversion device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044414A (ja) * | 1999-08-04 | 2001-02-16 | Hitachi Ltd | 半導体装置 |
| JP2004158844A (ja) * | 2002-10-15 | 2004-06-03 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2006196775A (ja) * | 2005-01-14 | 2006-07-27 | Nippon Inter Electronics Corp | Ｊｂｓおよびその製造方法ならびにショットキーバリアダイオード |
-
2009
- 2009-04-13 JP JP2009097025A patent/JP5378045B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044414A (ja) * | 1999-08-04 | 2001-02-16 | Hitachi Ltd | 半導体装置 |
| JP2004158844A (ja) * | 2002-10-15 | 2004-06-03 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2006196775A (ja) * | 2005-01-14 | 2006-07-27 | Nippon Inter Electronics Corp | Ｊｂｓおよびその製造方法ならびにショットキーバリアダイオード |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9935193B2 (en) | 2012-02-09 | 2018-04-03 | Siliconix Technology C. V. | MOSFET termination trench |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| JP2015521387A (ja) * | 2012-05-30 | 2015-07-27 | ヴィシェイ−シリコニックス | 適応的電荷平衡エッジ終端 |
| CN104508826A (zh) * | 2012-05-30 | 2015-04-08 | 维西埃-硅化物公司 | 自适应电荷平衡的边缘终端 |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US10229988B2 (en) | 2012-05-30 | 2019-03-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| CN104662667A (zh) * | 2012-11-29 | 2015-05-27 | 富士电机株式会社 | 半导体装置 |
| EP2927961A1 (en) * | 2012-11-29 | 2015-10-07 | Fuji Electric Co., Ltd. | Semiconductor device |
| EP2927961A4 (en) * | 2012-11-29 | 2016-07-20 | Fuji Electric Co Ltd | SEMICONDUCTOR DEVICE |
| US10283587B2 (en) | 2014-06-23 | 2019-05-07 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10340377B2 (en) | 2014-08-19 | 2019-07-02 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US10388740B2 (en) | 2016-03-14 | 2019-08-20 | Fuji Electric Co., Ltd. | Semiconductor device and fabrication method |
| DE112017000081B4 (de) | 2016-03-14 | 2022-12-29 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Herstellungsverfahren |
| JP2017168602A (ja) * | 2016-03-15 | 2017-09-21 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| EP3916803A1 (en) | 2020-05-25 | 2021-12-01 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and power conversion device |
| TWI784540B (zh) * | 2020-05-25 | 2022-11-21 | 日商日立功率半導體股份有限公司 | 半導體裝置及電力轉換裝置 |
| US11942512B2 (en) | 2020-05-25 | 2024-03-26 | Hitachi Power Semiconductor Device, Ltd. | Semiconductor device and power conversion device |
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| Publication number | Publication date |
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