JP5601072B2

JP5601072B2 - 半導体装置

Info

Publication number: JP5601072B2
Application number: JP2010174255A
Authority: JP
Inventors: 昭夫岩渕; 宏憲青木
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2014-10-08
Anticipated expiration: 2030-08-03
Also published as: JP2012033837A

Description

本発明は、半導体装置に関し、特に、トランジスタ等の能動素子が配置されているアクティブ領域の上にボンディングパッドを備えた半導体装置に関するものである。

近年、種々の装置の小型化に伴い、それらの装置に組み込まれる半導体装置の小型化が求められている。特に、パワー半導体装置がスイッチング素子として利用されるスイッチング電源装置の高パワー密度化に伴い、シリコンに比べて高電圧、大電流をスイッチングできる化合物半導体装置の小型化が求められている。しかしながら、トランジスタ等の能動素子や集積回路が設けられるアクティブ領域をある程度小さくすることはできるが、トランジスタ等の能動素子や集積回路とパッケージや実装基板とをワイヤーボンディング等で接続するためのボンディングパッドは、アクティブ領域の周囲の領域に設けられており、ワイヤーボンディング等を行うために比較的大きな金属面が必要であるため、半導体装置全体としての小型化は、容易ではなかった。

これまで、半導体装置の小型化のためのボンディングパッドの配置として２通りの方法が考えられている。一つは、ボンディングパッドの一部を基板の裏側に設けるようにする方法（例えば、特許文献１参照）であり、もう一つは、ボンディングパッドの一部をアクティブ領域の上方に設けるようにする方法（例えば、特許文献２，３参照）である。

まず、ボンディングパッドの一部を基板の裏側に設けるようにする方法を説明する。この方法では、半導体装置は、導電性基板上に化合物半導体層が形成された構造を有している。そして、ボンディングパッドの数を減らしチップを小型化するために、化合物半導体層を貫通して導電性基板に到達する溝が形成されている。さらに、溝の内部には化合物半導体層のソース領域と導電性基板とに接続されるソース電極と、ソース電極とソース領域以外の化合物半導体層とを絶縁する絶縁層とが形成されている。このような構造を有する半導体装置によれば、導電性基板の裏面に裏面電極を形成することにより、その裏面電極をソース電極のボンディングパッドとして利用することができるため、半導体装置を小型化することができる。

次に、ボンディングパッドの一部をアクティブ領域の上方に設けるようにする方法を説明する。この方法では、半導体装置は、アクティブ領域とアクティブ領域を分離する第１の絶縁層を形成する半導体基板と、アクティブ領域と第１の絶縁層を含む半導体基板上に形成される第２の絶縁層と、第２の絶縁層上に形成される配線層と、第２の絶縁層上および配線層上に形成される第３の絶縁層と、アクティブ領域と配線層を電気的に接続する導通ビアと、第１の絶縁層上または半導体基板上の第２の絶縁層までに形成される１または２以上の第１の強度補強用ビアと、アクティブ領域上に形成されたパッシベーション層とボンディングパッドとを有している。この半導体装置では、アクティブ領域上にボンディングパッドを配置する構造とすることにより、ボンディングパッド分の面積を削減し小型化を図ることができる。

特開２００９−１２４００２号公報特開２００５−１６６９５９号公報特開２００６−５２０２号公報

従来のボンディングパッドの一部を基板の裏側に設ける構造を利用した半導体装置では、化合物半導体層を貫通して導電性基板に到達する溝の内部に形成された絶縁層の一部をエッチングしてソース電極を形成する必要がある。そのとき、絶縁層のドライエッチング（ＲＩＥ）が必須の工程であるが、絶縁層のドライエッチングを精度良く行うことが困難であり、精度良くエッチングができない場合は、半導体装置の特性劣化を引き起こす懸念がある。すなわち、ドライエッチングによる絶縁層のエッチング量が不足していれば、化合物半導体層のソース領域とソース電極の間に絶縁層の一部が残ることでソース電極の接触抵抗が増大してしまうという問題点がある。また、ドライエッチングによる絶縁層のエッチング量が過剰であれば、化合物半導体層の表面にエッチングダメージが生じ、チャネル抵抗の増大や電流コラプスの発生を引き起こしてしまうという問題点がある。

また、従来のボンディングパッドの一部をアクティブ領域の上方に設ける構造を利用した半導体装置では、上方に設けられたボンディングパッドの電位変化により、下方に存在するアクティブ領域の半導体層が影響を受けてしまい、半導体装置の特性が変化してしまうという問題点がある。

本発明の目的は、上記の課題に鑑み、作製プロセスに起因する特性劣化を生ぜず、ボンディングパッドの電位変化による特性変化を受け難い小型化した半導体装置を提供することにある。

本発明に係る半導体装置は、上記の目的を達成するため、次のように構成される。

第１の半導体装置（請求項１に対応）は、第１及び第２の主電極を有する半導体素子が形成されたアクティブ領域を覆う第１の絶縁層と、第１の絶縁層上に形成された、互いに平面視において離間する複数のフローティング導体と、第１の絶縁層上およびフローティング導体上に形成される第２の絶縁層と、を具備し、アクティブ領域内における第２の絶縁層上に、第１の主電極と電気的に接続された第１のボンディングパッドと、第２の主電極と電気的に接続された第２のボンディングパッドと、が設けられ、平面視において、複数のフローティング導体は、第１のボンディングパッドが形成された領域の直下から第２のボンディングパッドが形成された領域の直下の間において延伸して形成されたことを特徴とする。
第２の半導体装置（請求項２に対応）は、上記の構成において、好ましくは、第２の絶縁層上に形成される配線層と、第２の絶縁層上および配線層上に形成される第３の絶縁層と、を具備し、第１、第２のボンディングパッドは、第３の絶縁層上に形成され、それぞれ第１、第２の導通ビアを介して第１、第２の主電極に接続されたことを特徴とする。
第３の半導体装置（請求項３に対応）は、上記の構成において、好ましくは、配線層が、第１の主電極に接続する第１の配線層と第２の主電極に接続する第２の配線層とを有することを特徴とする。
第４の半導体装置（請求項４に対応）は、上記の構成において、好ましくは、第１の配線層が、平面形状が第１の導通ビアに近づくに従って幅広になる形状を有し、第２の配線層が、平面形状が第２の導通ビアに近づくに従って幅広になる形状を有することを特徴とする。
第５の半導体装置（請求項５に対応）は、上記の構成において、好ましくは、フローティング導体が、第１の絶縁層上において所定の間隔で配置された複数の導体片からなることを特徴とする。
第６の半導体装置（請求項６に対応）は、上記の構成において、好ましくは、フローティング導体が、複数の導体片からなる第１のフローティング導体と、膜厚方向で絶縁層を介して第１のフローティング導体と対向するように形成されかつ複数の導体片からなる第２のフローティング導体と、から構成されることを特徴とする。
第７の半導体装置（請求項７に対応）は、上記の構成において、好ましくは、第１の主電極が、第２の主電極に向かって延伸する第１のフィールドプレートを備え、第２の主電極が、第１の主電極に向かって延伸する第２のフィールドプレートを備え、複数の導体片が、第１のフィールドプレートと第２のフィールドプレートとの間に形成されることを特徴とする。

本発明によれば、作製プロセスに起因する特性劣化を生ぜず、ボンディングパッドの電位変化による特性変化を受け難い半導体装置を提供することができる。

本発明の第１実施形態に係る半導体装置の平面図である。図１のＡ−Ａ断面図である。図１のＢ−Ｂ断面図である。図２と図３で示す第３層Ｌ３の平面図である。図２と図３で示す第２層Ｌ２の平面図である。本発明の第２実施形態に係る半導体装置の断面図である。本発明の第３実施形態に係る半導体装置の断面図である。

以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。

図１は、本発明の第１実施形態に係る半導体装置の平面図であり、図２は、図１のＡ−Ａ断面図であり、図３は、図１のＢ−Ｂ断面図である。また、図４は、図２と図３で示す第３層Ｌ３の平面図であり、図５は、図２と図３で示す第２層Ｌ２の平面図である。

半導体装置１０は、図示しない基板上に設けられたアクティブ領域１２と、アクティブ領域１２を覆う第１の絶縁層１３と、第１の絶縁層１３上に形成されるフローティング導体１４と、第１の絶縁層１３上およびフローティング導体１４上に形成される第２の絶縁層１５と、第２の絶縁層１５上に形成される配線層１６と、第２の絶縁層１５上および配線層１６上に形成される第３の絶縁層１７と、第３の絶縁層１７上に形成されたボンディングパッド１８と、アクティブ領域１２と配線層１６とボンディングパッド１８を電気的に接続する導通ビア１９，２０と、を有している。

アクティブ領域１２は、図示しない基板上に積層されたキャリア走行層１１ａ及びキャリア供給層１１ｂとソース電極２１とドレイン電極２２とゲート電極２３を有するトランジスタＴ１が形成された領域である。トランジスタＴ１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）または窒化インジウム（ＩｎＮ）等のＩＩＩ族窒化物半導体系の化合物半導体から成るトランジスタである。ソース電極２１とドレイン電極２２に用いる金属として、例えば、チタン、アルミニウム、金、またはニッケルの合金を含むがこれらの制限されない異なる材料を用いることができる。ゲート電極２３に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料を用いることができる。

第１の絶縁層１３と第２の絶縁層１５と第３の絶縁層１７には、誘電率が小さいＳｉＯ_２やＳｉＮまたはポリイミド等の絶縁体が用いられる。第２の絶縁層１５の厚さは、第２層Ｌ２のフィールドプレート３２，３３およびフローティング導体１４と第３層Ｌ３の配線層１６との静電容量を下げるために、厚くする必要がある。例えば、第２の絶縁層１５の厚さは、１μｍ以上の厚さにし、好ましくは２μｍの厚さにする。また、第３の絶縁層１７の厚さは、上部にボンディングパッド１８が形成されるため、機械的強度を考慮して、厚くする。例えば、１μｍ〜３μｍとし、好ましくは３μｍとする。特に、アクティブ領域１２に形成されるトランジスタＴ１が窒化物半導体系の化合物半導体トランジスタである場合、４００Ｖ以上の高耐圧を得ることが必要なことを考慮して、各絶縁層の厚さが決定される。

配線層１６は、図４に示すように、ソース配線２４とドレイン配線２５を備えている。ソース配線２４とドレイン配線２５に用いる金属は、アルミニウム、銅またはチタン等である。ソース配線２４とドレイン配線２５は、平面形状がボンディングパッド１８に電気的に接続する導通ビア２０に近づくに従って連続的または段階的に幅広になる形状を有する。これにより、ボンディングパッド１８に電気的に接続する導通ビア２０付近における電流集中およびそれに伴う電圧降下を抑制することができる。

ボンディングパッド１８は、図１に示すように、ソースパッド２６とドレインパッド２７を備えている。ソースパッド２６とドレインパッド２７に用いる金属は、アルミニウム、銅またはチタン等である。ボンディングパッド１８の厚さは、機械的強度を得るために十分厚いものとし、例えば、５μｍの厚さとする。

ソース電極２１とソース配線２４は、ソース電極ソース配線導通ビア２８によって電気的に接続されている。ドレイン電極２２とドレイン配線２５は、ドレイン電極ドレイン配線導通ビア２９によって電気的に接続されている。ソース配線２４とソースパッド２６は、ソース配線ソースパッド導通ビア３０によって電気的に接続されている。ドレイン配線２５とドレインパッド２７は、ドレイン配線ドレインパッド導通ビア３１によって電気的に接続されている。これらの導通ビアは、絶縁層を貫通する孔にアルミニウム、銅またはチタン等の金属を埋め込むことによって形成されている。

また、ソース電極２１は、図５に示すように、アルミニウム、銅またはチタン等の金属からなるソースフィールドプレート３２と接続され、ドレイン電極２２は、アルミニウム、銅またはチタン等の金属からなるドレインフィールドプレート３３と接続されている。フローティング導体１４は、ソースフィールドプレート３２とドレインフィールドプレート３３の間に形成され、同一平面上に所定の間隔で配置された複数のアルミニウム、銅またはチタン等の金属からなる導体片１４ａからなる。このフローティング導体１４により、ボンディングパッド１８の電位変化によるアクティブ領域１２に設けられたトランジスタへの影響を低減することができる。

上記のような構造を有する半導体装置１０では、図１〜図３に示すように、アクティブ領域１２の上方にソース電極２１およびドレイン電極２２を引き出すボンディングパッド１８を形成する（これらのボンディングパッドをアクティブパッドと言う）。これにより、従来のようなアクティブ領域１２の周囲への比較的大きいソースパッドおよびドレインパッドを形成するスペースが不要になり、従来の構造よりも半導体装置を小型化できる。また、上記のような構造は、周知の多層配線技術により構成でき、複雑なプロセスを必要としないため、電気的特性の劣化を防止することができる。

また、フローティング導体１４を形成することで、ボンディングパッド１８の下方のアクティブ領域１２に形成される化合物半導体層に電荷の影響を及ぼすことを緩和できる。従って、ボンディングパッドの電位による電界の偏りの影響や外来イオンの影響による耐圧劣化、電流コラプス発生を抑制することができる。

さらに、ソース配線２４とドレイン配線２５を、ボンディングパッド１８に電気的に接続する導通ビア２０に近づくに従って幅広にすることで、導通ビア２０付近における電流集中を緩和することができる。

次に、本発明の第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置３９では、図６に示すように、フローティング導体４０は、２層構造を有し、同一平面上に所定の間隔で配置された複数の第１の導体片４０ａと、第１の導体片４０ａの間隔に設けられた第２の導体片４０ｂからなる。それ以外は、第１実施形態と同様であるため、同一の構成要素には、同一の符号を付し、説明を省略する。

第１及び第２の導体片４０ａ，４０ｂは、第１の実施形態における導体片１４ａと同様に、アルミニウム、銅またはチタン等の金属から成る。第１及び第２の導体片４０ａ，４０ｂは、平面的に見て、互いに重なる部分を有するようにパターニングされる。また、このとき、第１及び第２の導体片４０ａ，４０ｂの間の絶縁層に誘電率の高い絶縁体、例えばＴａ_２Ｏ_５等を用いることにより、フローティング導体４０の結合容量を増やし高耐圧化を図ることができ、よりフローティング導体４０の効果を高めることができるようになる。

以上のように、本実施形態によれば、作製プロセスに起因する特性劣化を生ぜず、ボンディングパッドの電位変化による特性変化を受け難い小型化した半導体装置を提供することができる。

次に、本発明の第３実施形態に係る半導体装置を説明する。第３実施形態に係る半導体装置５０では、図７に示すようにフローティング導体５１は、３層構造を有し、第１の同一平面上に所定の間隔で配置された複数の第１の導体片５１ａと、間隔に設けられた複数の第２の導体片５１ｂと、第１の同一平面とは別の第２の同一平面上に配置された複数の第３の導体片５１ｃからなること以外は、第１または第２実施形態で説明した半導体装置と同様である。そのため、第１実施形態と同一である構成要素には、同一の符号を付し、説明を省略する。

第１、第２及び第３の導体片５１ａ，５１ｂ，５１ｃは、第１の実施形態における導体片１４ａと同様に、アルミニウム、銅またはチタン等の金属から成る。第１、第２及び第３の導体片５１ａ，５１ｂ，５１ｃは、平面的に見て、互いに重なる部分を有するようにパターニングされる。さらに、このとき、第１、第２、及び第３の導体片５１ａ，５１ｂ，５１ｃの間の絶縁層に誘電率の高い絶縁体、例えばＴａ_２Ｏ_５等を用いることができる。

以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。また、実施例同士を組み合わせても良い。

本発明に係る半導体装置は、高周波・高耐圧動作の電力素子としての半導体装置等に利用される。

１０半導体装置
１１基板
１２アクティブ領域
１３第１の絶縁層
１４フローティング導体
１５第２の絶縁層
１６配線層
１７第３の絶縁層
１８ボンディングパッド
１９導通ビア
２０導通ビア
２１ソース電極
２２ドレイン電極
２３ゲート電極
２４ソース配線
２５ドレイン配線
２６ソースパッド
２７ドレインパッド
２８ソース電極ソース配線導通ビア
２９ドレイン電極ドレイン配線導通ビア
３０ソース配線ソースパッド導通ビア
３１ドレイン配線ドレインパッド導通ビア
３２ソースフィールドプレート
３３ドレインフィールドプレート

Claims

第１及び第２の主電極を有する半導体素子が形成されたアクティブ領域を覆う第１の絶縁層と、
前記第１の絶縁層上に形成された、互いに平面視において離間する複数のフローティング導体と、
前記第１の絶縁層上および前記フローティング導体上に形成される第２の絶縁層と、を具備し、
前記アクティブ領域内における前記第２の絶縁層上に、
前記第１の主電極と電気的に接続された第１のボンディングパッドと、
前記第２の主電極と電気的に接続された第２のボンディングパッドと、
が設けられ、
平面視において、複数の前記フローティング導体は、前記第１のボンディングパッドが形成された領域の直下から前記第２のボンディングパッドが形成された領域の直下の間において延伸して形成されたことを特徴とする半導体装置
前記第２の絶縁層上に形成される配線層と、
前記第２の絶縁層上および前記配線層上に形成される第３の絶縁層と、を具備し、
前記第１、前記第２のボンディングパッドは、前記第３の絶縁層上に形成され、それぞれ第１、第２の導通ビアを介して第１、第２の主電極に接続されたことを特徴とする請求項１記載の半導体装置。
前記配線層は、前記第１の主電極に接続する第１の配線層と前記第２の主電極に接続する第２の配線層とを有することを特徴とする請求項２記載の半導体装置。
前記第１の配線層は、平面形状が前記第１の導通ビアに近づくに従って幅広になる形状を有し、
前記第２の配線層は、平面形状が前記第２の導通ビアに近づくに従って幅広になる形状を有することを特徴とする請求項３に記載の半導体装置。
前記フローティング導体は、前記第１の絶縁層上において所定の間隔で配置された複数の導体片からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
前記フローティング導体は、複数の導体片からなる第１のフローティング導体と、膜厚方向で絶縁層を介して前記第１のフローティング導体と対向するように形成されかつ複数の導体片からなる第２のフローティング導体と、から構成されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
前記第１の主電極は、前記第２の主電極に向かって延伸する第１のフィールドプレートを備え、
前記第２の主電極は、前記第１の主電極に向かって延伸する第２のフィールドプレートを備え、
前記複数の導体片は、前記第１のフィールドプレートと前記第２のフィールドプレートとの間に形成されることを特徴とする請求項５又は６に記載の半導体装置。