JP2007250965A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】
高速動作が可能であるとともに、耐性や強度を向上できる半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、半導体基板110上に形成された保護素子151と、半導体基板110の上方に、低誘電率膜を含む絶縁膜により離間した金属配線から構成される複数の配線層と、を備え、複数の配線層のうち第2配線層の金属配線102と第1配線層の金属配線101は、半導体基板110上の他の領域から保護素子151と電気的に接続される領域まで重なって配置されているものである。
【選択図】 図2
高速動作が可能であるとともに、耐性や強度を向上できる半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、半導体基板110上に形成された保護素子151と、半導体基板110の上方に、低誘電率膜を含む絶縁膜により離間した金属配線から構成される複数の配線層と、を備え、複数の配線層のうち第2配線層の金属配線102と第1配線層の金属配線101は、半導体基板110上の他の領域から保護素子151と電気的に接続される領域まで重なって配置されているものである。
【選択図】 図2
Description
本発明は、半導体集積回路装置に関し、特に、絶縁膜に低誘電率膜を用いた多数配線構造を有する半導体集積回路装置に関する。
近年、MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)を有するLSI(MOSLSI)では、MOSFET等の素子の微細化とともに、配線の微細化・多層化が進んでおり、さらなるアクセス速度の向上が望まれている。そのため、配線層に低抵抗の材料を用いたり、配線層間の絶縁膜に誘電率の低い低誘電率膜(Low−k膜)が利用されるようになってきた。
図10及び図11は、絶縁膜に低誘電率膜を有する従来の半導体集積回路装置の例であり、従来の半導体集積回路装置における入出力パッド及び保護素子近傍の構成を示している。図10は従来の半導体集積回路装置900の平面図であり、図11は図10の断面図である。
図に示されるように、従来の半導体集積回路装置900では、半導体基板910上に拡散層911,912,ゲート電極913を有する保護素子951と、入出力パッド952とが形成され、互いに電気的に接続されている。
半導体基板910の上には、N層の配線層とN層の絶縁膜とが積層して形成されている。第1配線層(半導体基板上から1層目の配線層)〜第N配線層(半導体基板上からN層目の配線層)には、それぞれ金属配線901〜905が形成されている。最上層の金属配線905は、半導体集積回路装置900の表面から露出して入出力パッド952を構成している。入出力パッド952の下では、金属配線905から最下層の金属配線901まで、複数のプラグコンタクト921によって電気的に接続されている。
金属配線901は、入出力パッド952と重なる領域から保護素子951の拡散層911と重なる領域まで延伸し、プラグコンタクト922を介して拡散層911に接続されている。第1配線層には、金属配線901から離間して金属配線901'が形成され、金属配線901'はプラグコンタクト922を介して拡散層912に接続されている。
従来の半導体集積回路装置900では、例えば、第1絶縁膜(半導体基板上から1層目の絶縁膜)〜第N絶縁膜(半導体基板上からN層目の絶縁膜)のいずれかを低誘電率膜とすることで、入出力パッドと保護素子間の配線容量を低減させている。
図12は、絶縁膜に低誘電率を有する従来の半導体集積回路装置の他の例であり、従来の半導体集積回路装置における電源配線近傍の構成を示している。図12(a)は従来の半導体集積回路装置800の平面図であり、図12(b)は図12(a)の断面図である。
図に示されるように、半導体集積回路装置800は、Vcc配線801とGND配線802と有している。Vcc配線801とGND配線802は、半導体集積回路装置800の上方から平面的に見て、平行に延在しており、半導体集積回路装置800の断面から見て、同じ配線層(第k配線層)に隣り合って形成されている。
しかしながら、従来の半導体集積回路装置では、低誘電率膜を使用したときに、種々の問題が生じる(例えば、非特許文献1や特許文献2,3参照)。
非特許文献1には、周囲の絶縁膜が低誘電率膜である配線にESD(Electro Static Discharge:静電気放電)電流を流したとき、絶縁膜がSiO2膜の場合よりも、破壊耐量(ESD耐性)が悪いことが示されている。特許文献1には、低誘電率膜の上下を挟んだ配線間の絶縁耐性(TDDB:酸化膜経時破壊)が、SiO2膜を挟んだ配線よりも悪いことが示されており、誘電率とTDDB寿命の関係も示されている。特許文献2には、低誘電率膜を絶縁膜として用いたときの機械的強度の問題点として、ボンディングパッド下の低誘電率膜がボンディング時の応力や衝撃によってクラックを生じる問題が示されている。
S.Voldman et al.,"High−Current Characterization of Dual−Damascene Copper Interconnects In SiO2− and Low−k Interlevel Dielectrics for Advanced CMOS Semiconductor Technologies",IEEE International Reliability Physics Symposium,1999,pp144−153 特開2005−129902号公報
特開2005−223245号公報
S.Voldman et al.,"High−Current Characterization of Dual−Damascene Copper Interconnects In SiO2− and Low−k Interlevel Dielectrics for Advanced CMOS Semiconductor Technologies",IEEE International Reliability Physics Symposium,1999,pp144−153
このように、従来の半導体集積回路装置では、高速動作を図るために絶縁膜に低誘電率膜を用いると、破壊耐量、絶縁耐性、機械的強度が低いという問題点があった。
上記の非特許文献1及び特許文献1,2に記載された技術では、この問題点を十分に解決することができない。例えば、非特許文献1では、低誘電率膜を用いたCu配線の幅の設計基準のみが示されている。特許文献1では、TDDB耐性の向上をプロセス面や構造面から述べているが、TDDB耐性における電界強度についてレイアウトとの関係は言及されていない。特許文献2では、パッド下に設けられたESD保護素子について言及されているが、ESD保護素子の動作時における当該配線に流れる電流と低誘電率膜の関係については何ら言及されていない。
本発明にかかる半導体集積回路装置は、3層以上の金属配線を有し、少なくとも2層の前記金属配線間の層間絶縁膜または少なくともいずれか1層の金属配線の絶縁膜が低誘電率膜である半導体集積回路装置であって、外部端子に電気的に接続される前記金属配線のうち2層または前記金属配線の絶縁膜が低誘電率膜である金属配線の上下いずれかの金属配線とは略上下に平行配置され、静電気保護素子拡散領域方向に延伸してプラグコンタクトを介して前記静電気保護素子拡散層に接続されているものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、複数の配線層を略上下に平行配置することによりESD耐性を向上することができる。
本発明にかかる半導体集積回路装置は、半導体基板上に形成された静電気保護素子と、前記半導体基板の上方に複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、前記複数の配線層のうち2層以上の金属配線層は、前記半導体基板上の所定の領域から前記静電気保護素子と電気的に接続される領域まで重なって配置されているものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、複数の配線層を重ねて配置することによりESD耐性を向上することができる。
本発明にかかる半導体集積回路装置は、半導体基板の上方に、複数の金属配線層と低誘電率膜を含む複数の層間絶縁膜を備え、前記複数の金属配線層のうち、低誘電率膜を含む2層間以上の絶縁膜によって離間した上層金属配線層と下層金属配線層とは、それぞれの金属配線が垂直方向で重ならないように配置され、前記下層金属配線層の上部に接する前記絶縁膜もしくは前記上層金属配線層の下部に接する前記絶縁膜のいずれかは、低誘電率膜よりも誘電率が高い非低誘電率膜のものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、複数の配線層を2層以上離間して配置することによりTDDB耐性を向上することができる。
本発明にかかる半導体集積回路装置は、半導体基板上に形成されたMOSFETと、前記MOSFETの上方に、複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、前記複数の金属配線層のうち最下層金属配線層と最上層金属配線層のいずれかは、前記MOSFETのソース拡散層に接続される領域に重なって配置され、前記複数の金属配線層のうち最下層より上層の金属配線層と最上層より下層の金属配線層のいずれかは、前記MOSFETのドレイン拡散層に接続される領域に重なって配置されているものである。この半導体集積回路装置によれば、絶縁膜に低誘電率膜を用いることにより高速動作が可能であり、最上層もしくは最下層の配線層をMOSFETの拡散層に接続することによりTDDB耐性を向上することができる。
本発明によれば、高速動作が可能であるとともに、金属配線のESD耐性や配線層間絶縁膜のTDDB耐性、機械的強度を向上できる半導体集積回路装置を提供することができる。
発明の実施の形態1.
まず、本発明の実施の形態1にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、保護素子に向かって延伸する金属配線を複数の配線層に形成することを特徴としている。
まず、本発明の実施の形態1にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、保護素子に向かって延伸する金属配線を複数の配線層に形成することを特徴としている。
図1及び図2を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図1及び図2は、半導体集積回路装置100における入出力パッド及び保護素子近傍の構成を示している。図1は半導体集積回路装置100の平面図であり、図2は図1の断面図である。
図に示されるように、半導体集積回路装置100では、半導体基板110上に保護素子151と入出力パッド152が形成され、互いに接続されている。入出力パッド152は、ボンディング等により外部のワイヤ等と電気的に接続される外部端子である。
保護素子151は、入出力パッド152から入力されるESD電流による半導体集積回路装置の破壊を保護するESD保護素子である。すなわち、保護素子151は、入出力パッド152から電源電位、接地電位、又はその他の入出力信号が供給される静電気保護素子である。保護素子151は、MOSFET構造の素子であり、半導体基板110の表面に形成された拡散層111,112と、拡散層111,112に挟まれる領域の半導体基板110上に形成されたゲート電極113を有している。例えば、半導体基板110は、P型半導体基板もしくはP型ウェルであり、拡散層111,112は、N+型拡散層である。尚、保護素子151は、MOSFETに限らず、ダイオードなどその他の半導体素子でもよい。
半導体基板110の上方には、配線層と絶縁膜が繰り返し積層され、N層の配線層とN層の絶縁膜が形成されている。多層配線構造を構成する各配線層は、それぞれCMP(Chemical Mechanical Polishing)プロセスにより平坦化された絶縁膜上に形成されている。配線層は、各絶縁膜により離間した金属配線から構成されている。
ゲート電極113の上方に位置する(ゲート電極113の後工程で作成される)第1配線層(半導体基板上から1層目の配線層:最下層配線層)〜第N配線層(半導体基板上からN層目の配線層:最上層配線層)には、それぞれ金属配線101〜105が形成されている。最上層の金属配線105は、半導体集積回路装置100の表面から露出しており、その露出部分が入出力パッド152を構成している。尚、金属配線105の上にさらに、入出力パッド用の配線層を設けてもよい。
入出力パッド152の下では、金属配線105から最下層の金属配線101まで、貫通する複数のプラグコンタクト121が形成され、プラグコンタクト121によって金属配線105から金属配線101がそれぞれ電気的に接続されている。プラグコンタクト121は、入出力パッド152の上面から見て格子状に複数形成されている。これにより、ボンディングやプロービング時の衝撃を低減し、クラックの発生を防止することができる。
金属配線(下層金属配線)101は、入出力パッド152と重なる領域(電気的に接続される領域)から保護素子151の拡散層111と重なる領域(電気的に接続される領域)まで延伸している。金属配線101は、プラグコンタクト122を介して拡散層111に接続されている。第1配線層には、金属配線101から離間して金属配線101'が形成され、金属配線101'はプラグコンタクト122を介して拡散層112に接続されている。
本実施形態では、金属配線(上層金属配線)102も、金属配線101と同様に、入出力パッド152と重なる領域から保護素子151と重なる領域まで延伸している。金属配線102と金属配線101は、ほぼ同じ形状であり、保護素子151へ向かって同じ方向に、すなわち半導体集積回路装置の断面から見て略平行に延伸して配置されている。尚、金属配線101もしくは金属配線102を拡散層112と重なる領域まで延伸させて拡散層112と接続してもよい。
金属配線102と金属配線101は、保護素子151の拡散層111近傍で、プラグコンタクト121を介して接続されている。例えば、この保護素子151近傍のプラグコンタクト121は、入出力パッド152下と同様に格子状に複数形成されている。
半導体集積回路装置100では、例えば、第1絶縁膜(半導体基板上から1層目の絶縁膜:最下層絶縁膜)〜第N絶縁膜(半導体基板上からN層目の絶縁膜:最上層絶縁膜)のいずれかを低誘電率膜とすることで、配線間容量を低減することができる。低誘電率膜は、SiO2膜よりも小さい誘電率を有する絶縁膜であり、例えばHSQ(ハイドロゲン・シルセスキオキサン:hydrogen silsequioxane)やフッ素化酸化シリコン(SiOF)、ポーラスポリマー(porous polymer)などである。
本実施形態では、半導体基板110の直上の第1絶縁膜はSiO2膜(非低誘電率膜)であり、金属配線101と金属配線102間の第2絶縁膜は低誘電率膜もしくはSiO2膜であり、金属配線102より上の絶縁膜は全て低誘電率膜である。金属配線間の容量成分を低減するため、金属配線102上の絶縁膜(第3絶縁膜)から最上層の第N絶縁膜のうち、少なくとも約半数以上が低誘電率膜であることが好ましい。
尚、図1及び図2では、最下層の第1配線層の金属配線101と第2配線層の金属配線102が延伸配置されている例を示したが、この組み合わせに限るものではない。保護素子151の拡散層111方向に延伸してプラグコンタクト122を介して拡散層111に接続されるk(kは1〜N−1)層目の金属配線とm(mは2〜N)層目の金属配線が略平行に配置され、k層目の金属配線の上下の層間絶縁膜は少なくともどちらかは非低誘電率膜であり、m層目の金属配線の上下の層間絶縁膜は少なくともどちらかは低誘電率膜であればよい。
例えば、図3や図4のように、延伸配置する金属配線を組み合わせてもよい。図3は、第2配線層の金属配線102と第N−1配線層の金属配線104を平行に延伸配置した例である。金属配線104と金属配線102は、保護素子151の拡散層111近傍で、プラグコンタクト121を介して接続されている。図3では、金属配線102の下の第2絶縁膜は低誘電率膜もしくはSiO2膜であり、金属配線102と金属配線104の間の絶縁膜は低誘電率膜であり、金属配線104より上の第N絶縁膜はSiO2膜である。
図4は、第1配線層の金属配線101、第2配線層の金属配線102、第N−1配線層の金属配線104の3つの金属配線を平行に延伸配置した例である。金属配線101と金属配線102、金属配線104は、保護素子151の拡散層111近傍で、プラグコンタクト121を介して接続されている。図4では、金属配線101と金属配線102の間の第2絶縁膜は低誘電率膜もしくはSiO2膜であり、金属配線102と金属配線104の間の絶縁膜は低誘電率膜であり、金属配線104より上の第N絶縁膜はSiO2膜である。
このように、低誘電率膜の層間絶縁膜を有していても2層の金属配線を平行に延伸配置することで金属配線の電流密度を下げることになり、ESD電流が流れたときの金属配線の溶断を防止することができる。
また、入出力パッド下から2つ金属配線を延伸させるとともに、プラグコンタクトを格子状に形成することで機械的強度を向上することができる。
発明の実施の形態2.
次に、本発明の実施の形態2にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、延伸する2つの電源配線を異なる配線層に形成することを特徴としている。
次に、本発明の実施の形態2にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、延伸する2つの電源配線を異なる配線層に形成することを特徴としている。
図5を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図5は、半導体集積回路装置200における、電源配線近傍の構成を示している。図5(a)は半導体集積回路装置200の平面図であり、図5(b)は図5(a)の断面図である。
半導体集積回路装置200は、電源電位を供給するVcc配線201と接地電位を供給するGND配線202と有している。Vcc配線201とGND配線202は、半導体集積回路装置200の上方から平面的に見て、対向して平行に延在している。例えば、Vcc配線201とGND配線202は、対向する端部の長さが、周辺回路簿ロックの長さよりも長い。本実施形態では、Vcc配線201とGND配線202は、半導体集積回路装置200の断面から見て、異なる配線層に形成されている。つまり、Vcc配線201は第k+3配線層に形成された上層金属配線であり、GND配線202は第k配線層に形成された下層金属配線である。Vcc配線201とGND配線202は、少なくとも2層間以上の絶縁膜を介して離間している。尚、Vcc配線201とGND配線202のいずれかを、電源電位から接地電位まで変化する信号配線としてもよい。
例えば、Vcc配線201に近い第k+2絶縁膜は、低誘電率膜であり、GND配線202に近い第k+1絶縁膜は、非低誘電率膜のSiO2膜である。信号配線(不図示)の配線間容量を低減するために、少なくとも、Vcc配線201とGND配線202の間の2層間絶縁膜のうち、一方の絶縁膜が低誘電率膜であり、他方の絶縁膜が非低誘電率膜であることが好ましい。
このように、2つの金属配線のうち、一方の金属配線の周囲の絶縁膜を低誘電率膜、他方の金属配線の周囲の絶縁膜を非低誘電率膜とすることによって、両配線間の電界強度が下がるため、TDDB耐性を向上することができる。すなわち、低誘電率膜を使用する半導体集積回路装置であってもTDDB寿命が短くならない。
発明の実施の形態3.
次に、本発明の実施の形態3にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、MOSFETのソース電位配線とドレイン電位配線を異なる配線層に形成することを特徴としている。
次に、本発明の実施の形態3にかかる半導体集積回路装置について説明する。本実施形態にかかる半導体集積回路装置は、低誘電率膜を絶縁膜として用いる場合、MOSFETのソース電位配線とドレイン電位配線を異なる配線層に形成することを特徴としている。
図6及び図7を用いて、本実施形態にかかる半導体集積回路装置の構成について説明する。図6及び図7は、半導体集積回路装置300におけるMOSFET及びソース・ドレイン電位配線近傍の構成を示している。図6は半導体集積回路装置300の平面図であり、図7は図6の断面図である。
図に示されるように、半導体集積回路装置300では、半導体基板310上にMOSFET320,330が形成され、MOSFET320,330にドレイン電位配線301,ソース電位配線302,303が接続されている。図は、MOSFETのゲート電極がPN分離面313に対し平行に配置された例である。尚、図において、コンタクトは拡散層内に一つだけ示している。
例えば、半導体基板310はP型半導体基板であり、半導体基板301表面のウェル311はN型ウェル,ウェル312はP型ウェルである。MOSFET320はP型MOSFET、MOSFET330はN型MOSFETであり、MOSFET320とMOSFET330でCMOS回路を構成する。MOSFET320は、P+型拡散層であるソース拡散層321及びドレイン拡散層322と、ゲート電極323とから構成されている。同様に、MOSFET330は、N+型拡散層であるソース拡散層331及びドレイン拡散層332と、ゲート電極333とから構成されている。
最下層の第1配線層には、ドレイン電位配線301が形成されている。ドレイン電位配線301は、MOSFET320のドレイン拡散層322からMOSFET330のドレイン拡散層332まで重なるように配置され、ドレイン拡散層322,332とプラグコンタクト342を介して接続されている。ドレイン電位配線301は、MOSFET320のドレインとMOSFET330のドレインを接続し、MOSFET320,330によるCMOS回路の出力信号を出力する。
最上層の第N配線層には、ソース電位配線302,303が離間して形成されている。ソース電位配線302は、MOSFET320のソース拡散層321の全体を覆い、ドレイン拡散層322の一部と重なるように配置され、プラグコンタクト341を介してソース拡散層321に接続されている。同様に、ソース電位配線303は、MOSFET330のソース拡散層331の全体を覆い、ドレイン拡散層332の一部と重なるように配置され、プラグコンタクト341を介してソース拡散層331に接続されている。ソース電位配線302は、ソース拡散層321に電源電位を供給する電源配線である。ソース電位配線303は、ソース拡散層321にGND電位を供給するGND配線である。
本実施形態では、ドレイン電位配線301上の絶縁膜(第2絶縁膜)から最上層の第N絶縁膜のうち、いずれかが低誘電率膜である。これにより、ソース電位配線とドレイン電位配線間の容量成分を低減することができる。
また、最上層の配線層において2つのソース電位配線(電源配線/GND配線)が離間しており、互いの距離が遠いため、ソース電位配線を同層配線層に構成してもTDDBの問題が生じない。さらに、最上層の配線層にソース電位配線を配置とし、最下層の配線層にドレイン電位配線を配置することにより、ソース電位配線とドレイン電位配線間の電界強度も上下方向に距離ができるため緩和されるのでTDDB寿命が向上する。
尚、MOSFETのゲート電極の配置方向は、上記の方向に限らない。図8及び図9は、図6及び図7と同様の半導体集積回路装置の構成例であり、2つのMOSFETのゲート電極がPN分離面313に対し垂直に配置された例である。図8は半導体集積回路装置300の平面図であり、図9は図8の断面図である。尚、図8及び図9において、図6及び図7と同一の符号を付されたものは同様の要素である。
この例でも、第1配線層のドレイン電位配線301がドレイン拡散層322,332に接続され、第N配線層で離間しているソース電位配線302,303がソース拡散層321,331にそれぞれ接続されている。したがって、図6及び図7と同様に、ソース電位配線間距離、ドレイン電位配線とソース電位配線の上下方向距離が遠くなり、TDDBの問題が生じない。ソース電位配線とドレイン電位配線の組み合わせは、図6から図9で説明した組み合わせに限らず、両配線が上下方向に所定の間隔があればよく、両配線の上下の位置関係も実施の形態と逆であっても良い。
尚、上述の実施の形態に限らず、MOSFETがMISFETである場合、配線の材料など、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
100 半導体集積回路装置
101〜105 金属配線
110 半導体基板
111,112 拡散層
113 ゲート電極
121,122 プラグコンタクト
151 保護素子
152 入出力パッド
200 半導体集積回路装置
201 Vcc配線
202 GND配線
300 半導体集積回路装置
301 ドレイン電位配線
302,303 ソース電位配線
310 半導体基板
311,312 ウェル
320,330 MOSFET
321,331 ソース拡散層
322,332 ドレイン拡散層
323,333 ゲート電極
341,342 プラグコンタクト
101〜105 金属配線
110 半導体基板
111,112 拡散層
113 ゲート電極
121,122 プラグコンタクト
151 保護素子
152 入出力パッド
200 半導体集積回路装置
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300 半導体集積回路装置
301 ドレイン電位配線
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310 半導体基板
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320,330 MOSFET
321,331 ソース拡散層
322,332 ドレイン拡散層
323,333 ゲート電極
341,342 プラグコンタクト
Claims (19)
- 3層以上の金属配線を有し、少なくとも2層の前記金属配線間の層間絶縁膜または少なくともいずれか1層の金属配線の絶縁膜が低誘電率膜である半導体集積回路装置であって、
外部端子に電気的に接続される前記金属配線のうち2層または前記金属配線の絶縁膜が低誘電率膜である金属配線の上下いずれかの金属配線とは略上下に平行配置され、静電気保護素子拡散領域方向に延伸してプラグコンタクトを介して前記静電気保護素子拡散層に接続されている、
半導体集積回路装置。 - 半導体基板上に形成された静電気保護素子と、前記半導体基板の上方に複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、
前記複数の金属配線層のうち2層以上の金属配線層は、前記半導体基板上の所定の領域から前記静電気保護素子と電気的に接続される領域まで重なって配置されている、
半導体集積回路装置。 - 前記2層以上の金属配線層は、前記静電気保護素子へ向かってほぼ同じ方向に延伸している、
請求項2に記載の半導体集積回路装置。 - 前記2層以上の金属配線層は、複数のプラグコンタクトを介して前記静電気保護素子の拡散層に接続されている、
請求項2又は3に記載の半導体集積回路装置。 - 前記2層以上の金属配線層は、外部端子と電気的に接続される領域から前記静電気保護素子と電気的に接続される領域まで重なって配置され、
前記2層以上の金属配線層のいずれかは、上部もしくは下部に接する前記絶縁膜が低誘電率膜である、
請求項2乃至4のいずれか一つに記載の半導体集積回路装置。 - 前記2層以上の金属配線層のうちの下層金属配線層は、下部に接する前記絶縁膜が低誘電率膜よりも誘電率が高い非低誘電率膜である、
請求項5に記載の半導体集積回路装置。 - 前記2層以上の金属配線層のうちの下層金属配線層は、前記半導体基板に最も近い最下層金属配線層に形成されている、
請求項5又は6に記載の半導体集積回路装置。 - 前記静電気保護素子は、前記半導体基板の表面に第1及び第2の拡散層を有し、
前記2層以上の金属配線層のうちの上層金属配線層は、前記外部端子に接続する金属配線層下方に位置する領域から前記第1の拡散層の上方に位置する領域まで延伸して前記第1の拡散層と接続され、
前記2層以上の金属配線層のうちの下層金属配線層は、前記外部端子に接続する金属配線層下方に位置する領域から前記第2の拡散層の上方に位置する領域まで延伸して前記第2の拡散層と接続されている、
請求項5乃至7のいずれか一つに記載の半導体集積回路装置。 - 前記静電気保護素子は、前記外部端子から、電源電位、接地電位、又はその他の入出力信号が供給される、
請求項5乃至8のいずれか一つに記載の半導体集積回路装置。 - 前記2層以上の金属配線層は、それぞれの上部もしくは下部に接する前記絶縁膜が低誘電率膜よりも誘電率が高い非低誘電率膜である、
請求項2乃至4のいずれか一つに記載の半導体集積回路装置。 - 前記2層以上の金属配線層間に形成される複数の絶縁膜のうち約半数以上の絶縁膜は、低誘電率膜である、
請求項2乃至10のいずれか一つに記載の半導体集積回路装置。 - 半導体基板の上方に、複数の金属配線層と低誘電率膜を含む複数の層間絶縁膜を備え、
前記複数の金属配線層のうち、低誘電率膜を含む2層間以上の絶縁膜によって離間した上層金属配線層と下層金属配線層とは、それぞれの金属配線が垂直方向で重ならないように配置され、
前記下層金属配線層の上部に接する前記絶縁膜もしくは前記上層金属配線層の下部に接する前記絶縁膜のいずれかは、低誘電率膜よりも誘電率が高い非低誘電率膜である、
半導体集積回路装置。 - 前記上層金属配線層及び前記下層金属配線層は、前記半導体基板上から平面的に見てほぼ同じ方向に対向配置されている、
請求項12に記載の半導体集積回路装置。 - 前記上層金属配線層及び前記下層金属配線層は、対向する端部の長さが周辺回路ブロックの端部の長さよりも長い、
請求項13に記載の半導体集積回路装置。 - 前記上層金属配線層及び前記下層金属配線層のうち一方の金属配線は電源電位配線であり、他方の金属配線は接地電位配線である、
請求項12乃至14のいずれか一つに記載の半導体集積回路装置。 - 前記上層金属配線層及び前記下層金属配線層のうち一方の金属配線は電源電位から接地電位まで変化する信号配線であり、他方の金属配線は接地電位配線、電源電位配線または前記信号配線と略逆位相の信号配線である、
請求項12乃至14のいずれか一つに記載の半導体集積回路装置。 - 半導体基板上に形成されたMOSFETと、
前記MOSFETの上方に、複数の金属配線層と低誘電率膜を含む層間絶縁膜を備え、
前記複数の金属配線層のうち最下層金属配線層と最上層金属配線層のいずれかは、前記MOSFETのソース拡散層に接続される領域に重なって配置され、
前記複数の金属配線層のうち最下層より上層の金属配線層と最上層より下層の金属配線層のいずれかは、前記MOSFETのドレイン拡散層に接続される領域に重なって配置されている、
半導体集積回路装置。 - 前記ソース拡散層に接続される前記最下層金属配線層もしくは前記最上層金属配線層は、電源電位線または接地電位線である、
請求項17に記載の半導体集積回路装置。 - 前記低誘電率膜は、二酸化珪素膜より低い誘電率を有している、
請求項1乃至18のいずれか一つに記載の半導体集積回路装置。
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