JP4861051B2 - 半導体装置および電気ヒューズの切断方法 - Google Patents

半導体装置および電気ヒューズの切断方法 Download PDF

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Description

本発明は半導体装置および電気ヒューズの切断方法に関し、とくに電気ヒューズを含む半導体装置および電気ヒューズの切断方法に関する。
従来、半導体装置にヒューズを搭載しておき、ヒューズを切断することにより半導体装置で使用する抵抗の値を調整したり、不良素子を切り離して正常素子に置き換える等の処理を行う技術が知られている。
ヒューズの切断方法には、ヒューズの一部にレーザを照射することによりヒューズを切断する方式や、ヒューズを電流により切断する方式が用いられている。
特許文献1〜3には、ヒューズを構成する材料がエレクトロマイグレーションにより移動する現象を用いて切断される電気ヒューズが開示されている。
特許文献2(特開2005−39220号公報)には、より小さい電流により切断可能なヒューズが開示されている。特許文献1において、ヒューズを構成する導電体が複数回折り返す形状に形成されている。図9は、特許文献2に開示されたヒューズを示す平面図である。ここで、ヒューズ1100は2回折り返している。
ヒューズ1100は、電流流入端子1101、電流流出端子1102、および両端子間に、第1往路直線部1103、復路直線部1104、第2往路直線部1113を有する。ヒューズ1100はさらに、第1往路直線部1103と復路直線部1104とを結ぶ第1直角接続部1106および第2往路直線部1113と復路直線部1104とを結ぶ第2直角接続部1107を有する。上記のような構成のヒューズ1100において、電流流入端子1101から電流流出端子1102に所定の電流を流すと、ヒューズ1100の外側の斜線部1108で発生した熱が、ヒューズ1100の内側の斜線部1109で発生する熱に加えられて、斜線部1109に挟まれる復路直線部1104の切断を加速させる。これにより、ヒューズ1100が容易に切断される。
また、特許文献3(特開2005−57186号公報)には、ヒューズのうち、切断させる部分をプレートで囲むことにより、ヒューズに電流を流したときにヒューズの切断部に発生する熱をヒューズの切断部近傍に閉じこめたり蓄積するようにした構成が開示されている。
特許文献4(特開2004−186590号公報)には、半導体基板内または上方に、導電層および絶縁膜がこの順で形成され、絶縁膜を貫通し導電層の上面に達する接続孔が設けられた半導体装置が開示されている。当該半導体装置は、絶縁膜上に形成された平坦部と該平坦部に連続して接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部とを含む配線層を備える。ここで、接続孔に形成された配線層の形状は屈曲しており、接続孔下部で薄くなっている。当該構造はヒューズ素子構造であり、厚さの薄い部分は抵抗が高くなるため、下部配線層と上層配線層との間の電気的接続を切断できる最小の電流値を小さくすることができる。このような構成により、小さい電流密度でも切断しやすいヒューズ素子構造と多層配線構造とを整合性良く形成することができるとされている。
米国特許4064493号 特開2005−39220号公報 特開2005−57186号公報 特開2004−186590号公報
しかし、特許文献4に記載の技術は、ヒューズ素子を切断する前の状態において、接続孔に空洞部を形成している。そのため、このような空洞部を形成するために特別な工程が必要になる。また、空洞部が埋まらない条件で空洞部上に絶縁膜を形成する必要があり、絶縁膜の形成に制限が生じる。さらに、このようなヒューズ素子構造は、ビアと配線とを同時に形成するデュアルダマシンの多層配線構造とは同時に製造することができないという問題もある。
また、特許文献1〜3に記載されたように、ヒューズを構成する材料がエレクトロマイグレーションにより移動する現象を用いてヒューズを切断した場合、ヒューズ切断後に半導体装置に熱処理が施されると、材料がエレクトロマイグレーションにより再度移動して、切断箇所で再接続が生じる可能性が考えられる。もし、このような再接続が生じてしまうと、切断対象の電気ヒューズを切断しておいても、その電気ヒューズが切断されているか否かを検知する際に、正しい結果が得られないことになる。
以上のような再接続が生じる可能性はそれほど高くなく、通常の動作に用いる分には問題はないと考えられるが、半導体装置の信頼性が非常に高度に要求される場合や過酷な条件下で使用される場合等は、切断された電気ヒューズが切断状態を保持する保持特性をより高める必要がある。
本発明者は、ヒューズを電流により切断する方式において、従来のヒューズ切断方法とは異なる新たな手法を見出した。
本発明によれば、
半導体基板と、
前記半導体基板上に形成され、導電体により構成された電気ヒューズと、
を含み、
前記電気ヒューズは、
切断前状態において、それぞれ異なる層に形成された第1の配線と、前記第1の配線に接続されたビアと、前記ビアに接続された第2の配線とを含み、
切断状態において、前記導電体が前記第2の配線から外方に流出してなる流出部が形成されるとともに、前記第1の配線と前記ビアとの間または前記ビアに空隙部が形成される半導体装置が提供される。
本発明者は、電気ヒューズの構成や電気ヒューズへの電圧印加方法等を制御することにより、電気ヒューズ切断時に、電気ヒューズの一部で電気ヒューズを構成する導電体を強制的に外方に流出させ、材料の移動・供給のバランスを崩すことにより、他の部分に大きな切断箇所を形成するという電気ヒューズの新たな切断手法を見出した。これにより、切断された電気ヒューズの切断状態を良好に保つことができる。
本発明の電気ヒューズは、切断状態において、「流出部」が形成される点で、従来の電気ヒューズと異なる。ここで、「外方」とは、切断前状態において第2の配線が形成されていた領域の外方とすることができ、たとえば、第2の配線が形成されていた配線溝外とすることができる。このような構成とすることにより、切断箇所となる空隙部を大きく形成することができる。また、流出部とは異なる箇所に空隙部が設けられるため、切断された電気ヒューズが再接続される可能性を大幅に低減することができる。
さらに、本発明の半導体装置によれば、切断前状態において、電気ヒューズがそれぞれ異なる層に形成された第1の配線と、前記第1の配線に接続されたビアと、前記ビアに接続された第2の配線とを含む。このような構成の電気ヒューズに、過剰なパワーを印加することにより、半導体基板の面内方向の面積が広い配線部分に流出部が形成されるとともに、半導体基板の面内方向の面積が狭いビア部分に空隙部が設けられるようにすることができる。つまり、電気ヒューズを配線とビアとの接続構造で構成することにより、流出部および空隙部を容易に形成することができる。また、切断された電気ヒューズの切断状態を良好に保つことができる。
本発明によれば、
半導体基板上に形成され、それぞれ導電体により構成されるとともに異なる層に形成された第1の配線、前記第1の配線に接続されたビア、前記ビアに接続された第2の配線を含む電気ヒューズの切断方法であって、
前記第1の配線と前記第2の配線との間に所定の電圧を印加して前記電気ヒューズに電流を流し、前記導電体を前記第2の配線から外方に流出させるとともに前記ビアと前記第1の配線との間または前記ビアに空隙部を形成する電気ヒューズの切断方法が提供される。
本発明の電気ヒューズの切断方法によれば、切断状態において、電気ヒューズを構成する導電体を第2の配線から外方に流出させて空隙部を形成するため、切断箇所となる空隙部を大きく形成することができる。また、導電体が流出された箇所とは異なる箇所に空隙部が設けられるため、切断された電気ヒューズが再接続される可能性を大幅に低減することができる。これにより、切断された電気ヒューズの切断状態を良好に保つことができる。
また、本発明によれば、切断対象のヒューズを選択する工程と、選択対象の電気ヒューズを上記電気ヒューズの切断方法により切断する工程と、を含む半導体装置の製造方法が提供される。
本発明によれば、切断された電気ヒューズの切断状態を良好に保つことができる。
本発明の実施の形態において、電気ヒューズは、配線、ビアおよび配線の積層構造により構成することができる。これらの配線およびビアは、それぞれ絶縁膜中に形成された構成とすることができる。また、配線およびビアを構成する導電体は、銅を主成分として含む銅含有金属膜により構成することができる。さらに、配線およびビアの側壁および底面がそれぞれバリアメタル膜で覆われた構成とすることができる。また、配線表面には、バリア絶縁膜が形成された構成とすることができる。
本実施の形態において、このような構成の電気ヒューズは、以下の手順で切断される。
(1)電気ヒューズに過剰なパワーを印加して、たとえば上層配線から電子を過剰に注入することで、配線およびビアを加熱する。
(2)加熱された配線およびビアを構成する導電体が膨張し、周囲の絶縁膜やバリアメタル膜にクラックが発生する。このとき、半導体基板の面内方向の面積が大きい配線(すなわち体積の大きい配線)周囲にクラックが発生する。
(3)絶縁膜やバリアメタル膜のクラック中に導電体が流出し、電気ヒューズを構成する導電体の密度が下がる。
(4)これに伴い、半導体基板の面内方向の面積が小さいビア部分(すなわち体積の小さいビア部分)の導電体が導電体が流出した方向に吸い上げられる。これにより、ビア部分に切断箇所が生じ、電気ヒューズが切断される。
なお、以上の手法による電気ヒューズの切断方法を、「クラックアシスト型」という。 まず、クラックアシスト型で電気ヒューズを切断する際の動作を説明する。
図1は、クラックアシスト型で電気ヒューズを切断した際の状態を示す図である。
電気ヒューズ200は、導電体206と、その一端および他端にそれぞれ設けられた第1の端子202および第2の端子204とを有する。導電体206は、配線やビアを構成する。ここでは、説明を簡単にするために直線として示す。電気ヒューズ200は、第1の端子202と第2の端子204との間に電流を流すことにより導電体206が切断される電気ヒューズ(Eヒューズ)である。電気ヒューズ200は、半導体基板(不図示)上に形成することができる。ここで、電気ヒューズ200の切断時には、第1の端子202を高電圧(たとえばVcc)とするとともに、第2の端子204を低電圧(たとえば接地)とする。これにより、第1の端子202から第2の端子204の方向に電流が流れる。そのため、電子は第2の端子204から第1の端子202の方向に移動する。第1の端子202と第2の端子204との間に所定の電流値を超える電流を流すと、導電体206が外方に流出してなる流出部212が形成される。また、流出部212の形成に伴い、導電体206が流出部212の方向に急激に移動して、切断箇所214が形成される。
導電体206に切断箇所214が生じると、導電体206に電流が流れなくなり、導電体206が徐々に冷却される。このとき、たとえば図1(a)に示すように、切断箇所214よりも第2の端子204側に流出部212が形成されていた場合、流出部212と切断箇所214との間では、切断箇所214から流出部212の方向に冷却時の張力が働き、導電体206が流出部212の方向に移動する。また、切断箇所214と第1の端子202との間では、第1の端子202と第2の端子204との間に電流が流れていたときの電子移動の影響で、導電体206が第1の端子202の方向に移動する。これにより、切断箇所214の両側で導電体206が互いに反対方向に移動して、切断箇所214を充分大きく形成することができる。
また、たとえば図1(b)に示すように、切断箇所214よりも第1の端子202側に流出部212が形成されていた場合、切断箇所214と流出部212との間では、切断箇所214から流出部212の方向に冷却時の張力が働き、導電体206が流出部212の方向に移動する。このとき、切断箇所214と第2の端子204との間では、第1の端子202と第2の端子204との間に電流が流れていたときの電子移動の影響で、導電体206が切断箇所214の方向に移動する。しかし、導電体206が切断箇所214の方向に移動する量は、導電体206が流出部212の方向に移動する量に比べて微少である。また、本実施の形態において電気ヒューズ200の切断時に、多量の導電体206が流出部212に流れ込んでおり、切断箇所214を大きくすることができる。これにより、切断箇所214を充分大きく保つことができる。
また、たとえば、図1(c)に示すように、切断箇所214と第1の端子202との間、および切断箇所214と第2の端子204との間の2カ所に流出部212が形成されている場合、2カ所の流出部212の方向に冷却時の張力が働き、導電体206が2カ所の流出部212の方向に移動する。これにより、切断箇所214の両側で導電体206が互いに反対方向に移動して、切断箇所214を充分大きく形成することができる。
次に、電気ヒューズ200への電圧印加方法を説明する。
上述したように、本実施の形態において、電気ヒューズ200に過剰なパワーを印加して導電体206に流出部212を形成するとともに切断箇所214を生じさせる。本実施の形態において、第1の端子202と第2の端子204との間には、たとえば2〜5V程度の電圧を印加する。これにより、電気ヒューズ200に流出部212および切断箇所214を形成するようにすることができる。
図2は、電気ヒューズ200を含む回路構成を示す図である。
電気ヒューズ200の第1の端子202は電源線222に接続されており、第2の端子204はトランジスタ220のソース・ドレインの一方に接続されている。トランジスタ220のソース・ドレインの他方は接地される。また、ここでは図示していないが、半導体基板上には複数の電気ヒューズ200が形成され、複数の電気ヒューズ200が電源線222に接続される。そのため、電源線222には、浮遊容量224が付加された状態となる。このように構成された回路において、電気ヒューズ200を切断する手順を説明する。
本実施の形態において、電源線222をオンとするとともに、トランジスタ220をオンとすることにより、第1の端子202に電源電圧VCCが印加され、第2の端子204が接地されて、導電体206に電流が流れる。その結果、導電体206に切断箇所が生じる。ここで、電気ヒューズ200への電圧印加を行う際には、電源線222をオンとした後にトランジスタ220をオンとすることができる。
図3は、トランジスタのオンのタイミングと、電気ヒューズの第1の端子と第2端子との間に印加される電圧値とを示す図である。
図中、下の実線は、トランジスタ220のオンオフの状態を示し、上の実線は、電気ヒューズ200の第1の端子202に付与される電位の状態を示す図である。トランジスタ220をオンとするタイミングを図中一点破線で示す。電源線222をオンにした後にトランジスタ220をオンとすると、トランジスタ220がオンとなったタイミングで一瞬の電圧降下が生じるが、その後すぐに電位はVCCとなる。そのため、トランジスタ220をオンとした時点で電気ヒューズ200の両端に電圧値Vccが印加され、電気ヒューズ200に過剰なパワーが印加されることになる。これにより、導電体206を外方に流出させて流出部212を形成するとともに大きな切断箇所214を形成することができる。
図4は、複数の電気ヒューズ200を含む半導体装置100の回路構成の他の例を示す図である。
ここで、第1の端子202を、電気ヒューズ200を切断することにより減少する電荷量よりも充分大きい電荷量を蓄積できる容量を有する回路に接続しておくことができる。電源線222は、外部端子300を介して外部電源302と接続されている。また、電源線222は、充分大きい容量を有するたとえば外部容量304やESD保護回路306等の回路に接続される。外部容量304は、たとえばプローブカード等のチップ外部に設けた構成とすることができる。電源線222は、外部容量304およびESD保護回路306の両方に接続された構成とすることもでき、いずれか一方に接続された構成とすることもできる。
ここで、たとえば浮遊容量224の容量をC、外部容量304およびESD保護回路306のうち、電源線222に接続されたものの容量をCとする。また、外部電源302から供給される電圧をVCCとすると、電気ヒューズ200切断前に半導体装置100に蓄積される電荷量Qは、
Q=(C+C)×VCC
となる。
電気ヒューズ200切断時に流れる電流をIcut、電気ヒューズ200切断にかかる時間をTcutとすると、電気ヒューズ200を切断することにより減少する電荷量は、
ΔQ=Icut×Tcut
となる。
本実施の形態において、ΔQ/Q<0.01(式1)となるように、CおよびCを設定することができる。これにより、図3に示したようにトランジスタ220がオンとなったタイミングで一瞬生じる電圧降下を抑制することができる。なお、電源線222に多数の電気ヒューズ200が接続され、浮遊容量224の容量Cのみで式1を満たす場合は、外部容量304やESD保護回路306を電源線222に接続しない構成とすることもできる。また、容量Cと外部容量304およびESD保護回路306のいずれか一方とのみで式1を満たす場合は、外部容量304およびESD保護回路306のいずれか一方のみを電源線222に接続した構成とすることができる。
半導体装置100を以上の構成とするとともに、図3を参照して説明した手順で電圧を印加することにより、導電体206が過剰なパワーで切断される。これにより、導電体206を外方に流出させて流出部212を形成して大きな切断箇所214を形成することができる。
次に、本実施の形態における電気ヒューズ200の具体的な構成を説明する。本実施の形態においては、電気ヒューズ200を多層配線構造により構成する。
図5は、本実施の形態における電気ヒューズ200の構成を示す上面模式図である。
ここで、第1の端子202および下層配線122(第1の配線)は、下層に形成される。第2の端子204および上層配線134(第2の配線)は、上層に形成される。下層配線122と上層配線134とは、上層と下層との間の層に形成されたビア128により電気的に接続される。
図5(a)は、切断前の状態を示す図である。本実施の形態において、下層配線122および上層配線134は、体積が異なるように非対称に形成することができる。たとえば、下層配線122および上層配線134は、半導体基板の面内方向における平面配置において、面積が異なるように形成することができる。このようにすれば、第1の端子202と第2の端子204との間に電流を流す際に、体積の大きい方の配線がより膨張し、その配線に選択的に流出部を形成することができる。
第1の端子202および第2の端子204は、下層配線122や上層配線134よりも幅広に形成することができる。一例として、下層配線122や上層配線134の幅を0.1μm、第1の端子202および第2の端子204の幅を0.3μmとすることができる。ただし、配線幅を広くすると放熱しやすくなるため、流出部を形成するための配線近傍に幅広の第1の端子202や第2の端子204を設けると、流出部が形成されづらくなったり、電気ヒューズ200が切断されづらくなるおそれがある。そのため、第1の端子202や第2の端子204を下層配線122や上層配線134より幅広に形成した場合、第1の端子202および第2の端子204は、流出部や切断箇所からある程度離れた位置に設けることができる。また、第1の端子202や第2の端子204は、下層配線122や上層配線134と同幅に形成することもできる。
図5に示した例では、上層配線134は、下層配線122よりも半導体基板の面内方向における平面配置において、面積が広く形成される。ここで、下層配線122と上層配線134との膜厚は略同一とする。このようにすると、上層配線134の体積が下層配線122の体積よりも大きくなる。このような構成において、第1の端子202と第2の端子204との間に過剰なパワーを印加することにより、電気ヒューズ200に電流が流れ、下層配線122、ビア128、および上層配線134を構成する導電体が加熱されて膨張する。ここで、体積が大きい上層配線134において、加熱された導電体が周囲に及ぼす力が最も大きくなる。
これにより、上層配線134において、導電体が外方へ流出しやすくなり、図5(b)に示すように、上層配線134に流出部142が形成される。さらに、上層配線134において流出部142が形成されると、導電体が流出部142の方向に移動し、ビア128を構成する導電体が流出部142の方向に吸い上げられる。この結果、ビア128部分に空隙部が形成される。
図6は、図5のA−A’断面図の一例を示す図である。
図6(a)は切断前の半導体装置100、図6(b)は切断後の半導体装置100の構成を示す断面図である。ここでは、シングルダマシン構造の配線構造を示す。
図6(a)に示すように、半導体装置100は、半導体基板(不図示)と、半導体基板上に、以下の順で形成された第1のエッチング阻止膜102、第1の層間絶縁膜104、第1の保護膜106、第2のエッチング阻止膜108、第2の層間絶縁膜110、第3のエッチング阻止膜112、第3の層間絶縁膜114、第2の保護膜116および第4のエッチング阻止膜118を含む。
切断前状態において、電気ヒューズ200は、下層配線122、下層配線122に電気的に接続されたビア128、およびビア128に電気的に接続された上層配線134を含む。ここで、下層配線122は、第1のエッチング阻止膜102、第1の層間絶縁膜104および第1の保護膜106内に形成される。また、ビア128は、第2のエッチング阻止膜108、第2の層間絶縁膜110および第3のエッチング阻止膜112内に形成される。また、上層配線134は、第3のエッチング阻止膜112、第3の層間絶縁膜114および第2の保護膜116内に形成される。
下層配線122、ビア128、および上層配線134は、図1の導電体206に対応する導電体により構成される。導電体は、銅を主成分として含む銅含有金属膜により構成することができる。銅含有金属膜は、銀を含むことができる。さらに、銅含有金属膜は、Al、Au、Pt、Cr、Mo、W、Mg、Be、Zn、Pd、Cd、Hg、Si、Zr、Ti、または、Snから選択される一又は二以上の異種元素を含む構成とすることもできる。銅含有金属膜は、たとえばめっき法により形成することができる。また、銅含有金属膜の表面は、たとえばシリサイド膜が形成された構成とすることもできる。
さらに、下層配線122、ビア128、および上層配線134の側面および底面には、それぞれ、これらに接してこれらを覆うように設けられた第1のバリアメタル膜120、第2のバリアメタル膜126、および第3のバリアメタル膜132が形成されている。バリアメタル膜は、高融点金属を含む構成とすることができる。第1のバリアメタル膜120、第2のバリアメタル膜126、および第3のバリアメタル膜132は、たとえば、Ta、TaN、Ti、TiN、W、WN等により構成することができる。
つまり、切断前の状態において、下層配線122とビア128との間には、第2のバリアメタル膜126がこれらに接して設けられる。また、ビア128と上層配線134との間には、第3のバリアメタル膜132がこれらに接して設けられる。
第1の層間絶縁膜104および第3の層間絶縁膜114は、SiOC等の低誘電率膜により構成することができる。低誘電率膜としては、SiOCの他に、HSQ(ハイドロジェンシルセスキオキサン)、MSQ(メチルシルセスキオキサン)、またはMHSQ(メチル化ハイドロジェンシルセスキオキサン)等のポリハイドロジェンシロキサン、ポリアリールエーテル(PAE)、ジビニルシロキサンービスーベンゾシクロブテン(BCB)、またはSilk(登録商標)等の芳香族含有有機材料、SOG、FOX(flowable oxide)、サイトップ、またはBCB(Bensocyclobutene)等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。第1の層間絶縁膜104および第3の層間絶縁膜114は、同じ材料により構成しても、異なる材料により構成してもいずれでもよい。
また、第2の層間絶縁膜110は、第1の層間絶縁膜104や第3の層間絶縁膜114について上述したのと同様の材料により構成することができる。ただし、第2の層間絶縁膜110は、第1の層間絶縁膜104や第3の層間絶縁膜114との関係において、第1の層間絶縁膜104や第3の層間絶縁膜114よりもかたい材料により構成することが好ましい。たとえば、第2の層間絶縁膜110は、第1の層間絶縁膜104や第3の層間絶縁膜114よりもヤング率の高い材料により構成することができる。このような構成とすることにより、配線部分に流出部142を形成しやすくすることができる。
なお、このような構成に限られず、第2の層間絶縁膜110は、第1の層間絶縁膜104や第3の層間絶縁膜114と同じ材料により構成してもよい。この場合も、ビア128は、半導体基板の面内方向における面積が配線に比べて非常に狭いので、配線部分に選択的に流出部142を形成することができる。
第2のエッチング阻止膜108および第4のエッチング阻止膜118は、ビアホールや配線溝を形成する際のエッチング阻止膜として機能するとともに、下層配線122や上層配線134を構成する銅の拡散を防止する機能を有する。また、本実施の形態において、電気ヒューズ200の被覆膜としても機能する。第2のエッチング阻止膜108および第4のエッチング阻止膜118は、第1の層間絶縁膜104や第3の層間絶縁膜114よりもかたい材料により構成することができる。第2のエッチング阻止膜108および第4のエッチング阻止膜118は、第1の層間絶縁膜104や第3の層間絶縁膜114よりもヤング率の高い材料により構成することができる。第2のエッチング阻止膜108および第4のエッチング阻止膜118は、たとえば、SiCN、SiN、SiC、SiOFまたはSiON等により構成することができる。
第1の保護膜106および第2の保護膜116は、下層配線122および上層配線134をそれぞれCMPにより研磨する際に、第1の層間絶縁膜104および第3の層間絶縁膜114を保護する機能を有する。第1の保護膜106および第2の保護膜116は、たとえば、SiO膜により構成することができる。
第1のエッチング阻止膜102および第3のエッチング阻止膜112は、第2のエッチング阻止膜108および第4のエッチング阻止膜118と同様の材料により構成することができる。また、ここでは図示していないが、第1のエッチング阻止膜102および第3のエッチング阻止膜112は、第2のエッチング阻止膜108および第4のエッチング阻止膜118と同様の材料により構成された第1の絶縁膜と、その上に形成され第1の保護膜106および第2の保護膜116と同様の材料に構成された第2の絶縁膜との積層膜とすることもできる。
なお、以上の構成の下層配線122、ビア128、および上層配線134等は、通常の多層配線構造と同工程で形成することができる。これにより、特別な工程を追加することなく、電気ヒューズ200を形成することができる。
以上により、たとえば上層配線134の周囲が第3のバリアメタル膜132および第4のエッチング阻止膜118等の被覆膜で覆われ、さらにその周囲に被覆膜よりも柔らかい材料である第3の層間絶縁膜114が形成された構成とすることができる。また、上層配線134は、ビア128や下層配線122よりも、半導体基板の面内方向における面積が広く形成される。
次に、このような構成の電気ヒューズ200を切断する手順を説明する。
第1の端子202と第2の端子204との間に所定の電圧を印加して電気ヒューズ200に過剰なパワーが印加されると、電気ヒューズ200の上層配線134を構成する導電体が膨張して、柔らかい膜である第3の層間絶縁膜114の方向に膨張する。導電体の膨張に伴い、第3のバリアメタル膜132等にクラックが生じ、上層配線134を構成する導電体がクラックから第3の層間絶縁膜114中に流出する。つまり、上層配線134を構成する導電体が、配線溝外部に流出する。これにより、図6(b)に示すように、流出部142が形成される。
さらに、導電体が流出部142の方向に急激に移動するため、導電体の移動が追いつかなかった箇所で導電体が切断される。本実施の形態において、ビア128部分で導電体が切断され、空隙部140が形成される。このようなメカニズムにより、流出部142からある程度離れた箇所に大きな空隙部140が形成される。
また、本実施の形態において、ビア128と下層配線122との間に第2のバリアメタル膜126が設けられているため、第2のバリアメタル膜126が下層配線122から剥離しやすく、第2のバリアメタル膜126と下層配線122との間に空隙部140が形成されやすくなる。
さらに、切断状態において、ビア128を構成する導電体が第2のバリアメタル膜126とともに移動して第2のバリアメタル膜126と下層配線122との間に空隙部140が形成される。そのため、この後の工程で熱処理等が行われても、第2のバリアメタル膜126が銅含有金属膜により構成された導電体が再び移動して下層配線122との間で再接続が生じるのを防ぐことができる。これにより、半導体装置100の耐熱性を向上することができる。流出部142と空隙部140との間には、第2のバリアメタル膜126と第3のバリアメタル膜132が二重で形成されるため、導電体の移動をより阻止することができる。
本実施の形態で説明したような構成の電気ヒューズ200を、エレクトロマイグレーションにより導電体が移動する現象を用いて切断しようとすると、バリアメタル膜の存在により、エレクトロマイグレーションが抑えられて電気ヒューズを効率よく切断するのが困難である。しかし、このような構成の電気ヒューズ200をクラックアシスト型で切断することにより、電気ヒューズ200切断時には、導電体が超高温となり、高融点金属であるバリアメタル膜も移動して電気ヒューズ200を良好に切断することができるとともに、その後の工程での移動を阻止して再接続を効果的に抑えることができる。
本実施の形態において、電気ヒューズ200は、以上のようなメカニズムのクラックアシスト型で切断されるため、必然的に空隙部140が流出部142とは異なる領域に形成される。これによって、電気ヒューズ200の再接続を防ぐことができる。
なお、以上では、第3のバリアメタル膜132等にクラックが生じる例を説明したが、上層配線134が加熱されて膨張すると、第4のエッチング阻止膜118が上層配線134や第2の保護膜116から剥離して、これらの間に隙間が生じることもある。この場合、隙間部分に上層配線134を構成する導電体が流れ込み、流出部142が形成される。この場合でも、導電体が流出部142の方向に移動することにより、ビア128部分に切断箇所214が形成される。
図7は、図5のA−A’断面図の他の例を示す図である。
図7(a)は切断前の半導体装置100、図7(b)は切断後の半導体装置100の構成を示す断面図である。ここでは、配線構造がデュアルダマシン構造を有する点で図6に示した例と異なる。
ここでは、ビア151と上層配線152とがデュアルダマシン配線154として一体に形成される。切断前において、電気ヒューズ200は、下層配線122および下層配線122に電気的に接続されたデュアルダマシン配線154(ビア151および上層配線152)により構成される。ビア151は、第2のエッチング阻止膜108、第2の層間絶縁膜110および第3のエッチング阻止膜112内に形成される。また、上層配線152は、第3のエッチング阻止膜112、第3の層間絶縁膜114および第2の保護膜116内に形成される。
ビア151および上層配線152も、ビア128、および上層配線134と同様の材料により構成することができる。また、デュアルダマシン配線154は、側面および底面が第5のバリアメタル膜150で覆われた構成を有する。第5のバリアメタル膜150も第2のバリアメタル膜126や第3のバリアメタル膜132等と同様の材料により構成することができる。切断前の状態において、ビア151と下層配線122との間には、第5のバリアメタル膜150がこれらに接して設けられる。
以上のような構成の電気ヒューズ200に過剰なパワーが印加されると、上層配線152を構成する導電体が膨張して、柔らかい膜である第3の層間絶縁膜114の方向に膨張する。導電体の膨張に伴い、第5のバリアメタル膜150等にクラックが生じ、上層配線152を構成する導電体が第3の層間絶縁膜114が流出する。これにより、図7(b)に示すように、流出部142が形成される。
さらに、導電体が流出部142の方向に急激に移動するため、導電体の移動が追いつかなかった箇所で導電体が切断される。本実施の形態において、ビア151部分で導電体が切断され、空隙部140が形成される。また、本実施の形態において、ビア151と下層配線122との間に第5のバリアメタル膜150が設けられているため、第5のバリアメタル膜150が下層配線122から剥離しやすく、第5のバリアメタル膜150と下層配線122との間に空隙部140が形成されやすくなる。
さらに、切断状態において、ビア151を構成する導電体が第5のバリアメタル膜150とともに移動して第5のバリアメタル膜150と下層配線122との間に空隙部140が形成される。そのため、この後の工程で熱処理等が行われても、第5のバリアメタル膜150が銅含有金属膜により構成された導電体が再び移動して下層配線122との間で再接続が生じるのを防ぐことができる。これにより、半導体装置100の耐熱性を向上することができる。
図8は、図6に示したのと同様のシングルダマシン構造の配線構造の電気ヒューズ200を実際に形成し、クラックアシスト型で切断した状態を示す断面図である。
ここで、ビア128が形成された層間絶縁膜は、SiOC(Black Diamond)により構成した。また、上層配線134が形成された層間絶縁膜は、SiOC(Aurora)により構成した。Black DiamondおよびAuroraはいずれもSiOCのポーラス膜であるが、Auroraの方がBlack Diamondよりも比誘電率が低く、膜密度が低く、柔らかい膜である。
図示したように、電気ヒューズ200において、上層配線134に流出部142が形成されており、ビア128と下層配線122との間に空隙部140が形成されている。このような流出部142および空隙部140が形成された電気ヒューズ200を約300℃の温度条件下に5分程度置いた後に再度評価を行ったが、再接続は生じていなかった。
以上のように、本実施の形態における電気ヒューズ200を含む半導体装置100によれば、電気ヒューズ200が多層配線構造により構成されるため、積層方向に配置することができ、電気ヒューズの形成面積を低減することができる。
また、ビアが切断されるため、切断後の導電体の再接続確率を低減させることができる。
さらに、電気ヒューズ200が一平面に形成されている場合、本来電気的に切断されているべき導電体間に流出部142がブリッジして形成されてしまうおそれがある。このようなことが起こると、たとえば切断した電気ヒューズが流出部142により接続されて切断歩留まり低下(切断後低抵抗)や切断後の抵抗変動(経時変化)等が生じる。本実施の形態において、切断箇所である空隙部140と流出部142とが異なる層に形成されるため、このようなブリッジの問題も防ぐことができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
また、以上では、上層配線134部分や上層配線152部分に流出部142が形成される例を説明したが、下層配線122部分に流出部142が形成されることもある。たとえば、下層配線122の半導体基板の面内方向の面積を上層配線134の面積よりも広く形成することにより、下層配線122部分に流出部142が形成されるようにすることができる。この場合、上層配線134が第1の配線に対応し、下層配線122が第2の配線に対応する。とくに、図6に示したシングルダマシン構造においては、上層配線134および下層配線122の両方とも、ビア128との間にバリアメタル膜が設けられている。そのため、上層配線134と下層配線122のいずれに流出部142が形成された場合でも、再接続を効果的に防ぐことができる。
本発明の実施の形態における電気ヒューズを切断した際の状態を示す図である。 電気ヒューズを含む回路構成を示す図である。 トランジスタのオンのタイミングと、電気ヒューズの第1の端子に印加される電圧値とを示す図である。 複数の電気ヒューズを含む半導体装置の回路構成の他の例を示す図である。 本発明の実施の形態における電気ヒューズの構成を示す模式図である。 図5のA−A’断面図の一例を示す図である。 図5のA−A’断面図の他の例を示す図である。 図6に示したのと同様のシングルダマシン構造の配線構造の電気ヒューズを実際に形成し、クラックアシスト型で切断した状態を示す断面図である。 従来の電流ヒューズの一例を示す上面図である。
符号の説明
100 半導体装置
102 第1のエッチング阻止膜
104 第1の層間絶縁膜
106 第1の保護膜
108 第2のエッチング阻止膜
110 第2の層間絶縁膜
112 第3のエッチング阻止膜
114 第3の層間絶縁膜
116 第2の保護膜
118 第4のエッチング阻止膜
120 第1のバリアメタル膜
122 下層配線
126 第2のバリアメタル膜
128 ビア
132 第3のバリアメタル膜
134 上層配線
140 空隙部
142 流出部
150 第5のバリアメタル膜
151 ビア
152 上層配線
154 デュアルダマシン配線
200 電気ヒューズ
202 第1の端子
204 第2の端子
206 導電体
212 流出部
214 切断箇所
220 トランジスタ
222 電源線
224 浮遊容量
300 外部端子
302 外部電源
304 外部容量
306 ESD保護回路
1100 ヒューズ
1101 電流流入端子
1102 電流流出端子
1103 第1往路直線部
1104 復路直線部
1106 第1直角接続部
1107 第2直角接続部
1108 外側の斜線部
1109 内側の斜線部
1113 第2往路直線部

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に形成され、導電体により構成された電気ヒューズと、
    を含み、
    前記電気ヒューズは、
    切断前状態において、それぞれ異なる層に形成された第1の配線と、前記第1の配線に接続されたビアと、前記ビアに接続された第2の配線とを含み、
    切断状態において、前記導電体が前記第2の配線から外方に流出してなる流出部が形成されるとともに、前記第1の配線と前記ビアとの間または前記ビアに空隙部が形成される半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記導電体は、銅を主成分として含む銅含有金属膜により構成された半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記電気ヒューズは、前記切断前状態において、前記第1の配線と前記ビアとの間にこれらに接して設けられた第1のバリアメタル膜をさらに含み、
    前記切断状態において、前記第1のバリアメタル膜と前記第1の配線との間に前記空隙部が形成される半導体装置。
  4. 請求項2または3に記載の半導体装置において、
    前記電気ヒューズは、前記切断前状態において、前記第2の配線の側面に当該第2の配線に接して設けられた第2のバリアメタル膜をさらに含み、
    前記切断状態において、前記第2のバリアメタル膜にクラックが形成され、前記流出部は、前記導電体が前記クラックから流出して形成される半導体装置。
  5. 請求項1から4いずれかに記載の半導体装置において、
    前記第2の配線は、前記第1の配線よりも、前記半導体基板の面内方向の面積が広く形成された半導体装置。
  6. 請求項1から5いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記第2の配線は、前記絶縁層に形成された配線溝内に形成され、前記流出部は、前記導電体が前記配線溝外に流出して形成される半導体装置。
  7. 請求項1から5いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記絶縁層は、前記ビアの周囲に形成された第1の絶縁層と、前記第2の配線の周囲に形成され、前記第1の絶縁層よりもヤング率の低い第2の絶縁層と、を含む半導体装置。
  8. 請求項1から5いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記絶縁層は、前記ビアの周囲に形成された第1の絶縁層と、前記第2の配線の周囲に形成され、前記第1の絶縁層よりも膜密度が低い第2の絶縁層と、を含む半導体装置。
  9. 請求項1から5いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記絶縁層は、前記ビアの周囲に形成された第1の絶縁層と、前記第2の配線の周囲に形成され、前記第1の絶縁層よりも誘電率の低い第2の絶縁層と、を含む半導体装置。
  10. 請求項7から9いずれかに記載の半導体装置において、
    前記第2の配線は、前記第2の絶縁層に形成された配線溝内に形成され、前記流出部は、前記導電体が前記配線溝外に流出して形成される半導体装置。
  11. 半導体基板上に形成され、それぞれ導電体により構成されるとともに異なる層に形成された第1の配線、前記第1の配線に接続されたビア、前記ビアに接続された第2の配線を含む電気ヒューズの切断方法であって、
    前記第1の配線と前記第2の配線との間に所定の電圧を印加して前記電気ヒューズに電流を流し、前記導電体を前記第2の配線から外方に流出させるとともに前記ビアと前記第1の配線との間または前記ビアに空隙部を形成する電気ヒューズの切断方法。
  12. 請求項11に記載の電気ヒューズの切断方法であって、
    前記導電体を前記第2の配線から外方に流出させて、前記導電体を前記ビアから前記第2の配線の方向に移動させて、前記空隙部を形成する電気ヒューズの切断方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141266A (ja) * 2007-12-10 2009-06-25 Nec Electronics Corp 半導体装置
JP4646993B2 (ja) * 2008-02-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5248170B2 (ja) * 2008-04-03 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置
JP5307437B2 (ja) 2008-04-14 2013-10-02 ルネサスエレクトロニクス株式会社 半導体装置
US7737528B2 (en) * 2008-06-03 2010-06-15 International Business Machines Corporation Structure and method of forming electrically blown metal fuses for integrated circuits
JP2010016062A (ja) 2008-07-01 2010-01-21 Toshiba Corp 半導体装置
JP5331408B2 (ja) * 2008-08-11 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5405796B2 (ja) 2008-10-17 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5638188B2 (ja) * 2008-10-17 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
US20100117190A1 (en) * 2008-11-13 2010-05-13 Harry Chuang Fuse structure for intergrated circuit devices
JP5518322B2 (ja) * 2008-12-02 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5436867B2 (ja) * 2009-01-09 2014-03-05 ルネサスエレクトロニクス株式会社 フューズ素子の製造方法
JP2010192647A (ja) 2009-02-18 2010-09-02 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法
KR101095770B1 (ko) * 2009-03-09 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
WO2010134922A1 (en) * 2009-05-22 2010-11-25 International Business Machines Corporation Structure and method of forming electrically blown metal fuses for integrated circuits
US7956671B2 (en) * 2009-07-01 2011-06-07 International Business Machines Corporation Circuit structure and method for programming and re-programming a low power, multiple states, electronic fuse (e-fuse)
KR101110793B1 (ko) * 2009-07-01 2012-03-13 주식회사 하이닉스반도체 반도체 장치
JP5435713B2 (ja) * 2009-07-23 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、製造プログラム、及び半導体装置
CN102576690B (zh) * 2009-10-29 2014-06-25 松下电器产业株式会社 半导体装置
KR101624910B1 (ko) * 2009-12-04 2016-05-30 삼성전자주식회사 퓨즈 구조물 및 그 형성 방법
KR101153803B1 (ko) 2010-05-31 2012-07-03 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 회로
US8633707B2 (en) * 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8922328B2 (en) * 2011-08-16 2014-12-30 United Microelectronics Corp. Electrical fuse structure
US9685404B2 (en) * 2012-01-11 2017-06-20 International Business Machines Corporation Back-end electrically programmable fuse
CN103633066B (zh) * 2012-08-20 2016-12-07 北大方正集团有限公司 一种双层熔丝及其制造方法
KR101976039B1 (ko) * 2012-12-04 2019-08-28 삼성전자 주식회사 반도체 장치
US9093452B2 (en) 2013-03-08 2015-07-28 International Business Machines Corporation Electronic fuse with resistive heater
JP2014225622A (ja) 2013-05-17 2014-12-04 富士電機株式会社 ポリシリコンヒューズおよびその製造方法とポリシリコンヒューズを有する半導体装置
JP7266467B2 (ja) * 2019-06-14 2023-04-28 ローム株式会社 ヒューズ素子、半導体装置、およびヒューズ素子の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4064493A (en) 1976-06-03 1977-12-20 Motorola, Inc. P-ROM Cell having a low current fusible programming link
US6242789B1 (en) * 1999-02-23 2001-06-05 Infineon Technologies North America Corp. Vertical fuse and method of fabrication
JP4343507B2 (ja) * 2002-09-04 2009-10-14 Okiセミコンダクタ株式会社 トリミングパターン
JP2004186590A (ja) 2002-12-05 2004-07-02 Yamaha Corp 半導体装置及びその製造方法
JP2005039220A (ja) * 2003-06-26 2005-02-10 Nec Electronics Corp 半導体装置
JP4623987B2 (ja) 2003-06-27 2011-02-02 京セラ株式会社 コンデンサ及びその実装構造
JP4795631B2 (ja) * 2003-08-07 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US20050127475A1 (en) * 2003-12-03 2005-06-16 International Business Machines Corporation Apparatus and method for electronic fuse with improved esd tolerance
JP3881660B2 (ja) * 2004-02-12 2007-02-14 株式会社東芝 半導体装置及びその製造方法
US20050285222A1 (en) 2004-06-29 2005-12-29 Kong-Beng Thei New fuse structure
US20060258121A1 (en) * 2005-05-10 2006-11-16 Bing-Chang Wu Method of blowing the fuse structure
JP4959267B2 (ja) * 2006-03-07 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの抵抗値の増加方法

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Publication number Publication date
US7635907B2 (en) 2009-12-22
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