JP2010192647A - 半導体装置、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。
【選択図】図１

Description

本発明は、半導体装置に関し、特にｅＦｕｓｅ（電気ヒューズ）を持つ半導体装置に関する。

通常、同一チップ内のＶｉａ（ビア）径は、部位に関係無く同じ寸法である。

そのため、チップ全体のＶｉａ径が太い場合、ｅＦｕｓｅ（電気ヒューズ）の初期切断不良や再癒着が起こりやすい。

その理由は、Ｖｉａ径が太い場合、メタル配線とＶｉａの抵抗バランスが崩れ、切断ストレスが、本来かかるべきＶｉａ底ではなく、メタル配線に集中する可能性があるためである。Ｖｉａ底以外に切断ストレスがかかると、切断形状が異常となり、初期切断不良や再癒着の発生原因となる。

逆に、チップ全体のＶｉａ径が細い場合、Ｖｉａの埋め込み具合が悪くなり、接続不良等の品質低下を招く恐れがある。

関連する技術として、特開２００７−３０５６９３号公報（特許文献１）に半導体装置及び電気ヒューズの切断方法が開示されている。この技術では、電気ヒューズは、切断前状態において、それぞれ異なる層に形成された上層配線と、上層配線に接続されたビアと、ビアに接続された下層配線とを含み、切断状態において、導電体が上層配線から外方に流出してなる流出部が形成されるとともに、下層配線とビアとの間に空隙部が形成される。

特開２００７−３０５６９３号公報

ｅＦｕｓｅ（電気ヒューズ）を使用している既存の半導体装置では、製造ばらつきにより、何らかの事情でＶｉａ径が大きくなったり、配線が細くなったりして抵抗バランスが崩れた場合、切断形状が異常となり、初期切断不良や再癒着の発生原因となる可能性がある。

抵抗バランスを保つためには、Ｖｉａ径を小さくするか、配線を太くすると有効であると考えられるが、前者はチップ全体のＶｉａ径を一律に小さくするとチップ全体としてのＶｉａの品質低下を招く恐れがあるという問題があり、後者は配線を太くすると配線の占める領域が大きくなるためレイアウト上困難であるという問題がある。

本発明の半導体装置は、チップ上に設けられた下層配線と、チップ上で下層配線より上層に設けられた上層配線と、下層配線と上層配線とを層間配線により電気的に接続する配線ビアと、下層配線と上層配線とを層間配線により電気的に接続し、過熱により層間配線が切断（カット）状態になるビア型電気ヒューズとを具備する。ビア型電気ヒューズのビア径は、上層配線の断面積よりも小さく、配線ビアのビア径よりも小さいことを特徴とする。

本発明の半導体装置の製造方法では、チップ上に、上層配線と下層配線とを層間配線により電気的に接続する配線ビアのビア孔を設け、同じチップ上に、上層配線と下層配線とを層間配線により電気的に接続し、過熱により層間配線が切断（カット）状態になるビア型電気ヒューズのビア孔を設ける。本発明の半導体装置の製造方法では、配線ビアのビア孔、ビア型電気ヒューズのビア孔、及び上層配線を設ける際に、ビア型電気ヒューズのビア径が、上層配線の断面積よりも小さく、配線ビアのビア径よりも小さい状態となるサイズで、配線ビアのビア孔、ビア型電気ヒューズのビア孔、及び上層配線を設けることを特徴とする。

Ｖｉａや上層配線の寸法を換え、断面積比を最適化することにより、Ｖｉａ型ｅＦｕｓｅ（ビア型電気ヒューズ）の初期切断不良や再癒着の低減、及びチップ全体としてのＶｉａ品質、製品歩留まりの確保が可能となる。

本発明の半導体装置の特徴部分を示す概念図である。 ｅＦｕｓｅ（電気ヒューズ）の切断（カット）を説明するための図である。 ｅＦｕｓｅの構造の例を示す図である。 ｅＦｕｓｅの切断状態が正常な場合と異常な場合の実験参考値を示す図である。 ｅＦｕｓｅの切断状態が正常な場合と異常な場合の、それぞれの切断状態の例を示す図である。

以下に、本発明の実施形態について添付図面を参照して説明する。
図１は、本発明の半導体装置の特徴部分を示す。
本発明の半導体装置は、ｅＦｕｓｅ（電気ヒューズ）部１０と、他の素子２０を備える。

ｅＦｕｓｅ部１０は、第１の配線１１と、Ｖｉａ（ビア）１２と、第２の配線１３を含む。

他の素子２０は、第１の配線２１と、Ｖｉａ２２と、第２の配線２３を含む。

第１の配線１１と第２の配線１３は、それぞれ異なる層に形成されている。また、第１の配線２１と第２の配線２３は、それぞれ異なる層に形成されている。ここでは、第１の配線１１と第１の配線２１は、チップ上に設けられた下層配線である。また、第２の配線１３と第２の配線２３は、チップ上で下層配線よりも上層に設けられた上層配線である。なお、第１の配線１１と第１の配線２１は、同一の配線層でも良い。また、第２の配線１３と第２の配線２３は、同一の配線層でも良い。

第１の配線１１、第２の配線１３、第１の配線２１、及び第２の配線２３は、メタル配線である。第１の配線１１、第２の配線１３、第１の配線２１、及び第２の配線２３の例として、メタルマスクや、メタル基板（メタルベースのプリント基板）のメタルコア等を想定している。この場合、メタル材料としては、アルミ、銅等が考えられる。ここでは、Ｖｉａ１２及びＶｉａ２２におけるビアメタル（ｖｉａ ｍｅｔａｌ）も、同種のメタル材料であるものとする。但し、実際には、これらの例に限定されない。

Ｖｉａ１２は、第１の配線１１と第２の配線１３を層間配線（ビア配線）により電気的に接続し、過熱により層間配線が切断（カット）状態になるＶｉａ型ｅＦｕｓｅ（ビア型電気ヒューズ）である。また、Ｖｉａ２２は、第１の配線２１と第２の配線２３を層間配線により電気的に接続する通常の配線ビアである。すなわち、Ｖｉａ１２とＶｉａ２２は、いずれも上層配線と下層配線を接続する。

図２を参照して、ｅＦｕｓｅ部１０の切断（カット）について説明する。

ｅＦｕｓｅ部１０の切断は、Ｖｉａ１２での発熱現象により発生する。ここでは、ｅＦｕｓｅ部１０は、通電によるＶｉａ１２の過熱により、材質のＣｕ（銅）等の体積収縮や、層間膜に生じたクラック（ｃｒａｃｋ：亀裂）への吸出しを利用して、Ｖｉａ１２に安定してボイド（ｖｏｉｄ：空隙）を形成するように設計されている。

ｅＦｕｓｅ部１０は、切断された場合、室温になるまで熱収縮し続け、Ｖｉａ上部にボイドを形成しながら完全に固まる。

本発明の半導体装置は、このように、ｅＦｕｓｅ部１０を、低抵抗（カット前）から高抵抗（カット後）に変更することで、不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）として使用可能なデバイスである。

次に、ｅＦｕｓｅ部１０の切断状態が正常な場合（正常カットモード）と、ｅＦｕｓｅ部１０の切断状態が異常な場合（異常カットモード）について説明する。

ここでは、図３に示すように、第１の配線１１を「Ｍ１」とし、Ｖｉａ１２を「Ｖ１」とし、第２の配線１３を「Ｍ２」とする。また、第２の配線１３から第１の配線１１に向かって電流が流れるものとする。

なお、ｅＦｕｓｅ部１０の切断状態が正常な場合と異常な場合を比較するため、同じ条件化で様々なＶｉａ径（Ｖｉａの断面積）でのｅＦｕｓｅ部１０の切断実験を行い、評価を繰り返した。

図４に、実験結果のうち、ｅＦｕｓｅ部１０の切断状態が正常な場合と異常な場合の代表的な実験結果における「Ｖ１」及び「Ｍ２」の実験参考値を示す。ここでは、カット電圧「３．３Ｖ」で実験を行っている。

（１）ｅＦｕｓｅ部１０の切断状態が正常な場合（正常カットモード）
Ｖｉａ１２「Ｖ１」が正常に切断された場合の実験参考値を示す。ここでは、Ｖｉａ１２「Ｖ１」の断面積は「１００００ｎｍ^２」とする。また、第２の配線１３「Ｍ２」の断面積は「１８０００ｎｍ^２」とする。この実験では、ｅＦｕｓｅ部１０の切断状態が正常に行われた場合は、第２の配線１３「Ｍ２」と、Ｖｉａ１２「Ｖ１」との断面積比に基づく関係は、「Ｍ２／Ｖ１＝１８０００／１００００＝１．８」となる。

（２）ｅＦｕｓｅ部１０の切断状態が異常な場合（異常カットモード）
Ｖｉａ１２「Ｖ１」が異常に切断された場合の実験参考値を示す。ここでは、Ｖｉａ１２「Ｖ１」の断面積は「１３０００ｎｍ^２」とする。また、第２の配線１３「Ｍ２」の断面積は「２００００ｎｍ^２」とする。この実験では、ｅＦｕｓｅ部１０の切断状態が異常に行われた場合は、第２の配線１３「Ｍ２」と、Ｖｉａ１２「Ｖ１」との断面積比に基づく関係は、「Ｍ２／Ｖ１＝２００００／１３０００≒１．５」となる。

（３）ｅＦｕｓｅ部１０の切断状態が異常な場合（異常カットモード）
Ｖｉａ１２「Ｖ１」が異常に切断された場合の他の実験参考値を示す。ここでは、Ｖｉａ１２「Ｖ１」の断面積は「１５０００ｎｍ^２」とする。また、第２の配線１３「Ｍ２」の断面積は「２００００ｎｍ^２」とする。この実験では、ｅＦｕｓｅ部１０の切断状態が異常に行われた場合は、第２の配線１３「Ｍ２」と、Ｖｉａ１２「Ｖ１」との断面積比に基づく関係は、「Ｍ２／Ｖ１＝２００００／１５０００≒１．３」となる。

なお、上記の実験における「Ｖ１」や「Ｍ２」の値は、一般化したモデルに基づく値に過ぎない。「Ｖ１」や「Ｍ２」の値は、適用プロセス世代により代わるものとする。

ｅＦｕｓｅ部１０のカットには、Ｍ１、Ｍ２、及びガードメタルを介した放熱現象が関係しているため、本発明では、製造規格内で各パラメータがばらついた場合でも、ｅＦｕｓｅ部１０がｅＦｕｓｅの特性を維持できているかを検討し、評価している。

図５に、実験結果のうち、ｅＦｕｓｅ部１０の切断状態が正常な場合と異常な場合の代表的な実験結果を示す。

ｅＦｕｓｅ部１０の切断状態が正常な場合（正常カットモード）では、Ｖｉａ１２が完全に切断されている。そのため、第２の配線１３とＶｉａ１２の抵抗バランスが保たれており、切断ストレスがＶｉａ１２のＶｉａ底にかかるため、第２の配線１３はあまり熱膨張しない。ここでは、第１の配線１１と第２の配線１３とが電気的に完全に切断されており、ｅＦｕｓｅ部１０はｅＦｕｓｅの特性を維持できている。

ｅＦｕｓｅ部１０の切断状態が異常な場合（異常カットモード）では、Ｖｉａ１２が完全には切断されず、微小な破片として下層の第１の配線１１との間に残る。また、第２の配線１３とＶｉａ１２の抵抗バランスが崩れ、図５の例では、切断ストレスが、本来かかるべきＶｉａ１２のＶｉａ底ではなく、第２の配線１３に集中しており、第２の配線１３が熱膨張により厚みを増し、下層の第１の配線１１に接触（再癒着）している。すなわち、第１の配線１１と第２の配線１３とが電気的に切断されておらず、ｅＦｕｓｅ部１０がｅＦｕｓｅの特性を維持できていない。

ここでは、切断状態が正常な場合（正常カットモード）のＶｉａ１２と、切断状態が異常な場合（異常カットモード）のＶｉａ１２を区別するために、切断状態が正常な場合（正常カットモード）のＶｉａ１２「Ｖ１」を「ＶＡ１」とする。従って、「Ｍ２」と、「ＶＡ１」との断面積比に基づく関係は、「Ｍ２／ＶＡ１＝１．８」である。また、切断状態が異常な場合（異常カットモード）のＶｉａ１２「Ｖ１」を「ＶＢ１」とする。従って、「Ｍ２」と「ＶＢ１」との断面積比に基づく関係は、「Ｍ２／ＶＢ１≒１．５」である。このとき、「ＶＡ１」と「ＶＢ１」との断面積比に基づく関係は、「ＶＡ１／ＶＢ１＝（Ｍ２／ＶＢ１）／（Ｍ２／ＶＡ１）＝１．５／１．８≒０．８」となる。

すなわち、ｅＦｕｓｅ部１０の切断状態を正常にする場合、第２の配線１３「Ｍ２」と、切断状態が正常な場合（正常カットモード）のＶｉａ１２「ＶＡ１」との断面積比に基づく関係が、「Ｍ２／ＶＡ１≧１．８」となった上で、切断状態が正常な場合（正常カットモード）のＶｉａ１２「ＶＡ１」と、切断状態が異常な場合（異常カットモード）のＶｉａ１２「ＶＢ１」との断面積比に基づく関係が、「ＶＡ１／ＶＢ１≦０．８」となれば良いということが、繰り返しての実験により得られたデータから推測される。すなわち、本実験の例では、ｅＦｕｓｅ部１０の切断状態を正常にする場合、Ｖｉａ１２の断面積を、少なくとも、切断状態が異常な場合（異常カットモード）のＶｉａ１２の断面積の０．８倍以下にすれば良いと推測される。

本実験の結果から、切断状態が正常な場合（正常カットモード）のＶｉａ１２「ＶＡ１」の断面積は、第２の配線１３「Ｍ２」の断面積や、切断状態が異常な場合（異常カットモード）のＶｉａ１２「ＶＢ１」の断面積よりも小さいことがわかる。すなわち、切断状態を正常な状態にするためには、Ｖｉａ１２「Ｖ１」の断面積を小さくすれば良い。

ここで、チップ全体のＶｉａ径を一律に小さくするとチップ全体としてのＶｉａの品質低下を招く恐れがあるため、Ｖｉａ１２の断面積のみ小さくすることになる。この場合、他の素子２０のＶｉａ２２を「Ｖ２」とすると、Ｖｉａ２２「Ｖ２」と、Ｖｉａ１２「Ｖ１」との断面積比に基づく関係は、「Ｖ２＞Ｖ１」となる。

なお、実際には、他の素子２０において、上層配線と下層配線、及びこれらを接続するＶｉａの断面積は、等しくなることもある。この場合、第１の配線２１を第１の配線１１と同じく「Ｍ１」とし、第２の配線２３を第２の配線１３と同じく「Ｍ２」とすると、第１の配線２１「Ｍ１」と、第２の配線２３「Ｍ２」と、Ｖｉａ２２「Ｖ２」との断面積比に基づく関係は、「Ｍ１＝Ｍ２＝Ｖ２」である。このとき、第２の配線１３「Ｍ２」と、Ｖｉａ１２「Ｖ１」との断面積比に基づく関係が、「Ｍ２／Ｖ１≧１．８」となった場合、当然に、Ｖｉａ２２「Ｖ２」と、Ｖｉａ１２「Ｖ１」との断面積比に基づく関係は、「Ｖ２／Ｖ１≧１．８」となる。なお、「Ｖ２／Ｖ１≧１．８」は、「Ｖ２＞Ｖ１」の条件を満たしている。

この場合、上層配線の断面積や、他の素子のＶｉａ径を変更せずに、ｅＦｕｓｅ部１０の切断状態を正常にする場合は、第２の配線１３「Ｍ２」の断面積や、Ｖｉａ２２「Ｖ２」の断面積が、Ｖｉａ１２「Ｖ１」の断面積の１．８倍以上となるようにＶｉａ１２を設ければ良いことになる。

また、上層配線の断面積や、他の素子のＶｉａ径も変更して、ｅＦｕｓｅ部１０の切断状態を正常にする場合は、第２の配線１３「Ｍ２」の断面積や、Ｖｉａ２２「Ｖ２」の断面積が、Ｖｉａ１２「Ｖ１」の断面積の１．８倍以上となるようにＶｉａ１２、第２の配線１３、及びＶｉａ２２を設ければ良いことになる。このとき、Ｖｉａ１２、第２の配線１３、及びＶｉａ２２の占める領域全体（総領域）が、本発明を適用しなかった場合にこれらの占める領域全体よりも大きくならないようにする。

いずれにしても、ｅＦｕｓｅ部１０の切断状態を正常にする場合、ｅＦｕｓｅ部１０のＶｉａ１２のＶｉａ径は、第２の配線１３の断面積や、他の素子２０のＶｉａ２２のＶｉａ径よりも小さくする必要があることがわかる。

なお、図１では、Ｖｉａ１２のＶｉａ径を「ａ」とし、Ｖｉａ２２のＶｉａ径を「ｂ」としている。ｅＦｕｓｅ部１０の切断状態を正常にする場合、「ａ」と「ｂ」との断面積比に基づく関係が「ｂ＞ａ」となるように、Ｖｉａ１２のＶｉａ径を設計すれば良い。

すなわち、本発明の半導体装置の製造方法においては、Ｖｉａ径が前述の各条件を満たすサイズになるように、Ｖｉａ１２やＶｉａ２２のビア孔を設けるようにする。

以下に、本発明の半導体装置の製造方法について説明する。

本発明の半導体装置の製造方法では、チップ上に、第２の配線２３と第１の配線２１とを層間配線により電気的に接続するＶｉａ２２のビア孔を設ける。また、同じチップ上に、第２の配線１３と第１の配線１１とを層間配線により電気的に接続し、過熱により層間配線が切断（カット）状態になるＶｉａ１２のビア孔を設ける。このとき、同じチップ上に、Ｖｉａ２２のビア孔、Ｖｉａ１２のビア孔、及び第２の配線２３を設ける際、Ｖｉａ１２のＶｉａ径が、第２の配線１３の断面積よりも小さく、Ｖｉａ２２のＶｉａ径よりも小さい状態となるサイズで、Ｖｉａ２２のビア孔、Ｖｉａ１２のビア孔、及び第２の配線２３を設ける。

なお、Ｖｉａ１２は、Ｖｉａ型ｅＦｕｓｅ（ビア型電気ヒューズ）である。Ｖｉａ２２は、通常の配線ビアである。第２の配線１３と第２の配線２３は、上層配線である。第１の配線２１は、下層配線である。

また、本発明の半導体装置の製造方法では、第２の配線１３の断面積が、Ｖｉａ１２のＶｉａ径の１．８倍以上となるサイズで、Ｖｉａ１２のビア孔と第２の配線１３を設ける。

また、本発明の半導体装置の製造方法では、Ｖｉａ２２のＶｉａ径が、上層配線の断面積と等しく、Ｖｉａ１２のＶｉａ径の１．８倍以上となるサイズで、Ｖｉａ２２及びＶｉａ１２のビア孔と第２の配線１３を設ける。

なお、本発明の半導体装置の製造方法では、Ｖｉａ１２のＶｉａ径が、少なくとも、Ｖｉａ１２の層間配線が異常な切断状態になる場合のＶｉａ径の０．８倍以下となるサイズで、Ｖｉａ１２のビア孔を設ける。

以上のように、本発明は、Ｖｉａ型ｅＦｕｓｅの歩留まりを改善するための技術である。

本発明では、マスク上、ｅＦｕｓｅ部のＶｉａ径を、他の素子のＶｉａ径よりも小さいサイズとなるようにレイアウトする。例えば、ｅＦｕｓｅ部のＶｉａ径のみを小さくし、他の素子のＶｉａ径、及び上層配線については従来の寸法を維持する。或いは、ｅＦｕｓｅ部のＶｉａ径、他の素子のＶｉａ径、及び上層配線の各々の寸法を換え、ｅＦｕｓｅ部のＶｉａ径が相対的に小さくなるように断面積比を最適化するようにしても良い。

このように、同一チップ内でｅＦｕｓｅ部のＶｉａ径サイズを、その他の素子のＶｉａ径より小さくすることで、Ｖｉａの品質を確保しつつ、ｅＦｕｓｅの初期切断不良や再癒着を低減することを可能にする。

Ｖｉａ型ｅＦｕｓｅの場合、メタル配線とＶｉａの抵抗バランスが崩れると不良が多発するため、そのバランスを保つことを目的として、Ｖｉａ径を細くする必要がある。しかし、チップ全体のＶｉａ径を一律に細くしてしまうと、ｅＦｕｓｅ以外のＶｉａ品質を下げてしまう可能性がある。そこで、部分的にＶｉａ径を変えることで、従来のＶｉａ品質を確保したまま、ｅＦｕｓｅの歩留まりを向上させることができる。

本発明によれば、ＤＲＡＭやＳＲＡＭ等のメモリの冗長性（ｒｅｄｕｎｄａｎｃｙ）を増大することが可能である。本発明は、チップ又はデバイスのＩＤ（識別情報）のためのメモリ素子等への適用が考えられる。

以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。

１０… ｅＦｕｓｅ（電気ヒューズ）部
１１… 第１の配線（下層配線）
１２… Ｖｉａ（ビア型電気ヒューズ）
１３… 第２の配線（上層配線）
２０… 他の素子
２１… 第１の配線（下層配線）
２２… Ｖｉａ（配線ビア）
２３… 第２の配線（上層配線）

Claims (10)

1. チップ上に設けられた下層配線と、
   前記チップ上で前記下層配線より上層に設けられた上層配線と、
   前記下層配線と前記上層配線とを層間配線により電気的に接続する配線ビアと、
   前記下層配線と前記上層配線とを層間配線により電気的に接続し、過熱により層間配線が切断（カット）状態になるビア型電気ヒューズと
   を具備し、
   前記ビア型電気ヒューズのビア径は、前記上層配線の断面積よりも小さく、前記配線ビアのビア径よりも小さい
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記上層配線の断面積は、前記ビア型電気ヒューズのビア径の１．８倍以上である
   半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記配線ビアのビア径は、前記ビア型電気ヒューズのビア径の１．８倍以上である
   半導体装置。
4. 請求項１乃至３のいずれか一項に記載の半導体装置であって、
   前記ビア型電気ヒューズのビア径は、少なくとも、前記ビア型電気ヒューズの層間配線が異常な切断状態になる場合のビア径の０．８倍以下である
   半導体装置。
5. 請求項１乃至４のいずれか一項に記載の半導体装置であって、
   前記ビア型電気ヒューズ及び前記配線ビアを持つ不揮発性メモリ
   を更に具備する
   半導体装置。
6. チップ上に、上層配線と下層配線とを層間配線により電気的に接続する配線ビアのビア孔を設け、
   前記チップ上に、前記下層配線と前記上層配線とを層間配線により電気的に接続し、過熱により層間配線が切断（カット）状態になるビア型電気ヒューズのビア孔を設け、
   前記配線ビアのビア孔、前記ビア型電気ヒューズのビア孔、及び前記上層配線を設ける際、前記ビア型電気ヒューズのビア径が、前記上層配線の断面積よりも小さく、前記配線ビアのビア径よりも小さい状態となるサイズで、前記配線ビアのビア孔、前記ビア型電気ヒューズのビア孔、及び前記上層配線を設ける
   半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記上層配線の断面積が、前記ビア型電気ヒューズのビア径の１．８倍以上となるサイズで、前記ビア型電気ヒューズのビア孔と前記上層配線とを設ける
   半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記配線ビアのビア径が、前記ビア型電気ヒューズのビア径の１．８倍以上となるサイズで、前記配線ビアのビア孔と前記ビア型電気ヒューズのビア孔とを設ける
   半導体装置の製造方法。
9. 請求項６乃至８のいずれか一項に記載の半導体装置の製造方法であって、
   前記ビア型電気ヒューズのビア径が、少なくとも、前記ビア型電気ヒューズの層間配線が異常な切断状態になる場合のビア径の０．８倍以下となるサイズで、前記ビア型電気ヒューズのビア孔を設ける
   半導体装置の製造方法。
10. 請求項６乃至９のいずれか一項に記載の半導体装置の製造方法であって、
    前記配線ビアのビア孔、前記ビア型電気ヒューズのビア孔、及び前記上層配線の寸法を換え、断面積比を最適化し、前記ビア型電気ヒューズのビア径を、相対的に、前記上層配線の断面積よりも小さく、前記配線ビアのビア径よりも小さい状態にする
    半導体装置の製造方法。

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