JP2007305693A - 半導体装置および電気ヒューズの切断方法 - Google Patents

半導体装置および電気ヒューズの切断方法 Download PDF

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Abstract

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置１００は、半導体基板（不図示）上に形成され、導電体により構成された電気ヒューズ２００を含む。電気ヒューズ２００は、切断前状態において、それぞれ異なる層に形成された上層配線１３４と、上層配線１３４に接続されたビア１２８と、ビア１２８に接続された下層配線１２２とを含み、切断状態において、導電体が上層配線１３４から外方に流出してなる流出部１４２が形成されるとともに、下層配線１２２とビア１２８との間に空隙部１４０が形成される。
【選択図】図６

Description

本発明は半導体装置および電気ヒューズの切断方法に関し、とくに電気ヒューズを含む半導体装置および電気ヒューズの切断方法に関する。
従来、半導体装置にヒューズを搭載しておき、ヒューズを切断することにより半導体装置で使用する抵抗の値を調整したり、不良素子を切り離して正常素子に置き換える等の処理を行う技術が知られている。
ヒューズの切断方法には、ヒューズの一部にレーザを照射することによりヒューズを切断する方式や、ヒューズを電流により切断する方式が用いられている。
特許文献１〜３には、ヒューズを構成する材料がエレクトロマイグレーションにより移動する現象を用いて切断される電気ヒューズが開示されている。
特許文献２（特開２００５−３９２２０号公報）には、より小さい電流により切断可能なヒューズが開示されている。特許文献１において、ヒューズを構成する導電体が複数回折り返す形状に形成されている。図９は、特許文献２に開示されたヒューズを示す平面図である。ここで、ヒューズ１１００は２回折り返している。
ヒューズ１１００は、電流流入端子１１０１、電流流出端子１１０２、および両端子間に、第１往路直線部１１０３、復路直線部１１０４、第２往路直線部１１１３を有する。ヒューズ１１００はさらに、第１往路直線部１１０３と復路直線部１１０４とを結ぶ第１直角接続部１１０６および第２往路直線部１１１３と復路直線部１１０４とを結ぶ第２直角接続部１１０７を有する。上記のような構成のヒューズ１１００において、電流流入端子１１０１から電流流出端子１１０２に所定の電流を流すと、ヒューズ１１００の外側の斜線部１１０８で発生した熱が、ヒューズ１１００の内側の斜線部１１０９で発生する熱に加えられて、斜線部１１０９に挟まれる復路直線部１１０４の切断を加速させる。これにより、ヒューズ１１００が容易に切断される。
また、特許文献３（特開２００５−５７１８６号公報）には、ヒューズのうち、切断させる部分をプレートで囲むことにより、ヒューズに電流を流したときにヒューズの切断部に発生する熱をヒューズの切断部近傍に閉じこめたり蓄積するようにした構成が開示されている。
特許文献４（特開２００４−１８６５９０号公報）には、半導体基板内または上方に、導電層および絶縁膜がこの順で形成され、絶縁膜を貫通し導電層の上面に達する接続孔が設けられた半導体装置が開示されている。当該半導体装置は、絶縁膜上に形成された平坦部と該平坦部に連続して接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部とを含む配線層を備える。ここで、接続孔に形成された配線層の形状は屈曲しており、接続孔下部で薄くなっている。当該構造はヒューズ素子構造であり、厚さの薄い部分は抵抗が高くなるため、下部配線層と上層配線層との間の電気的接続を切断できる最小の電流値を小さくすることができる。このような構成により、小さい電流密度でも切断しやすいヒューズ素子構造と多層配線構造とを整合性良く形成することができるとされている。
米国特許４０６４４９３号 特開２００５−３９２２０号公報 特開２００５−５７１８６号公報 特開２００４−１８６５９０号公報
しかし、特許文献４に記載の技術は、ヒューズ素子を切断する前の状態において、接続孔に空洞部を形成している。そのため、このような空洞部を形成するために特別な工程が必要になる。また、空洞部が埋まらない条件で空洞部上に絶縁膜を形成する必要があり、絶縁膜の形成に制限が生じる。さらに、このようなヒューズ素子構造は、ビアと配線とを同時に形成するデュアルダマシンの多層配線構造とは同時に製造することができないという問題もある。
また、特許文献１〜３に記載されたように、ヒューズを構成する材料がエレクトロマイグレーションにより移動する現象を用いてヒューズを切断した場合、ヒューズ切断後に半導体装置に熱処理が施されると、材料がエレクトロマイグレーションにより再度移動して、切断箇所で再接続が生じる可能性が考えられる。もし、このような再接続が生じてしまうと、切断対象の電気ヒューズを切断しておいても、その電気ヒューズが切断されているか否かを検知する際に、正しい結果が得られないことになる。
以上のような再接続が生じる可能性はそれほど高くなく、通常の動作に用いる分には問題はないと考えられるが、半導体装置の信頼性が非常に高度に要求される場合や過酷な条件下で使用される場合等は、切断された電気ヒューズが切断状態を保持する保持特性をより高める必要がある。
本発明者は、ヒューズを電流により切断する方式において、従来のヒューズ切断方法とは異なる新たな手法を見出した。
本発明によれば、
半導体基板と、
前記半導体基板上に形成され、導電体により構成された電気ヒューズと、
を含み、
前記電気ヒューズは、
切断前状態において、それぞれ異なる層に形成された第１の配線と、前記第１の配線に接続されたビアと、前記ビアに接続された第２の配線とを含み、
切断状態において、前記導電体が前記第２の配線から外方に流出してなる流出部が形成されるとともに、前記第１の配線と前記ビアとの間または前記ビアに空隙部が形成される半導体装置が提供される。
本発明者は、電気ヒューズの構成や電気ヒューズへの電圧印加方法等を制御することにより、電気ヒューズ切断時に、電気ヒューズの一部で電気ヒューズを構成する導電体を強制的に外方に流出させ、材料の移動・供給のバランスを崩すことにより、他の部分に大きな切断箇所を形成するという電気ヒューズの新たな切断手法を見出した。これにより、切断された電気ヒューズの切断状態を良好に保つことができる。
本発明の電気ヒューズは、切断状態において、「流出部」が形成される点で、従来の電気ヒューズと異なる。ここで、「外方」とは、切断前状態において第２の配線が形成されていた領域の外方とすることができ、たとえば、第２の配線が形成されていた配線溝外とすることができる。このような構成とすることにより、切断箇所となる空隙部を大きく形成することができる。また、流出部とは異なる箇所に空隙部が設けられるため、切断された電気ヒューズが再接続される可能性を大幅に低減することができる。
さらに、本発明の半導体装置によれば、切断前状態において、電気ヒューズがそれぞれ異なる層に形成された第１の配線と、前記第１の配線に接続されたビアと、前記ビアに接続された第２の配線とを含む。このような構成の電気ヒューズに、過剰なパワーを印加することにより、半導体基板の面内方向の面積が広い配線部分に流出部が形成されるとともに、半導体基板の面内方向の面積が狭いビア部分に空隙部が設けられるようにすることができる。つまり、電気ヒューズを配線とビアとの接続構造で構成することにより、流出部および空隙部を容易に形成することができる。また、切断された電気ヒューズの切断状態を良好に保つことができる。
本発明によれば、
半導体基板上に形成され、それぞれ導電体により構成されるとともに異なる層に形成された第１の配線、前記第１の配線に接続されたビア、前記ビアに接続された第２の配線を含む電気ヒューズの切断方法であって、
前記第１の配線と前記第２の配線との間に所定の電圧を印加して前記電気ヒューズに電流を流し、前記導電体を前記第２の配線から外方に流出させるとともに前記ビアと前記第１の配線との間または前記ビアに空隙部を形成する電気ヒューズの切断方法が提供される。
本発明の電気ヒューズの切断方法によれば、切断状態において、電気ヒューズを構成する導電体を第２の配線から外方に流出させて空隙部を形成するため、切断箇所となる空隙部を大きく形成することができる。また、導電体が流出された箇所とは異なる箇所に空隙部が設けられるため、切断された電気ヒューズが再接続される可能性を大幅に低減することができる。これにより、切断された電気ヒューズの切断状態を良好に保つことができる。
また、本発明によれば、切断対象のヒューズを選択する工程と、選択対象の電気ヒューズを上記電気ヒューズの切断方法により切断する工程と、を含む半導体装置の製造方法が提供される。
本発明によれば、切断された電気ヒューズの切断状態を良好に保つことができる。
本発明の実施の形態において、電気ヒューズは、配線、ビアおよび配線の積層構造により構成することができる。これらの配線およびビアは、それぞれ絶縁膜中に形成された構成とすることができる。また、配線およびビアを構成する導電体は、銅を主成分として含む銅含有金属膜により構成することができる。さらに、配線およびビアの側壁および底面がそれぞれバリアメタル膜で覆われた構成とすることができる。また、配線表面には、バリア絶縁膜が形成された構成とすることができる。
本実施の形態において、このような構成の電気ヒューズは、以下の手順で切断される。
（１）電気ヒューズに過剰なパワーを印加して、たとえば上層配線から電子を過剰に注入することで、配線およびビアを加熱する。
（２）加熱された配線およびビアを構成する導電体が膨張し、周囲の絶縁膜やバリアメタル膜にクラックが発生する。このとき、半導体基板の面内方向の面積が大きい配線（すなわち体積の大きい配線）周囲にクラックが発生する。
（３）絶縁膜やバリアメタル膜のクラック中に導電体が流出し、電気ヒューズを構成する導電体の密度が下がる。
（４）これに伴い、半導体基板の面内方向の面積が小さいビア部分（すなわち体積の小さいビア部分）の導電体が導電体が流出した方向に吸い上げられる。これにより、ビア部分に切断箇所が生じ、電気ヒューズが切断される。
なお、以上の手法による電気ヒューズの切断方法を、「クラックアシスト型」という。 まず、クラックアシスト型で電気ヒューズを切断する際の動作を説明する。
図１は、クラックアシスト型で電気ヒューズを切断した際の状態を示す図である。
電気ヒューズ２００は、導電体２０６と、その一端および他端にそれぞれ設けられた第１の端子２０２および第２の端子２０４とを有する。導電体２０６は、配線やビアを構成する。ここでは、説明を簡単にするために直線として示す。電気ヒューズ２００は、第１の端子２０２と第２の端子２０４との間に電流を流すことにより導電体２０６が切断される電気ヒューズ（Ｅヒューズ）である。電気ヒューズ２００は、半導体基板（不図示）上に形成することができる。ここで、電気ヒューズ２００の切断時には、第１の端子２０２を高電圧（たとえばＶｃｃ）とするとともに、第２の端子２０４を低電圧（たとえば接地）とする。これにより、第１の端子２０２から第２の端子２０４の方向に電流が流れる。そのため、電子は第２の端子２０４から第１の端子２０２の方向に移動する。第１の端子２０２と第２の端子２０４との間に所定の電流値を超える電流を流すと、導電体２０６が外方に流出してなる流出部２１２が形成される。また、流出部２１２の形成に伴い、導電体２０６が流出部２１２の方向に急激に移動して、切断箇所２１４が形成される。
導電体２０６に切断箇所２１４が生じると、導電体２０６に電流が流れなくなり、導電体２０６が徐々に冷却される。このとき、たとえば図１（ａ）に示すように、切断箇所２１４よりも第２の端子２０４側に流出部２１２が形成されていた場合、流出部２１２と切断箇所２１４との間では、切断箇所２１４から流出部２１２の方向に冷却時の張力が働き、導電体２０６が流出部２１２の方向に移動する。また、切断箇所２１４と第１の端子２０２との間では、第１の端子２０２と第２の端子２０４との間に電流が流れていたときの電子移動の影響で、導電体２０６が第１の端子２０２の方向に移動する。これにより、切断箇所２１４の両側で導電体２０６が互いに反対方向に移動して、切断箇所２１４を充分大きく形成することができる。
また、たとえば図１（ｂ）に示すように、切断箇所２１４よりも第１の端子２０２側に流出部２１２が形成されていた場合、切断箇所２１４と流出部２１２との間では、切断箇所２１４から流出部２１２の方向に冷却時の張力が働き、導電体２０６が流出部２１２の方向に移動する。このとき、切断箇所２１４と第２の端子２０４との間では、第１の端子２０２と第２の端子２０４との間に電流が流れていたときの電子移動の影響で、導電体２０６が切断箇所２１４の方向に移動する。しかし、導電体２０６が切断箇所２１４の方向に移動する量は、導電体２０６が流出部２１２の方向に移動する量に比べて微少である。また、本実施の形態において電気ヒューズ２００の切断時に、多量の導電体２０６が流出部２１２に流れ込んでおり、切断箇所２１４を大きくすることができる。これにより、切断箇所２１４を充分大きく保つことができる。
また、たとえば、図１（ｃ）に示すように、切断箇所２１４と第１の端子２０２との間、および切断箇所２１４と第２の端子２０４との間の２カ所に流出部２１２が形成されている場合、２カ所の流出部２１２の方向に冷却時の張力が働き、導電体２０６が２カ所の流出部２１２の方向に移動する。これにより、切断箇所２１４の両側で導電体２０６が互いに反対方向に移動して、切断箇所２１４を充分大きく形成することができる。
次に、電気ヒューズ２００への電圧印加方法を説明する。
上述したように、本実施の形態において、電気ヒューズ２００に過剰なパワーを印加して導電体２０６に流出部２１２を形成するとともに切断箇所２１４を生じさせる。本実施の形態において、第１の端子２０２と第２の端子２０４との間には、たとえば２〜５Ｖ程度の電圧を印加する。これにより、電気ヒューズ２００に流出部２１２および切断箇所２１４を形成するようにすることができる。
図２は、電気ヒューズ２００を含む回路構成を示す図である。
電気ヒューズ２００の第１の端子２０２は電源線２２２に接続されており、第２の端子２０４はトランジスタ２２０のソース・ドレインの一方に接続されている。トランジスタ２２０のソース・ドレインの他方は接地される。また、ここでは図示していないが、半導体基板上には複数の電気ヒューズ２００が形成され、複数の電気ヒューズ２００が電源線２２２に接続される。そのため、電源線２２２には、浮遊容量２２４が付加された状態となる。このように構成された回路において、電気ヒューズ２００を切断する手順を説明する。
本実施の形態において、電源線２２２をオンとするとともに、トランジスタ２２０をオンとすることにより、第１の端子２０２に電源電圧ＶＣＣが印加され、第２の端子２０４が接地されて、導電体２０６に電流が流れる。その結果、導電体２０６に切断箇所が生じる。ここで、電気ヒューズ２００への電圧印加を行う際には、電源線２２２をオンとした後にトランジスタ２２０をオンとすることができる。
図３は、トランジスタのオンのタイミングと、電気ヒューズの第１の端子と第２端子との間に印加される電圧値とを示す図である。
図中、下の実線は、トランジスタ２２０のオンオフの状態を示し、上の実線は、電気ヒューズ２００の第１の端子２０２に付与される電位の状態を示す図である。トランジスタ２２０をオンとするタイミングを図中一点破線で示す。電源線２２２をオンにした後にトランジスタ２２０をオンとすると、トランジスタ２２０がオンとなったタイミングで一瞬の電圧降下が生じるが、その後すぐに電位はＶＣＣとなる。そのため、トランジスタ２２０をオンとした時点で電気ヒューズ２００の両端に電圧値Ｖｃｃが印加され、電気ヒューズ２００に過剰なパワーが印加されることになる。これにより、導電体２０６を外方に流出させて流出部２１２を形成するとともに大きな切断箇所２１４を形成することができる。
図４は、複数の電気ヒューズ２００を含む半導体装置１００の回路構成の他の例を示す図である。
ここで、第１の端子２０２を、電気ヒューズ２００を切断することにより減少する電荷量よりも充分大きい電荷量を蓄積できる容量を有する回路に接続しておくことができる。電源線２２２は、外部端子３００を介して外部電源３０２と接続されている。また、電源線２２２は、充分大きい容量を有するたとえば外部容量３０４やＥＳＤ保護回路３０６等の回路に接続される。外部容量３０４は、たとえばプローブカード等のチップ外部に設けた構成とすることができる。電源線２２２は、外部容量３０４およびＥＳＤ保護回路３０６の両方に接続された構成とすることもでき、いずれか一方に接続された構成とすることもできる。
ここで、たとえば浮遊容量２２４の容量をＣ０、外部容量３０４およびＥＳＤ保護回路３０６のうち、電源線２２２に接続されたものの容量をＣ１とする。また、外部電源３０２から供給される電圧をＶＣＣとすると、電気ヒューズ２００切断前に半導体装置１００に蓄積される電荷量Ｑは、
Ｑ＝（Ｃ０＋Ｃ１）×ＶＣＣ
となる。
電気ヒューズ２００切断時に流れる電流をＩｃｕｔ、電気ヒューズ２００切断にかかる時間をＴｃｕｔとすると、電気ヒューズ２００を切断することにより減少する電荷量は、
ΔＱ＝Ｉｃｕｔ×Ｔｃｕｔ
となる。
本実施の形態において、ΔＱ／Ｑ＜０．０１（式１）となるように、Ｃ０およびＣ１を設定することができる。これにより、図３に示したようにトランジスタ２２０がオンとなったタイミングで一瞬生じる電圧降下を抑制することができる。なお、電源線２２２に多数の電気ヒューズ２００が接続され、浮遊容量２２４の容量Ｃ０のみで式１を満たす場合は、外部容量３０４やＥＳＤ保護回路３０６を電源線２２２に接続しない構成とすることもできる。また、容量Ｃ０と外部容量３０４およびＥＳＤ保護回路３０６のいずれか一方とのみで式１を満たす場合は、外部容量３０４およびＥＳＤ保護回路３０６のいずれか一方のみを電源線２２２に接続した構成とすることができる。
半導体装置１００を以上の構成とするとともに、図３を参照して説明した手順で電圧を印加することにより、導電体２０６が過剰なパワーで切断される。これにより、導電体２０６を外方に流出させて流出部２１２を形成して大きな切断箇所２１４を形成することができる。
次に、本実施の形態における電気ヒューズ２００の具体的な構成を説明する。本実施の形態においては、電気ヒューズ２００を多層配線構造により構成する。
図５は、本実施の形態における電気ヒューズ２００の構成を示す上面模式図である。
ここで、第１の端子２０２および下層配線１２２（第１の配線）は、下層に形成される。第２の端子２０４および上層配線１３４（第２の配線）は、上層に形成される。下層配線１２２と上層配線１３４とは、上層と下層との間の層に形成されたビア１２８により電気的に接続される。
図５（ａ）は、切断前の状態を示す図である。本実施の形態において、下層配線１２２および上層配線１３４は、体積が異なるように非対称に形成することができる。たとえば、下層配線１２２および上層配線１３４は、半導体基板の面内方向における平面配置において、面積が異なるように形成することができる。このようにすれば、第１の端子２０２と第２の端子２０４との間に電流を流す際に、体積の大きい方の配線がより膨張し、その配線に選択的に流出部を形成することができる。
第１の端子２０２および第２の端子２０４は、下層配線１２２や上層配線１３４よりも幅広に形成することができる。一例として、下層配線１２２や上層配線１３４の幅を０．１μｍ、第１の端子２０２および第２の端子２０４の幅を０．３μｍとすることができる。ただし、配線幅を広くすると放熱しやすくなるため、流出部を形成するための配線近傍に幅広の第１の端子２０２や第２の端子２０４を設けると、流出部が形成されづらくなったり、電気ヒューズ２００が切断されづらくなるおそれがある。そのため、第１の端子２０２や第２の端子２０４を下層配線１２２や上層配線１３４より幅広に形成した場合、第１の端子２０２および第２の端子２０４は、流出部や切断箇所からある程度離れた位置に設けることができる。また、第１の端子２０２や第２の端子２０４は、下層配線１２２や上層配線１３４と同幅に形成することもできる。
図５に示した例では、上層配線１３４は、下層配線１２２よりも半導体基板の面内方向における平面配置において、面積が広く形成される。ここで、下層配線１２２と上層配線１３４との膜厚は略同一とする。このようにすると、上層配線１３４の体積が下層配線１２２の体積よりも大きくなる。このような構成において、第１の端子２０２と第２の端子２０４との間に過剰なパワーを印加することにより、電気ヒューズ２００に電流が流れ、下層配線１２２、ビア１２８、および上層配線１３４を構成する導電体が加熱されて膨張する。ここで、体積が大きい上層配線１３４において、加熱された導電体が周囲に及ぼす力が最も大きくなる。
これにより、上層配線１３４において、導電体が外方へ流出しやすくなり、図５（ｂ）に示すように、上層配線１３４に流出部１４２が形成される。さらに、上層配線１３４において流出部１４２が形成されると、導電体が流出部１４２の方向に移動し、ビア１２８を構成する導電体が流出部１４２の方向に吸い上げられる。この結果、ビア１２８部分に空隙部が形成される。
図６は、図５のＡ−Ａ’断面図の一例を示す図である。
図６（ａ）は切断前の半導体装置１００、図６（ｂ）は切断後の半導体装置１００の構成を示す断面図である。ここでは、シングルダマシン構造の配線構造を示す。
図６（ａ）に示すように、半導体装置１００は、半導体基板（不図示）と、半導体基板上に、以下の順で形成された第１のエッチング阻止膜１０２、第１の層間絶縁膜１０４、第１の保護膜１０６、第２のエッチング阻止膜１０８、第２の層間絶縁膜１１０、第３のエッチング阻止膜１１２、第３の層間絶縁膜１１４、第２の保護膜１１６および第４のエッチング阻止膜１１８を含む。
切断前状態において、電気ヒューズ２００は、下層配線１２２、下層配線１２２に電気的に接続されたビア１２８、およびビア１２８に電気的に接続された上層配線１３４を含む。ここで、下層配線１２２は、第１のエッチング阻止膜１０２、第１の層間絶縁膜１０４および第１の保護膜１０６内に形成される。また、ビア１２８は、第２のエッチング阻止膜１０８、第２の層間絶縁膜１１０および第３のエッチング阻止膜１１２内に形成される。また、上層配線１３４は、第３のエッチング阻止膜１１２、第３の層間絶縁膜１１４および第２の保護膜１１６内に形成される。
下層配線１２２、ビア１２８、および上層配線１３４は、図１の導電体２０６に対応する導電体により構成される。導電体は、銅を主成分として含む銅含有金属膜により構成することができる。銅含有金属膜は、銀を含むことができる。さらに、銅含有金属膜は、Ａｌ、Ａｕ、Ｐｔ、Ｃｒ、Ｍｏ、Ｗ、Ｍｇ、Ｂｅ、Ｚｎ、Ｐｄ、Ｃｄ、Ｈｇ、Ｓｉ、Ｚｒ、Ｔｉ、または、Ｓｎから選択される一又は二以上の異種元素を含む構成とすることもできる。銅含有金属膜は、たとえばめっき法により形成することができる。また、銅含有金属膜の表面は、たとえばシリサイド膜が形成された構成とすることもできる。
さらに、下層配線１２２、ビア１２８、および上層配線１３４の側面および底面には、それぞれ、これらに接してこれらを覆うように設けられた第１のバリアメタル膜１２０、第２のバリアメタル膜１２６、および第３のバリアメタル膜１３２が形成されている。バリアメタル膜は、高融点金属を含む構成とすることができる。第１のバリアメタル膜１２０、第２のバリアメタル膜１２６、および第３のバリアメタル膜１３２は、たとえば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ等により構成することができる。
つまり、切断前の状態において、下層配線１２２とビア１２８との間には、第２のバリアメタル膜１２６がこれらに接して設けられる。また、ビア１２８と上層配線１３４との間には、第３のバリアメタル膜１３２がこれらに接して設けられる。
第１の層間絶縁膜１０４および第３の層間絶縁膜１１４は、ＳｉＯＣ等の低誘電率膜により構成することができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。第１の層間絶縁膜１０４および第３の層間絶縁膜１１４は、同じ材料により構成しても、異なる材料により構成してもいずれでもよい。
また、第２の層間絶縁膜１１０は、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４について上述したのと同様の材料により構成することができる。ただし、第２の層間絶縁膜１１０は、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４との関係において、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４よりもかたい材料により構成することが好ましい。たとえば、第２の層間絶縁膜１１０は、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４よりもヤング率の高い材料により構成することができる。このような構成とすることにより、配線部分に流出部１４２を形成しやすくすることができる。
なお、このような構成に限られず、第２の層間絶縁膜１１０は、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４と同じ材料により構成してもよい。この場合も、ビア１２８は、半導体基板の面内方向における面積が配線に比べて非常に狭いので、配線部分に選択的に流出部１４２を形成することができる。
第２のエッチング阻止膜１０８および第４のエッチング阻止膜１１８は、ビアホールや配線溝を形成する際のエッチング阻止膜として機能するとともに、下層配線１２２や上層配線１３４を構成する銅の拡散を防止する機能を有する。また、本実施の形態において、電気ヒューズ２００の被覆膜としても機能する。第２のエッチング阻止膜１０８および第４のエッチング阻止膜１１８は、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４よりもかたい材料により構成することができる。第２のエッチング阻止膜１０８および第４のエッチング阻止膜１１８は、第１の層間絶縁膜１０４や第３の層間絶縁膜１１４よりもヤング率の高い材料により構成することができる。第２のエッチング阻止膜１０８および第４のエッチング阻止膜１１８は、たとえば、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＦまたはＳｉＯＮ等により構成することができる。
第１の保護膜１０６および第２の保護膜１１６は、下層配線１２２および上層配線１３４をそれぞれＣＭＰにより研磨する際に、第１の層間絶縁膜１０４および第３の層間絶縁膜１１４を保護する機能を有する。第１の保護膜１０６および第２の保護膜１１６は、たとえば、ＳｉＯ２膜により構成することができる。
第１のエッチング阻止膜１０２および第３のエッチング阻止膜１１２は、第２のエッチング阻止膜１０８および第４のエッチング阻止膜１１８と同様の材料により構成することができる。また、ここでは図示していないが、第１のエッチング阻止膜１０２および第３のエッチング阻止膜１１２は、第２のエッチング阻止膜１０８および第４のエッチング阻止膜１１８と同様の材料により構成された第１の絶縁膜と、その上に形成され第１の保護膜１０６および第２の保護膜１１６と同様の材料に構成された第２の絶縁膜との積層膜とすることもできる。
なお、以上の構成の下層配線１２２、ビア１２８、および上層配線１３４等は、通常の多層配線構造と同工程で形成することができる。これにより、特別な工程を追加することなく、電気ヒューズ２００を形成することができる。
以上により、たとえば上層配線１３４の周囲が第３のバリアメタル膜１３２および第４のエッチング阻止膜１１８等の被覆膜で覆われ、さらにその周囲に被覆膜よりも柔らかい材料である第３の層間絶縁膜１１４が形成された構成とすることができる。また、上層配線１３４は、ビア１２８や下層配線１２２よりも、半導体基板の面内方向における面積が広く形成される。
次に、このような構成の電気ヒューズ２００を切断する手順を説明する。
第１の端子２０２と第２の端子２０４との間に所定の電圧を印加して電気ヒューズ２００に過剰なパワーが印加されると、電気ヒューズ２００の上層配線１３４を構成する導電体が膨張して、柔らかい膜である第３の層間絶縁膜１１４の方向に膨張する。導電体の膨張に伴い、第３のバリアメタル膜１３２等にクラックが生じ、上層配線１３４を構成する導電体がクラックから第３の層間絶縁膜１１４中に流出する。つまり、上層配線１３４を構成する導電体が、配線溝外部に流出する。これにより、図６（ｂ）に示すように、流出部１４２が形成される。
さらに、導電体が流出部１４２の方向に急激に移動するため、導電体の移動が追いつかなかった箇所で導電体が切断される。本実施の形態において、ビア１２８部分で導電体が切断され、空隙部１４０が形成される。このようなメカニズムにより、流出部１４２からある程度離れた箇所に大きな空隙部１４０が形成される。
また、本実施の形態において、ビア１２８と下層配線１２２との間に第２のバリアメタル膜１２６が設けられているため、第２のバリアメタル膜１２６が下層配線１２２から剥離しやすく、第２のバリアメタル膜１２６と下層配線１２２との間に空隙部１４０が形成されやすくなる。
さらに、切断状態において、ビア１２８を構成する導電体が第２のバリアメタル膜１２６とともに移動して第２のバリアメタル膜１２６と下層配線１２２との間に空隙部１４０が形成される。そのため、この後の工程で熱処理等が行われても、第２のバリアメタル膜１２６が銅含有金属膜により構成された導電体が再び移動して下層配線１２２との間で再接続が生じるのを防ぐことができる。これにより、半導体装置１００の耐熱性を向上することができる。流出部１４２と空隙部１４０との間には、第２のバリアメタル膜１２６と第３のバリアメタル膜１３２が二重で形成されるため、導電体の移動をより阻止することができる。
本実施の形態で説明したような構成の電気ヒューズ２００を、エレクトロマイグレーションにより導電体が移動する現象を用いて切断しようとすると、バリアメタル膜の存在により、エレクトロマイグレーションが抑えられて電気ヒューズを効率よく切断するのが困難である。しかし、このような構成の電気ヒューズ２００をクラックアシスト型で切断することにより、電気ヒューズ２００切断時には、導電体が超高温となり、高融点金属であるバリアメタル膜も移動して電気ヒューズ２００を良好に切断することができるとともに、その後の工程での移動を阻止して再接続を効果的に抑えることができる。
本実施の形態において、電気ヒューズ２００は、以上のようなメカニズムのクラックアシスト型で切断されるため、必然的に空隙部１４０が流出部１４２とは異なる領域に形成される。これによって、電気ヒューズ２００の再接続を防ぐことができる。
なお、以上では、第３のバリアメタル膜１３２等にクラックが生じる例を説明したが、上層配線１３４が加熱されて膨張すると、第４のエッチング阻止膜１１８が上層配線１３４や第２の保護膜１１６から剥離して、これらの間に隙間が生じることもある。この場合、隙間部分に上層配線１３４を構成する導電体が流れ込み、流出部１４２が形成される。この場合でも、導電体が流出部１４２の方向に移動することにより、ビア１２８部分に切断箇所２１４が形成される。
図７は、図５のＡ−Ａ’断面図の他の例を示す図である。
図７（ａ）は切断前の半導体装置１００、図７（ｂ）は切断後の半導体装置１００の構成を示す断面図である。ここでは、配線構造がデュアルダマシン構造を有する点で図６に示した例と異なる。
ここでは、ビア１５１と上層配線１５２とがデュアルダマシン配線１５４として一体に形成される。切断前において、電気ヒューズ２００は、下層配線１２２および下層配線１２２に電気的に接続されたデュアルダマシン配線１５４（ビア１５１および上層配線１５２）により構成される。ビア１５１は、第２のエッチング阻止膜１０８、第２の層間絶縁膜１１０および第３のエッチング阻止膜１１２内に形成される。また、上層配線１５２は、第３のエッチング阻止膜１１２、第３の層間絶縁膜１１４および第２の保護膜１１６内に形成される。
ビア１５１および上層配線１５２も、ビア１２８、および上層配線１３４と同様の材料により構成することができる。また、デュアルダマシン配線１５４は、側面および底面が第５のバリアメタル膜１５０で覆われた構成を有する。第５のバリアメタル膜１５０も第２のバリアメタル膜１２６や第３のバリアメタル膜１３２等と同様の材料により構成することができる。切断前の状態において、ビア１５１と下層配線１２２との間には、第５のバリアメタル膜１５０がこれらに接して設けられる。
以上のような構成の電気ヒューズ２００に過剰なパワーが印加されると、上層配線１５２を構成する導電体が膨張して、柔らかい膜である第３の層間絶縁膜１１４の方向に膨張する。導電体の膨張に伴い、第５のバリアメタル膜１５０等にクラックが生じ、上層配線１５２を構成する導電体が第３の層間絶縁膜１１４が流出する。これにより、図７（ｂ）に示すように、流出部１４２が形成される。
さらに、導電体が流出部１４２の方向に急激に移動するため、導電体の移動が追いつかなかった箇所で導電体が切断される。本実施の形態において、ビア１５１部分で導電体が切断され、空隙部１４０が形成される。また、本実施の形態において、ビア１５１と下層配線１２２との間に第５のバリアメタル膜１５０が設けられているため、第５のバリアメタル膜１５０が下層配線１２２から剥離しやすく、第５のバリアメタル膜１５０と下層配線１２２との間に空隙部１４０が形成されやすくなる。
さらに、切断状態において、ビア１５１を構成する導電体が第５のバリアメタル膜１５０とともに移動して第５のバリアメタル膜１５０と下層配線１２２との間に空隙部１４０が形成される。そのため、この後の工程で熱処理等が行われても、第５のバリアメタル膜１５０が銅含有金属膜により構成された導電体が再び移動して下層配線１２２との間で再接続が生じるのを防ぐことができる。これにより、半導体装置１００の耐熱性を向上することができる。
図８は、図６に示したのと同様のシングルダマシン構造の配線構造の電気ヒューズ２００を実際に形成し、クラックアシスト型で切断した状態を示す断面図である。
ここで、ビア１２８が形成された層間絶縁膜は、ＳｉＯＣ（Black Diamond）により構成した。また、上層配線１３４が形成された層間絶縁膜は、ＳｉＯＣ（Aurora）により構成した。Black DiamondおよびAuroraはいずれもＳｉＯＣのポーラス膜であるが、Auroraの方がBlack Diamondよりも比誘電率が低く、膜密度が低く、柔らかい膜である。
図示したように、電気ヒューズ２００において、上層配線１３４に流出部１４２が形成されており、ビア１２８と下層配線１２２との間に空隙部１４０が形成されている。このような流出部１４２および空隙部１４０が形成された電気ヒューズ２００を約３００℃の温度条件下に５分程度置いた後に再度評価を行ったが、再接続は生じていなかった。
以上のように、本実施の形態における電気ヒューズ２００を含む半導体装置１００によれば、電気ヒューズ２００が多層配線構造により構成されるため、積層方向に配置することができ、電気ヒューズの形成面積を低減することができる。
また、ビアが切断されるため、切断後の導電体の再接続確率を低減させることができる。
さらに、電気ヒューズ２００が一平面に形成されている場合、本来電気的に切断されているべき導電体間に流出部１４２がブリッジして形成されてしまうおそれがある。このようなことが起こると、たとえば切断した電気ヒューズが流出部１４２により接続されて切断歩留まり低下（切断後低抵抗）や切断後の抵抗変動（経時変化）等が生じる。本実施の形態において、切断箇所である空隙部１４０と流出部１４２とが異なる層に形成されるため、このようなブリッジの問題も防ぐことができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
また、以上では、上層配線１３４部分や上層配線１５２部分に流出部１４２が形成される例を説明したが、下層配線１２２部分に流出部１４２が形成されることもある。たとえば、下層配線１２２の半導体基板の面内方向の面積を上層配線１３４の面積よりも広く形成することにより、下層配線１２２部分に流出部１４２が形成されるようにすることができる。この場合、上層配線１３４が第１の配線に対応し、下層配線１２２が第２の配線に対応する。とくに、図６に示したシングルダマシン構造においては、上層配線１３４および下層配線１２２の両方とも、ビア１２８との間にバリアメタル膜が設けられている。そのため、上層配線１３４と下層配線１２２のいずれに流出部１４２が形成された場合でも、再接続を効果的に防ぐことができる。
本発明の実施の形態における電気ヒューズを切断した際の状態を示す図である。 電気ヒューズを含む回路構成を示す図である。 トランジスタのオンのタイミングと、電気ヒューズの第１の端子に印加される電圧値とを示す図である。 複数の電気ヒューズを含む半導体装置の回路構成の他の例を示す図である。 本発明の実施の形態における電気ヒューズの構成を示す模式図である。 図５のＡ−Ａ’断面図の一例を示す図である。 図５のＡ−Ａ’断面図の他の例を示す図である。 図６に示したのと同様のシングルダマシン構造の配線構造の電気ヒューズを実際に形成し、クラックアシスト型で切断した状態を示す断面図である。 従来の電流ヒューズの一例を示す上面図である。
符号の説明
１００ 半導体装置
１０２ 第１のエッチング阻止膜
１０４ 第１の層間絶縁膜
１０６ 第１の保護膜
１０８ 第２のエッチング阻止膜
１１０ 第２の層間絶縁膜
１１２ 第３のエッチング阻止膜
１１４ 第３の層間絶縁膜
１１６ 第２の保護膜
１１８ 第４のエッチング阻止膜
１２０ 第１のバリアメタル膜
１２２ 下層配線
１２６ 第２のバリアメタル膜
１２８ ビア
１３２ 第３のバリアメタル膜
１３４ 上層配線
１４０ 空隙部
１４２ 流出部
１５０ 第５のバリアメタル膜
１５１ ビア
１５２ 上層配線
１５４ デュアルダマシン配線
２００ 電気ヒューズ
２０２ 第１の端子
２０４ 第２の端子
２０６ 導電体
２１２ 流出部
２１４ 切断箇所
２２０ トランジスタ
２２２ 電源線
２２４ 浮遊容量
３００ 外部端子
３０２ 外部電源
３０４ 外部容量
３０６ ＥＳＤ保護回路
１１００ ヒューズ
１１０１ 電流流入端子
１１０２ 電流流出端子
１１０３ 第１往路直線部
１１０４ 復路直線部
１１０６ 第１直角接続部
１１０７ 第２直角接続部
１１０８ 外側の斜線部
１１０９ 内側の斜線部
１１１３ 第２往路直線部

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に形成され、導電体により構成された電気ヒューズと、
    を含み、
    前記電気ヒューズは、
    切断前状態において、それぞれ異なる層に形成された第１の配線と、前記第１の配線に接続されたビアと、前記ビアに接続された第２の配線とを含み、
    切断状態において、前記導電体が前記第２の配線から外方に流出してなる流出部が形成されるとともに、前記第１の配線と前記ビアとの間または前記ビアに空隙部が形成される半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記導電体は、銅を主成分として含む銅含有金属膜により構成された半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記電気ヒューズは、前記切断前状態において、前記第１の配線と前記ビアとの間にこれらに接して設けられた第１のバリアメタル膜をさらに含み、
    前記切断状態において、前記第１のバリアメタル膜と前記第１の配線との間に前記空隙部が形成される半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記電気ヒューズは、前記切断前状態において、前記第２の配線の側面に当該第２の配線に接して設けられた第２のバリアメタル膜をさらに含み、
    前記切断状態において、前記第２のバリアメタル膜にクラックが形成され、前記流出部は、前記導電体が前記クラックから流出して形成される半導体装置。
  5. 請求項１から４いずれかに記載の半導体装置において、
    前記第２の配線は、前記第１の配線よりも、前記半導体基板の面内方向の面積が広く形成された半導体装置。
  6. 請求項１から５いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記第２の配線は、前記絶縁層に形成された配線溝内に形成され、前記流出部は、前記導電体が前記配線溝外に流出して形成される半導体装置。
  7. 請求項１から５いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記絶縁層は、前記ビアの周囲に形成された第１の絶縁層と、前記第２の配線の周囲に形成され、前記第１の絶縁層よりもヤング率の低い第２の絶縁層と、を含む半導体装置。
  8. 請求項１から５いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記絶縁層は、前記ビアの周囲に形成された第１の絶縁層と、前記第２の配線の周囲に形成され、前記第１の絶縁層よりも膜密度が低い第２の絶縁層と、を含む半導体装置。
  9. 請求項１から５いずれかに記載の半導体装置において、
    前記半導体基板上において、前記電気ヒューズの周囲に形成された絶縁層をさらに含み、
    前記絶縁層は、前記ビアの周囲に形成された第１の絶縁層と、前記第２の配線の周囲に形成され、前記第１の絶縁層よりも誘電率の低い第２の絶縁層と、を含む半導体装置。
  10. 請求項７から９いずれかに記載の半導体装置において、
    前記第２の配線は、前記第２の絶縁層に形成された配線溝内に形成され、前記流出部は、前記導電体が前記配線溝外に流出して形成される半導体装置。
  11. 半導体基板上に形成され、それぞれ導電体により構成されるとともに異なる層に形成された第１の配線、前記第１の配線に接続されたビア、前記ビアに接続された第２の配線を含む電気ヒューズの切断方法であって、
    前記第１の配線と前記第２の配線との間に所定の電圧を印加して前記電気ヒューズに電流を流し、前記導電体を前記第２の配線から外方に流出させるとともに前記ビアと前記第１の配線との間または前記ビアに空隙部を形成する電気ヒューズの切断方法。
  12. 請求項１１に記載の電気ヒューズの切断方法であって、
    前記導電体を前記第２の配線から外方に流出させて、前記導電体を前記ビアから前記第２の配線の方向に移動させて、前記空隙部を形成する電気ヒューズの切断方法。
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US12/603,936 US8236622B2 (en) 2006-05-09 2009-10-22 Method for cutting electric fuse
US13/541,125 US20120267755A1 (en) 2006-05-09 2012-07-03 Semiconductor device with electric fuse having a flowing-out region

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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009252870A (ja) * 2008-04-03 2009-10-29 Nec Electronics Corp 半導体装置
JP2009259881A (ja) * 2008-04-14 2009-11-05 Nec Electronics Corp 半導体装置
JP2010045129A (ja) * 2008-08-11 2010-02-25 Nec Electronics Corp 半導体装置
JP2010098184A (ja) * 2008-10-17 2010-04-30 Nec Electronics Corp 半導体装置
JP2010098185A (ja) * 2008-10-17 2010-04-30 Nec Electronics Corp 半導体装置
JP2010118646A (ja) * 2008-11-13 2010-05-27 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスのヒューズ構造
JP2010135435A (ja) * 2008-12-02 2010-06-17 Renesas Electronics Corp 半導体装置
JP2010161287A (ja) * 2009-01-09 2010-07-22 Renesas Electronics Corp 半導体集積回路およびその半導体集積回路のフューズ素子
JP2011014220A (ja) * 2009-07-01 2011-01-20 Hynix Semiconductor Inc 半導体装置
JP2011029329A (ja) * 2009-07-23 2011-02-10 Renesas Electronics Corp 半導体装置の製造方法、製造プログラム、及び半導体装置
WO2011052176A1 (ja) * 2009-10-29 2011-05-05 パナソニック株式会社 半導体装置
KR101095770B1 (ko) * 2009-03-09 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
US8159041B2 (en) 2009-02-18 2012-04-17 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8169049B2 (en) 2008-07-01 2012-05-01 Kabushiki Kaisha Toshiba Semiconductor device with fuse portion
JP2012532451A (ja) * 2009-07-01 2012-12-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 低電力多重状態電子ヒューズ（ｅヒューズ）をプログラミング及び再プログラミングするための回路構造体及び方法
US9412694B2 (en) 2013-05-17 2016-08-09 Fuji Electric Co., Ltd. Polysilicon fuse, manufacturing method thereof, and semiconductor device including polysilicon fuse
JP2020205306A (ja) * 2019-06-14 2020-12-24 ローム株式会社 ヒューズ素子、半導体装置、およびヒューズ素子の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141266A (ja) * 2007-12-10 2009-06-25 Nec Electronics Corp 半導体装置
JP4646993B2 (ja) * 2008-02-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US7737528B2 (en) * 2008-06-03 2010-06-15 International Business Machines Corporation Structure and method of forming electrically blown metal fuses for integrated circuits
WO2010134922A1 (en) * 2009-05-22 2010-11-25 International Business Machines Corporation Structure and method of forming electrically blown metal fuses for integrated circuits
KR101624910B1 (ko) * 2009-12-04 2016-05-30 삼성전자주식회사 퓨즈 구조물 및 그 형성 방법
KR101153803B1 (ko) 2010-05-31 2012-07-03 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 회로
US8633707B2 (en) 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US8922328B2 (en) * 2011-08-16 2014-12-30 United Microelectronics Corp. Electrical fuse structure
US9685404B2 (en) 2012-01-11 2017-06-20 International Business Machines Corporation Back-end electrically programmable fuse
CN103633066B (zh) * 2012-08-20 2016-12-07 北大方正集团有限公司 一种双层熔丝及其制造方法
KR101976039B1 (ko) * 2012-12-04 2019-08-28 삼성전자 주식회사 반도체 장치
US9093452B2 (en) 2013-03-08 2015-07-28 International Business Machines Corporation Electronic fuse with resistive heater
CN112786570A (zh) * 2019-11-01 2021-05-11 立积电子股份有限公司 具有静电放电保护机制的集成电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243213A (ja) * 1999-02-23 2000-09-08 Infineon Technol North America Corp 縦型ヒューズおよび製造方法
JP2004103610A (ja) * 2002-09-04 2004-04-02 Oki Electric Ind Co Ltd トリミングパターン
JP2007273940A (ja) * 2006-03-07 2007-10-18 Renesas Technology Corp 半導体装置および電気ヒューズの抵抗値の増加方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4064493A (en) 1976-06-03 1977-12-20 Motorola, Inc. P-ROM Cell having a low current fusible programming link
JP2004186590A (ja) 2002-12-05 2004-07-02 Yamaha Corp 半導体装置及びその製造方法
JP2005039220A (ja) * 2003-06-26 2005-02-10 Nec Electronics Corp 半導体装置
JP4623987B2 (ja) 2003-06-27 2011-02-02 京セラ株式会社 コンデンサ及びその実装構造
JP4795631B2 (ja) 2003-08-07 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US20050127475A1 (en) * 2003-12-03 2005-06-16 International Business Machines Corporation Apparatus and method for electronic fuse with improved esd tolerance
JP3881660B2 (ja) * 2004-02-12 2007-02-14 株式会社東芝 半導体装置及びその製造方法
US20050285222A1 (en) 2004-06-29 2005-12-29 Kong-Beng Thei New fuse structure
US20060258121A1 (en) * 2005-05-10 2006-11-16 Bing-Chang Wu Method of blowing the fuse structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243213A (ja) * 1999-02-23 2000-09-08 Infineon Technol North America Corp 縦型ヒューズおよび製造方法
JP2004103610A (ja) * 2002-09-04 2004-04-02 Oki Electric Ind Co Ltd トリミングパターン
JP2007273940A (ja) * 2006-03-07 2007-10-18 Renesas Technology Corp 半導体装置および電気ヒューズの抵抗値の増加方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009252870A (ja) * 2008-04-03 2009-10-29 Nec Electronics Corp 半導体装置
JP2009259881A (ja) * 2008-04-14 2009-11-05 Nec Electronics Corp 半導体装置
DE102009017049A1 (de) 2008-04-14 2009-12-03 Nec Electronics Corp., Kawasaki Halbleitervorrichtung
US8304852B2 (en) 2008-04-14 2012-11-06 Renesas Electronics Corporation Semiconductor device
US8169049B2 (en) 2008-07-01 2012-05-01 Kabushiki Kaisha Toshiba Semiconductor device with fuse portion
JP2010045129A (ja) * 2008-08-11 2010-02-25 Nec Electronics Corp 半導体装置
US8354731B2 (en) 2008-08-11 2013-01-15 Renesas Electronics Corporation Semiconductor device
US8080861B2 (en) 2008-10-17 2011-12-20 Renesas Electronics Corporation Semiconductor device
JP2010098184A (ja) * 2008-10-17 2010-04-30 Nec Electronics Corp 半導体装置
JP2010098185A (ja) * 2008-10-17 2010-04-30 Nec Electronics Corp 半導体装置
US9111934B2 (en) 2008-10-17 2015-08-18 Renesas Electronics Corporation Semiconductor device
US8274134B2 (en) 2008-10-17 2012-09-25 Renesas Electronics Corporation Semiconductor device with electric fuse having interconnects and via
JP2010118646A (ja) * 2008-11-13 2010-05-27 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスのヒューズ構造
JP2010135435A (ja) * 2008-12-02 2010-06-17 Renesas Electronics Corp 半導体装置
US8324662B2 (en) 2008-12-02 2012-12-04 Renesas Electronics Corporation Semiconductor device
JP2010161287A (ja) * 2009-01-09 2010-07-22 Renesas Electronics Corp 半導体集積回路およびその半導体集積回路のフューズ素子
US8159041B2 (en) 2009-02-18 2012-04-17 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR101095770B1 (ko) * 2009-03-09 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
JP2011014220A (ja) * 2009-07-01 2011-01-20 Hynix Semiconductor Inc 半導体装置
JP2012532451A (ja) * 2009-07-01 2012-12-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 低電力多重状態電子ヒューズ（ｅヒューズ）をプログラミング及び再プログラミングするための回路構造体及び方法
JP2011029329A (ja) * 2009-07-23 2011-02-10 Renesas Electronics Corp 半導体装置の製造方法、製造プログラム、及び半導体装置
US8384466B2 (en) 2009-10-29 2013-02-26 Panasonic Corporation Semiconductor device
JP5476611B2 (ja) * 2009-10-29 2014-04-23 パナソニック株式会社 半導体装置
WO2011052176A1 (ja) * 2009-10-29 2011-05-05 パナソニック株式会社 半導体装置
US9412694B2 (en) 2013-05-17 2016-08-09 Fuji Electric Co., Ltd. Polysilicon fuse, manufacturing method thereof, and semiconductor device including polysilicon fuse
JP2020205306A (ja) * 2019-06-14 2020-12-24 ローム株式会社 ヒューズ素子、半導体装置、およびヒューズ素子の製造方法
JP7266467B2 (ja) 2019-06-14 2023-04-28 ローム株式会社 ヒューズ素子、半導体装置、およびヒューズ素子の製造方法

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US20070262414A1 (en) 2007-11-15
US7635907B2 (en) 2009-12-22
JP4861051B2 (ja) 2012-01-25
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US20120267755A1 (en) 2012-10-25
CN101071802B (zh) 2010-06-23
US8236622B2 (en) 2012-08-07

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