KR101624910B1 - 퓨즈 구조물 및 그 형성 방법 - Google Patents
퓨즈 구조물 및 그 형성 방법 Download PDFInfo
- Publication number
- KR101624910B1 KR101624910B1 KR1020090119506A KR20090119506A KR101624910B1 KR 101624910 B1 KR101624910 B1 KR 101624910B1 KR 1020090119506 A KR1020090119506 A KR 1020090119506A KR 20090119506 A KR20090119506 A KR 20090119506A KR 101624910 B1 KR101624910 B1 KR 101624910B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- insulating film
- film
- forming
- trench
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
퓨즈 구조물 형성 방법에서, 기판 상에 제1 층간 절연막을 형성한다. 제1 층간 절연막 상에 식각 저지막을 형성한다. 식각 저지막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성한다. 제2 층간 절연막 및 식각 저지막을 관통하면서 제1 층간 절연막 일부로 연장되는 트렌치를 형성한다. 트렌치를 매립하는 퓨즈를 형성한다.
Description
본 발명은 퓨즈 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 반도체 장치에 사용되는 퓨즈 구조물 및 이러한 퓨즈 구조물을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 장치는 가공 공정, 전기적 검사(Electrical Die Sorting: EDS) 공정, 조립 공정 및 검사 공정을 통해서 제조된다. 상기 EDS 공정은 반도체 칩들을 검사하는 프리-레이저 검사, 상기 프리-레이저 검사에서 확인된 불량 반도체 칩을 여분(redundancy)의 반도체 칩으로 대체하는 레이저 리페어(laser repair) 및 상기 대체된 정상 반도체 칩을 검사하는 포스트-레이저 검사를 포함한다. 상기 레이저 리페어는 불량 반도체 칩에 연결된 퓨즈를 레이저로 절단하고 상기 불량 반도체 칩 대신에 여분의 반도체 칩으로 대체함으로써 수행된다. 이때, 상기 퓨즈는 폴리실리콘막이나 금속을 포함하며, 최근에는 배선에 다마신 공정을 적용하여 주로 구리로 형성된다.
본 발명의 일 목적은 레이저 리페어 시 크랙의 발생을 최소화할 수 있는 퓨즈 구조물의 형성 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 레이저 리페어 시 크랙의 발생을 최소화할 수 있는 퓨즈 구조물을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 퓨즈 구조물 형성 방법에서, 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 및 상기 식각 저지막을 관통하면서 상기 제1 층간 절연막 일부로 연장되는 트렌치를 형성한다. 상기 트렌치를 매립하는 퓨즈를 형성한다.
일 실시예에 있어서, 상기 트렌치를 형성할 때, 상기 제2 층간 절연막 일부를 제거하여 상기 식각 저지막을 노출시키고, 상기 노출된 상기 식각 저지막 부분 및 하부의 상기 제1 층간 절연막 일부를 제거할 수 있다.
일 실시예에 있어서, 상기 제1 층간 절연막은 상기 제2 층간 절연막에 비해 기계적 강도가 높을 수 있다.
일 실시예에 있어서, 상기 제1 층간 절연막은 실리콘 산화물, 실리콘 탄산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 상기 제2 층간 절연막은 탄소 혹은 불소가 도핑된 실리콘 산화물 또는 다공질 실리콘 탄산화물을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 퓨즈 구조물 형성 방법에서, 기판 상에 제1 배선이 형성된 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막을 관통하면서 상기 식각 저지막을 노출시키는 홀 및 제1 트렌치를 형성한다. 상기 홀과 연통하는 제2 트렌치를 상기 제2 층간 절연막에 형성한다. 상기 홀에 의해 노출된 상기 식각 저지막 부분을 제거하여 상기 제1 배선을 노출시키고, 상기 제1 트렌치에 의해 노출된 상기 식각 저지막 부분 및 하부의 상기 제1 층간 절연막 일부를 제거한다. 상기 홀 및 상기 제2 트렌치를 각각 매립하는 콘택 플러그 및 제2 배선과, 상기 제1 트렌치를 매립하는 퓨즈를 형성한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 또 다른 실시예들에 따른 퓨즈 구조물 형성 방법에서, 기판 상에 제1 배선이 형성된 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 상부에 상기 제1 배선에 오버랩되는 제2 트렌치를 형성한다. 상기 제2 트렌치와 연통하며, 상기 제2 층간 절연막을 관통하면서 상기 제1 배선을 노출시키는 홀 및 상기 제2 층간 절연막을 관통하면서 상기 제1 층간 절연막 상부로 연장된 제1 트렌치를 형성한다. 상기 홀 및 상기 제2 트렌치를 각각 매립하는 콘택 플러그 및 제2 배선과, 상기 제1 트렌치를 매립하는 퓨즈를 형성한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 또 다른 실시예들에 따른 퓨즈 구조물 형성 방법에서, 기판 상에 제1 저유전막을 형성한다. 상기 제1 저유전막 상부 일부에 상기 제1 저유전막에 비해 기계적 강도가 높은 보강막을 형성한다. 상기 제1 저유전막 및 상기 보강막 상에 제2 저유전막을 형성한다. 상기 제2 저유전막을 관통하면서 상기 보강막 상부로 연장된 제1 트렌치를 형성한다. 상기 제1 트렌치를 매립하는 퓨즈를 형성한다.
일 실시예에 따르면, 상기 보강막을 형성할 때, 상기 제1 저유전막 상부 일부에 산소 혹은 질소 이온을 주입하는 이온 주입 공정을 수행할 수 있다.
일 실시예에 따르면, 상기 보강막을 형성할 때, 상기 제1 저유전막 상부 일부를 제거하여 리세스를 형성하고, 실리콘 산화물, 실리콘 탄산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 상기 리세스를 채울 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 퓨즈 구조물은 제1 배선, 제2 배선 및 퓨즈를 포함한다. 상기 제1 배선은 기판 상의 제1 층간 절연막에 의해 수용된다. 상기 제2 배선은, 상기 제1 층간 절연막 및 상기 제1 배선 상에 형성되고 저유전 물질을 포함하는 제2 층간 절연막에 수용되며, 상기 제1 배선과 전기적으로 연결된다. 상기 퓨즈는 상기 제2 층간 절연막을 관통하면서 상기 제1 층간 절연막에 의해 하부가 수용된다. 이때, 상기 제1 층간 절연막은 상기 제2 층간 절연막보다 기계적 강도가 크다.
본 발명의 실시예들에 따르면, 퓨즈의 하부가 기계적 강도가 높은 층간 절연 막에 의해 감싸지므로, 레이저 리페어 시 상기 층간 절연막에 발생하는 크랙을 최소화할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또 는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 퓨즈 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 제1 식각 저지막(110) 및 제1 층간 절연막(120)을 순차적으로 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등의 반도체 기판을 포함할 수 있다. 도시하지는 않았으나, 기판(100) 상에는 트랜지스터, 커패시터, 배선 등의 각종 회로 소자들이 형성될 수 있으며, 기판(100)과 제1 식각 저지막(110) 사이에는 절연막(도시하지 않음)이 더 형성될 수 있다.
제1 식각 저지막(110)은 제1 층간 절연막(120)에 대해 식각 선택비가 높은 물질을 사용하여 형성할 수 있다. 예를 들면, 제1 식각 저지막(110)은 실리콘 탄화질화물(silicon carbonitride)과 같은 실리콘 질화물을 사용하여 형성할 수 있다.
제1 층간 절연막(120)은 하기에 설명될 제2 층간 절연막(150)에 비해 기계적 강도가 크거나 밀도가 높은 물질을 사용하여 형성할 수 있다. 예를 들면, 제1 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 밀도가 높은 실리콘 탄산화물 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 제1 층간 절연막(120)은 유전율 3.5를 초과하는 고 유전율을 가질 수 있다. 예를 들어, 제1 층간 절연막(120)은 3.5를 초과하는 고유전율을 갖는 불소가 도핑된 실리콘 산화물을 사용하여 형성할 수 있다.
제1 층간 절연막(120)을 관통하는 개구(도시하지 않음)를 형성하고 상기 개구를 매립하는 제1 배선(130)을 형성한다. 상기 개구는 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 이때, 제1 층간 절연막(120) 상에 하드 마스크막(도시하지 않음)을 먼저 형성하고, 상기 포토레지스트 패턴을 마스크로 하는 식각 공정을 통해, 상기 하드 마스크막을 패터닝하여 하드 마스크(도시하지 않음)를 더 형성할 수도 있다. 이 경우, 상기 하드 마스크를 상기 개구를 형성하는 데 식각 마스크로 사용할 수 있다. 제1 배선(130)은 금속 또는 폴리실리콘을 사용하여 형성될 수 있다. 일 실시예에 따르면, 제1 배선(130)은 구리를 사용하는 다마신 공정을 통해 형성된다. 한편, 도시하지는 않았으나, 제1 층간 절연막(120)과 제1 배선(130) 사이에는 배리어 막이 더 형성될 수 있다. 상기 배리어 막은 금속 질화물을 사용하여 형성할 수 있다.
도 2를 참조하면, 제1 층간 절연막(120) 및 제1 배선(130) 상에 제2 식각 저지막(140) 및 제2 층간 절연막(150)을 순차적으로 형성한다.
제2 식각 저지막(140)은 제2 층간 절연막(150)에 대해 식각 선택비가 높은 물질을 사용하여 형성될 수 있다. 제2 식각 저지막(140)은 제1 식각 저지막(110)과 실질적으로 동일한 물질을 사용하여 형성할 수도 있고, 서로 다른 물질을 사용하여 형성할 수도 있다.
제2 층간 절연막(150)은 저유전 물질을 사용하여 형성할 수 있다. 상기 저유전 물질은 유전율이 3.5 이하일 수 있다. 이에 따라, 제2 층간 절연막(150)에 매립된 배선들 사이에는 기생 커패시턴스가 크지 않을 수 있다. 예를 들면, 제2 층간 절연막(150)은 탄소 혹은 불소가 도핑된 실리콘 산화물 또는 다공질 실리콘 탄산화물을 사용하여 형성할 수 있다. 한편, 제2 층간 절연막(150)은 모듈러스가 50GPa 이하인 절연물을 포함할 수 있다.
도 3을 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해, 제2 층간 절연막(150)을 관통하는 홀(152) 및 제1 트렌치(154)를 형성한다. 이때, 제2 층간 절연막(150) 상에 하드 마스크막(도시하지 않음)을 먼저 형성하고, 상기 포토레지스트 패턴을 마스크로 사용하는 식각 공정을 통해 상기 하드 마스크막을 패터닝함으로써 하드 마스크를 형성할 수도 있다. 이 경우, 상기 하드 마스크를 홀(152) 및 제1 트렌치(154)를 형성하는 데 식각 마스크로 사용할 수 있다. 이에 따라, 제2 식각 저지막(140)이 홀(152) 및 제1 트렌치(154)에 의해 노출될 수 있다.
도 4를 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해 홀(152)과 연통하는 제2 트렌치(156)를 제2 층간 절연막(150) 상부에 형성한다.
도 5를 참조하면, 홀(152) 및 제1 트렌치(154)에 의해 노출된 제2 식각 저지막(140) 부분을 식각 공정을 통해 제거하여, 제1 배선(130) 및 제1 층간 절연막(120)을 노출시킨다. 이때, 노출된 제2 식각 저지막(140) 부분이 완전히 제거될 수 있도록 과도하게 식각 공정을 수행하며, 제1 층간 절연막(120)의 상부 일부도 함께 제거된다. 이에 따라, 제1 트렌치(154)는 제1 층간 절연막(120) 상부로 연장된다. 한편, 상기 식각 공정을 수행함으로써, 제1 배선(130)의 일부도 함께 제거될 수 있다.
도 6을 참조하면, 홀(152) 및 제2 트렌치(156)를 각각 매립하는 콘택 플러그(165) 및 제2 배선(160)과, 제1 트렌치(154)를 매립하는 퓨즈(170)를 형성한다.
구체적으로, 홀(152) 및 제1 및 제2 트렌치들(154, 156)을 매립하는 도전막을 제2 층간 절연막(150) 상에 형성하고, 기계 화학적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(150)이 노출될 때까지 상기 도전막 상부를 제거함으로써 콘택 플러그(165), 제2 배선(160) 및 퓨즈(170)를 형성할 수 있다. 상기 도전막은 구리, 금, 은 등 저항이 낮은 금속을 사용하여 형성할 수 있다.
이후, 제2 배선(160) 및 퓨즈(170)를 커버하는 확산 방지막(180)을 제2 층간 절연막(150) 상에 형성한다. 확산 방지막(180)은 실리콘 질화물을 사용하여 형성할 수 있다. 확산 방지막(180)은 제1 및 제2 식각 저지막들(110,140)과 동일한 물질을 사용하여 형성할 수도 있고, 또는 서로 다른 물질을 사용하여 형성할 수도 있다. 확산 방지막(180)은 제2 배선(160) 및 퓨즈(170)에 포함된 물질이 상부막으로 확산되는 것을 방지할 수 있다.
도시하지는 않았으나, 확산 방지막(180) 상에는 다른 배선들 및 이를 커버하는 층간 절연막들이 형성될 수 있으며, 상기 층간 절연막 일부를 제거하여 퓨즈(170) 상부의 확산 방지막(180)을 노출시키는 개구를 형성할 수 있다. 레이저 리페어 공정 시, 상기 개구를 통해 레이저를 주사하여 퓨즈(170)를 절단할 수 있으며, 이때 퓨즈(170)의 하부는 기계적 강도가 크거나 밀도가 높은 제1 층간 절연막(120)에 의해 감싸지므로, 크랙이 발생하지 않을 수 있다. 따라서, 상기 레이저 리페어 공정 시 사용될 수 있는 에너지 윈도우가 크다. 또한, 퓨즈(170)의 하부가 제2 층간 절연막(150)이 아니라 제1 층간 절연막(120)에 의해 수용되므로, 제2 배선(160)을 수용하는 제2 층간 절연막(150)으로서 저유전 물질을 자유롭게 사용할 수 있다. 일 실시예에 따르면, 상기 저유전 물질은 3.5 이하의 유전율을 갖는다.
한편, 위 실시예들과는 달리, 제2 층간 절연막(150) 제거 시 제2 식각 저지막(140) 및 제1 층간 절연막(120)도 함께 제거하여, 제1 층간 절연막(120) 상부로 연장된 제1 트렌치(154) 및 제1 배선(130)을 노출시키는 홀(152)을 한번에 형성할 수도 있다.
구체적으로, 도 7을 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해, 제2 층간 절연막(150) 일부 및 하부의 제2 식각 저지막(140) 부분을 제거한다. 이때, 제2 식각 저지막(140) 부분이 완전히 제거될 수 있도록 과도하게 식각 공정을 수행하며, 제1 층간 절연막(120)의 상부 일부도 함께 제거된다. 이에 따라, 제1 층간 절연막(120) 상부로 연장된 제1 트렌치(154) 및 제1 배선(130)을 노출시키는 홀(152)이 형성된다. 한편, 상기 식각 공정을 수행함으로써, 제1 배선(130)의 일부도 함께 제거될 수 있다.
도 8을 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해 홀(152)과 연통하는 제2 트렌치(156)를 제2 층간 절연막(150) 상부에 형성한다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 퓨즈 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
본 실시예들에 따른 퓨즈 구조물 형성 방법은 제2 트렌치(156)가 형성된 후에 홀(152) 및 제1 트렌치(154)가 형성된다는 사실을 제외하고는, 도 1 내지 도 8을 참조로 설명한 퓨즈 구조물 형성 방법과 실질적으로 동일하거나 유사하다. 따라서 동일한 구성요소들은 동일한 참조부호들로 나타내고, 이에 대한 반복 설명은 생략한다.
도 9를 참조하면, 도 1 및 도 2를 참조로 설명한 공정들을 수행한 후, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해 제2 트렌치(156)를 형성한다.
도 10을 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해, 홀(152) 및 제1 트렌치(154)를 형성하며, 이에 따라, 제2 식각 저지막(140)이 노출된다. 홀(152)은 제2 트렌치(156)에 연통되도록 형성된다. 이 후, 노출된 제1 식각 저지막(140)을 식각 공정을 통해 제거하며, 이때 제1 층간 절연막(120) 상부 일부도 함께 제거되도록 과도하게 식각 공정을 수행한다. 이에 따라, 제1 트렌치(154)는 제1 층간 절연막(120) 상부로 연장된다. 이때, 제1 배선(130) 일부도 함께 제거될 수 있다.
도 11 내지 16은 본 발명의 또 다른 실시예들에 따른 퓨즈 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
본 실시예들에 따른 퓨즈 구조물 형성 방법은, 보강막을 제1 저유전막(제1 층간 절연막) 상부에 형성한다는 점을 제외하고는, 도 1 내지 도 8을 참조로 설명한 퓨즈 구조물 형성 방법과 실질적으로 동일하거나 유사하다.
도 11을 참조하면, 기판(200) 상에 제1 식각 저지막(210) 및 제1 저유전막(220)을 형성한다.
제1 식각 저지막(210)은 실리콘 질화물을 사용하여 형성될 수 있다.
제1 저유전막(220)은 유전율 3.5 이하의 저유전 물질을 사용하여 형성될 수 있다. 제1 저유전막(220)은 도 1 내지 도 8을 참조로 설명한 실시예들에 있어서 제2 층간 절연막(150)이 포함하는 물질을 사용하여 형성할 수 있다. 즉, 제1 저유전막(220)은 탄소 또는 불소를 실리콘 산화물에 도핑한 물질 혹은 다공질의 실리콘 탄산화물을 사용하여 형성할 수 있다.
이후, 제1 저유전막(220) 상에 포토레지스트 패턴(230)을 형성하고, 포토레지스트 패턴(230)에 의해서 노출된 제1 저유전막(220) 상부에 이온 주입 공정을 수행하여 보강막(240)을 형성한다. 일 실시예에 따르면, 제1 저유전막(220) 상부에 산소 또는 질소 이온을 주입한다. 이와는 달리, 포토레지스트 패턴(230)에 의해서 노출된 제1 저유전막(220) 부분에 자외선을 조사하여 보강막(240)을 형성할 수도 있다. 보강막(240)은 이온 주입 혹은 자외선 조사에 의해, 제1 층간 절연막(220)에 비해 높은 기계적 강도를 가질 수 있다.
한편, 도 12를 참조하면, 보강막(240)은 제1 층간 절연막(220)에 이온 주입 혹은 자외선 처리와 같은 방법 이외에, 별도의 막을 삽입함으로써 형성할 수도 있다.
구체적으로, 포토레지스트 패턴(230)을 마스크로 사용하는 식각 공정을 통해, 제1 저유전막(220)의 상부를 식각하여 리세스(225)를 형성한다. 이후, 제1 저유전막(220)에 비해 큰 기계적 강도를 갖는 물질을 리세스(225)에 매립함으로써, 보강막(240)을 형성할 수 있다. 일 실시예에 따르면, 보강막(240)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성된다. 다른 실시예에 따르면, 보강막(240)은 모듈러스가 20GPa 이상, 경도가 4GPa 이상인 물질을 사용하여 형성된다. 또 다른 실시예에 따르면, 보강막(240)은 유전율이 3.5를 초과하는 물질을 사용하여 형성된다.
도 13을 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해 제1 저유전막(220)을 관통하는 개구(도시하지 않음)를 형성한다. 이후, 금속 혹은 폴리실리콘과 같은 도전 물질을 사용하여 상기 개구를 매립하는 제1 배선(250)을 형성한다. 한편, 도시하지는 않았으나, 제1 저유전막(220)과 제1 배선(250) 사이에는 금속 질화물을 포함하는 배리어 막이 더 형성될 수 있다.
도 14를 참조하면, 제1 배선(250), 보강막(240) 및 제1 저유전막(220) 상에 제2 식각 저지막(260) 및 제2 저유전막(270)을 순차적으로 형성한다. 제2 식각 저지막(260)은 실리콘 질화물을 사용하여 형성할 수 있다. 제2 저유전막(270)은 유전율 3.5 이하의 저유전 물질을 사용하여 형성될 수 있다. 제2 저유전막(270)은 탄소 또는 불소를 실리콘 산화물에 도핑한 물질 혹은 다공질의 실리콘 산화물을 사용하여 형성할 수 있다.
이후, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해, 제2 저유전막(270)을 관통하면서 제2 식각 저지막(260)을 노출하는 홀(272) 및 제1 트렌치(274)를 형성한다.
도 15를 참조하면, 포토레지스트 패턴(도시하지 않음)을 마스크로 사용하는 식각 공정을 통해 홀(272)과 연통하는 제2 트렌치(276)를 제2 저유전막(270) 상부에 형성한다.
이후, 홀(272) 및 제1 트렌치(274)에 의해 노출된 제2 식각 저지막(260) 부분을 식각 공정을 통해 제거하여, 제1 배선(250) 및 보강막(240)을 노출시킨다. 이때, 노출된 제2 식각 저지막(260) 부분이 완전히 제거될 수 있도록 과도하게 식각 공정을 수행하며, 제1 보강막(240) 일부도 함께 제거된다. 이에 따라, 제1 트렌치(274)는 보강막(240) 일부로 연장된다. 한편, 상기 식각 공정을 수행함으로써, 제1 배선(250)의 일부도 함께 제거될 수 있다.
도 16을 참조하면, 홀(272) 및 제2 트렌치(276)를 각각 매립하는 콘택 플러그(285) 및 제2 배선(280)과, 제1 트렌치(274)를 매립하는 퓨즈(290)를 형성한다. 콘택 플러그(285), 제2 배선(280) 및 퓨즈(290)는 구리, 금, 은 등 저항이 낮은 금속을 사용하여 형성할 수 있다. 이후, 실리콘 질화물 혹은 실리콘 탄질화물을 사용하여 제2 배선(280) 및 퓨즈(290)를 커버하는 확산 방지막(300)을 제2 저유전막(270) 상에 형성한다.
도 1 내지 도 10을 참조로 설명한 실시예들과 유사하게, 레이저 리페어 공정 시, 레이저를 주사하여 퓨즈(290)를 절단할 수 있으며, 이때 퓨즈(290)의 하부는 기계적 강도가 크거나 밀도가 높은 보강막(240)에 의해 감싸지므로, 크랙이 발생하지 않을 수 있다. 따라서, 상기 레이저 리페어 공정 시 사용될 수 있는 에너지 윈도우가 크다. 또한, 퓨즈(290)의 하부가 제2 저유전막(270)에 의해 수용되지 않으므로, 제2 배선(280)을 수용하는 제2 저유전막(150)은 낮은 유전율을 갖는 물질로 형성될 수 있다.
위와 같은 본 발명의 사상은 복수 개의 저유전막들 내에 배선들 및 퓨즈가 형성되는 경우에 적용될 수 있다. 즉, 기생 커패시턴스를 감소시키기 위해 배선들 및 퓨즈를 수용하는 저유전막들을 형성하되, 레이저 리페어 공정 시 상기 퓨즈 하부에 인접한 저유전막에서 크랙이 발생하는 것을 방지하도록 상기 퓨즈 하부를 감싸는 보강막을 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 퓨즈의 하부 모서리가 기계적 강도가 높은 막으로 덮여 있으므로, 레이저 리페어 공정 시 발생할 수 있는 크랙을 방지할 수 있다. 이에 따라, 배선 사이에 저유전 물질을 층간 절연막으로 자유롭게 사용할 수 있으므로, 기생 커패시턴스를 줄여 소자의 신뢰성을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 퓨즈 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 퓨즈 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 11 내지 16은 본 발명의 또 다른 실시예들에 따른 퓨즈 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100; 기판 150; 제2 층간절연막
110; 제1 식각방지막 160; 콘택 플러그
120; 제1 층간 절연막 165; 제2 배선
130; 제1 배선 170; 퓨즈
140; 제2 식각 저지막 180; 확산방지막
Claims (10)
- 기판 상에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 식각 저지막을 형성하는 단계;상기 식각 저지막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막 및 상기 식각 저지막을 관통하면서 상기 제1 층간 절연막 일부로 연장되어 상기 제1 층간 절연막을 노출시키는 트렌치를 형성하는 단계; 및상기 트렌치를 매립하는 퓨즈를 형성하는 단계를 포함하며,상기 제1 층간 절연막은 상기 제2 층간 절연막보다 큰 유전율을 갖는 퓨즈 구조물 형성 방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 단계는,상기 제2 층간 절연막 일부를 제거하여 상기 식각 저지막을 노출시키는 단계; 및상기 노출된 상기 식각 저지막 부분 및 하부의 상기 제1 층간 절연막 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 퓨즈 구조물 형성 방법.
- 제1항에 있어서, 상기 제1 층간 절연막은 상기 제2 층간 절연막에 비해 기계적 강도가 높은 것을 특징으로 하는 퓨즈 구조물 형성 방법.
- 제3항에 있어서, 상기 제1 층간 절연막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하고, 상기 제2 층간 절연막은 탄소 혹은 불소가 도핑된 실리콘 산화물 또는 다공질 실리콘 탄산화물을 포함하는 것을 특징으로 하는 퓨즈 구조물 형성 방법.
- 기판 상에 제1 배선이 형성된 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 식각 저지막을 형성하는 단계;상기 식각 저지막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막을 관통하면서 상기 식각 저지막을 노출시키는 홀 및 제1 트렌치를 형성하는 단계;상기 홀과 연통하는 제2 트렌치를 상기 제2 층간 절연막에 형성하는 단계;상기 홀에 의해 노출된 상기 식각 저지막 부분을 제거하여 상기 제1 배선을 노출시키고, 상기 제1 트렌치에 의해 노출된 상기 식각 저지막 부분 및 하부의 상기 제1 층간 절연막 일부를 제거하여 상기 제1 층간 절연막을 노출시키는 단계; 및상기 홀 및 상기 제2 트렌치를 각각 매립하는 콘택 플러그 및 제2 배선과, 상기 제1 트렌치를 매립하는 퓨즈를 형성하는 단계를 포함하며,상기 제1 층간 절연막은 상기 제2 층간 절연막보다 큰 유전율을 갖는 퓨즈 구조물 형성 방법.
- 기판 상에 제1 배선이 형성된 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 저유전 물질을 포함하는 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막 상부에 상기 제1 배선에 오버랩되는 제2 트렌치를 형성하는 단계;상기 제2 트렌치와 연통하며, 상기 제2 층간 절연막을 관통하면서 상기 제1 배선을 노출시키는 홀 및 상기 제2 층간 절연막을 관통하면서 상기 제1 층간 절연막 상부로 연장되어 상기 제1 층간 절연막을 노출시키는 제1 트렌치를 형성하는 단계; 및상기 홀 및 상기 제2 트렌치를 각각 매립하는 콘택 플러그 및 제2 배선과, 상기 제1 트렌치를 매립하는 퓨즈를 형성하는 단계를 포함하며,상기 제1 층간 절연막은 상기 제2 층간 절연막보다 큰 유전율을 갖는 퓨즈 구조물 형성 방법.
- 기판 상에 제1 저유전막을 형성하는 단계;상기 제1 저유전막 상부 일부에 상기 제1 저유전막에 비해 기계적 강도가 높고 절연 물질을 포함하는 보강막을 형성하는 단계;상기 제1 저유전막 및 상기 보강막 상에 제2 저유전막을 형성하는 단계;상기 제2 저유전막을 관통하면서 상기 보강막 상부로 연장되어 상기 보강막 상부를 부분적으로 관통하는 제1 트렌치를 형성하는 단계; 및상기 제1 트렌치를 매립하는 퓨즈를 형성하는 단계를 포함하는 퓨즈 구조물 형성 방법.
- 제7항에 있어서, 상기 보강막을 형성하는 단계는 상기 제1 저유전막 상부 일부에 산소 혹은 질소 이온을 주입하는 이온 주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 퓨즈 구조물 형성 방법.
- 제7항에 있어서, 상기 보강막을 형성하는 단계는,상기 제1 저유전막 상부 일부를 제거하여 리세스를 형성하는 단계; 및실리콘 산화물, 실리콘 탄산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 상기 리세스를 채우는 단계를 포함하는 것을 특징으로 하는 퓨즈 구조물 형성 방법.
- 기판 상의 제1 층간 절연막에 의해 수용되는 제1 배선;상기 제1 층간 절연막 및 상기 제1 배선 상에 형성되고 저유전 물질을 포함하는 제2 층간 절연막에 수용되며, 상기 제1 배선과 전기적으로 연결되는 제2 배선; 및상기 제2 층간 절연막 및 상기 제1 층간 절연막 일부를 관통하면서 상기 제1 층간 절연막에 의해 하부가 수용되는 퓨즈를 포함하며,상기 제1 층간 절연막은 상기 제2 층간 절연막보다 기계적 강도가 큰 것을 특징으로 하는 퓨즈 구조물.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090119506A KR101624910B1 (ko) | 2009-12-04 | 2009-12-04 | 퓨즈 구조물 및 그 형성 방법 |
US12/960,150 US8404579B2 (en) | 2009-12-04 | 2010-12-03 | Methods of forming integrated circuit devices with crack-resistant fuse structures |
US13/792,996 US8569862B2 (en) | 2009-12-04 | 2013-03-11 | Integrated circuit devices with crack-resistant fuse structures |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090119506A KR101624910B1 (ko) | 2009-12-04 | 2009-12-04 | 퓨즈 구조물 및 그 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110062706A KR20110062706A (ko) | 2011-06-10 |
KR101624910B1 true KR101624910B1 (ko) | 2016-05-30 |
Family
ID=44082453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090119506A KR101624910B1 (ko) | 2009-12-04 | 2009-12-04 | 퓨즈 구조물 및 그 형성 방법 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8404579B2 (ko) |
KR (1) | KR101624910B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111785200A (zh) * | 2020-06-02 | 2020-10-16 | 中国电子科技集团公司第五十五研究所 | 一种有源Micro-LED显示屏的Gamma校正方法 |
CN114446868B (zh) * | 2020-11-05 | 2024-07-05 | 长鑫存储技术有限公司 | 集成电路装置及其形成方法 |
US11769725B2 (en) * | 2020-11-05 | 2023-09-26 | Changxin Memory Technologies, Inc. | Integrated circuit device and formation method thereof |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070262414A1 (en) * | 2006-05-09 | 2007-11-15 | Nec Electronics Corporation | Semiconductor device and method for cutting electric fuse |
US20090149013A1 (en) * | 2007-12-10 | 2009-06-11 | Timothy Daubenspeck | Method of forming a crack stop laser fuse with fixed passivation layer coverage |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100314133B1 (ko) * | 1999-11-26 | 2001-11-15 | 윤종용 | 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법 |
KR100351050B1 (ko) * | 1999-11-26 | 2002-09-10 | 삼성전자 주식회사 | 반도체소자의 퓨즈부 형성방법 |
KR100335498B1 (ko) * | 1999-12-22 | 2002-05-08 | 윤종용 | 반도체 소자의 퓨즈부 구조 및 그 형성방법 |
KR20030049557A (ko) | 2001-12-15 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
JP4181778B2 (ja) * | 2002-02-05 | 2008-11-19 | ソニー株式会社 | 配線基板の製造方法 |
JP2004146598A (ja) | 2002-10-24 | 2004-05-20 | Toshiba Corp | 半導体装置の製造方法 |
JP2005136302A (ja) * | 2003-10-31 | 2005-05-26 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
KR100558493B1 (ko) | 2003-12-03 | 2006-03-07 | 삼성전자주식회사 | 반도체 기억소자의 배선 형성방법 |
US7353598B2 (en) * | 2004-11-08 | 2008-04-08 | Alien Technology Corporation | Assembly comprising functional devices and method of making same |
US7785935B2 (en) * | 2007-11-13 | 2010-08-31 | Qimonda Ag | Manufacturing method for forming an integrated circuit device and corresponding integrated circuit device |
-
2009
- 2009-12-04 KR KR1020090119506A patent/KR101624910B1/ko active IP Right Grant
-
2010
- 2010-12-03 US US12/960,150 patent/US8404579B2/en active Active
-
2013
- 2013-03-11 US US13/792,996 patent/US8569862B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070262414A1 (en) * | 2006-05-09 | 2007-11-15 | Nec Electronics Corporation | Semiconductor device and method for cutting electric fuse |
US20090149013A1 (en) * | 2007-12-10 | 2009-06-11 | Timothy Daubenspeck | Method of forming a crack stop laser fuse with fixed passivation layer coverage |
Also Published As
Publication number | Publication date |
---|---|
US20130193552A1 (en) | 2013-08-01 |
US8404579B2 (en) | 2013-03-26 |
US20110136332A1 (en) | 2011-06-09 |
US8569862B2 (en) | 2013-10-29 |
KR20110062706A (ko) | 2011-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9105706B2 (en) | Semiconductor device fabrication method capable of scribing chips with high yield | |
JP2007019187A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
JP2007019188A (ja) | 半導体集積回路装置およびその製造方法 | |
US20050176241A1 (en) | Method of forming metal wiring of semiconductor devices | |
JP4848137B2 (ja) | 半導体装置およびその製造方法 | |
KR101624910B1 (ko) | 퓨즈 구조물 및 그 형성 방법 | |
US7785935B2 (en) | Manufacturing method for forming an integrated circuit device and corresponding integrated circuit device | |
KR100384964B1 (ko) | 집적 회로 레이저 수리 공정 | |
JP4634180B2 (ja) | 半導体装置及びその製造方法 | |
KR20070097764A (ko) | 반도체 장치의 퓨즈 구조물 형성 방법 | |
US7439161B2 (en) | Semiconductor device and method for manufacturing the same | |
KR102319994B1 (ko) | 반도체 구조체 및 그 제조 방법 | |
US6306746B1 (en) | Backend process for fuse link opening | |
US20030057556A1 (en) | Semiconductor device including a pad and a method of manufacturing the same | |
JP4891296B2 (ja) | 半導体集積回路装置の製造方法 | |
US7763951B2 (en) | Fuse structure for maintaining passivation integrity | |
CN113394193B (zh) | 半导体结构及其形成方法、激光熔丝的熔断方法 | |
KR100933837B1 (ko) | 반도체 소자의 제조방법 | |
JP2008041783A (ja) | 半導体装置の製造方法 | |
KR100399913B1 (ko) | 반도체 소자의 금속 퓨즈 형성 방법 | |
KR20020001019A (ko) | 퓨즈를 갖는 반도체 장치의 제조 방법 | |
KR20090128102A (ko) | 반도체 장치의 퓨즈 구조물 및 그의 형성 방법 | |
KR20060072409A (ko) | 반도체 소자의 배선 형성방법 | |
KR20100073430A (ko) | 반도체 칩, 상기 반도체 칩의 제조 방법 및 적층 패키지 | |
KR20030058585A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 4 |