KR102319994B1 - 반도체 구조체 및 그 제조 방법 - Google Patents

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Abstract

본 개시는, 액티브 사이드를 가진 반도체 기판, 반도체 기판의 액티브 사이드 위의 상호접속 층, 및 반도체 기판으로부터 제1 금속 층으로 연장되는 TSV(through substrate via)를 포함하는 반도체 구조체를 제공한다. 상호접속 층은 반도체 기판의 액티브 사이드에 가장 근접한 제1 금속 층을 포함하고, 제1 금속 층의 두께는 1 마이크로미터 미만이고, 제1 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이다. 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프된다. 본 개시는 또한, 여기에 개시된 반도체 구조체를 제조하는 방법을 제공한다.

Description

반도체 구조체 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD FOR THE SAME}
본 출원은 2017년 10월 30일에 출원된 미국 가출원 No. 62/579,030의 이익을 주장한다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. 그러나, 이러한 향상들은 IC 프로세싱 및 제조에 있어서의 발전이 요구되는 것과 마찬가지로 실현될 이러한 향상들을 위해 IC 프로세싱 및 제조의 복잡성을 증가시킨다. 집적 회로 진화 동안에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 콤포넌트(또는 라인)]는 감소하지만 기능적 밀도(즉, 칩 면적당 상호접속된 장치의 수)는 일반적으로 증가하고 있다.
반도체 제조의 일부로서, IC를 위한 다수의 콤포넌트에 대하여 전기적 상호접속을 제공하기 위해, 도전성 엘리먼트가 형성될 수 있다. 예컨대, ILD(interlayer dielectric) 내의 개구를 에칭하고, 도전성 물질로 개구를 충전함으로써 상이한 금속 층들의 상호접속을 위한 도전성 비아가 형성될 수 있다. 그러나 반도체 제조 기술 노드가 지속적으로 발전함에 따라 중요한 치수와 피치가 점차 작아지고 있으며 프로세스 윈도우가 더 엄격해지고 있다. 결과적으로, 오버레이 에러(예컨대, 오정렬된 비아)가 발생할 수 있으며, 이는 신뢰성 테스트 마진 감소 또는 디바이스 퍼포먼스 저하와 같은 문제를 야기할 수 있다.
따라서, 통상적인 비아 형성 프로세스는 의도된 목적에 일반적으로 충분하지만, 모든 양태에서 완전히 만족스럽지는 않다.
본 개시는, 액티브 사이드를 가진 반도체 기판, 반도체 기판의 액티브 사이드 위의 상호접속 층, 및 반도체 기판으로부터 제1 금속 층으로 연장되는 TSV(through substrate via)를 포함하는 반도체 구조체를 제공한다. 상호접속 층은 반도체 기판의 액티브 사이드에 가장 근접한 제1 금속 층을 포함하고, 제1 금속 층의 두께는 1 마이크로미터 미만이고, 제1 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이다. 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프된다. 본 개시는 또한, 여기에 개시된 반도체 구조체를 제조하는 방법을 제공한다.
하나 이상의 실시형태가 첨부 도면에 대하여 한정이 아닌 예로서 설명되고, 도면 전체에 있어서 동일한 도면 부호를 가진 엘리먼트는 유사한 엘리먼트를 나타낸다. 도면은 달리 언급하지 않는 한 비례적이지 않다.
도 1은 본 개시의 일부 실시형태에 따른, 반도체 구조체의 상호접속부를 나타내는 단면도이다.
도 2는 본 개시의 일부 실시형태에 따른, 반도체 구조체의 상호접속부를 나타내는 단면도이다.
도 3은 본 개시의 일부 실시형태에 따른, 반도체 구조체의 상호접속부를 나타내는 단면도이다.
도 4는 본 개시의 일부 실시형태에 따른, 반도체 구조체의 상호접속부를 나타내는 단면도이다.
도 5는 본 개시의 일부 실시형태에 따른, 반도체 구조체의 상호접속부를 나타내는 단면도이다.
도 6은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 상호접속 패턴 구조체를 나타내는 상면도이다.
도 7은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 상호접속 패턴 구조체를 나타내는 상면도이다.
도 8은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 상호접속 패턴 구조체를 나타내는 상면도이다.
도 9는 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 상호접속 패턴 구조체를 나타내는 상면도이다.
도 10 내지 도 14는 본 개시의 일부 실시형태에 따른, 다수의 제조 동작에서의 반도체 구조체의 단면도이다.
본 발명의 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 실시형태는 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 독창적인 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 실시형태를 제작하고 사용하기 위한 특정 방식이 예시일 뿐이며, 본 개시의 범위를 제한하지 않는다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 이제, 첨부 도면에 도시된 예시적 실시형태에 대한 상세한 참조가 이루어질 것이다. 가능하다면, 동일 또는 유사한 파트에 대한 설명 및 도면에서 동일 도면 부호가 사용된다. 도면에서, 형상 및 두께는 명확함과 편의를 위해 과장될 수 있다. 이러한 설명은 본 개시에 관련된 장치의 파트를 형성하거나 본 개시에 관련된 장치와 직접 협력하는 엘리먼트에 특히 디렉팅(directing)될 것이다. 특별하게 도시되지 않거나 설명하지 않은 엘리면트는 다양한 형태를 취할 수 있는 것으로 이해되어야 한다. 본 명세서를 통한 "일실시형태" 또는 "실시형태"에 대한 참조는 실시형태와 관련하여 설명한 특정 피쳐(feature), 구조, 또는 특성이 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 본 명세서를 통해 여러 문장에서 나타나는 "일실시형태에서" 또는 "실시형태에서"는 동일 실시형태에 대한 모든 참조를 필요로 하지 않는다. 또한, 특정 피쳐, 구조, 또는 특성은 하나 이상의 실시형태에서 적합한 모든 방식으로 결합될 수 있다. 이하의 도면은 비례적으로 도시되지 않고, 이들 도면은 단지 예시를 위한 것임을 인식해야 한다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
반도체 제조의 일부로서, 반도체 디바이스의 다양한 마이크로전자 엘리먼트(예컨대, 소스/드레인, 게이트 등)를 전기적으로 상호접속시키기 위해 전기적 상호접속부가 형성될 필요가 있다. 일반적으로, 이것은 (전기 절연 층과 같은) 층에 개구를 형성하고, 이어서 이들 개구를 도전성 물질로 충전하는 것을 포함한다. 이어서, 도전성 물질을 연마하여 금속 라인 또는 비아와 같은 전기적 상호접속부를 형성한다.
그러나, 반도체 기술 세대가 축소 프로세스를 계속함에 따라, 정확한 정렬 또는 오버레이는 계속 감소하는 트렌치 사이즈로 인해 문제가 될 수 있다. 예컨대, 비아가 위 또는 아래의 원하는 금속 라인과 정확하게 정렬되기가 더 어려울 수 있다. 바이어스 오정렬 또는 오버레이 문제가 발생할 때, 종래의 제조 방법은 비아 개구 아래에서 유전체 물질(예컨대, ILD)의 바람직하지 않은 오버 에칭을 초래할 수 있다. 비아 개구부가 나중에 금속 물질로 충전되면, 그 형상은 호랑이 이빨을 닮는다. 이러한 "호랑이 이빨" 비아는 디바이스 퍼포먼스를 저하시킬 수 있다. 이러한 문제를 회피하기 위해 엄격한 프로세스 윈도우의 사용이 필요할 수 있지만, 디바이스 퍼포먼스가 저하될 수 있다.
반면, 계속 감소하는 기술 노드의 경우, 상이한 상호접속 콤포넌트가 상이한 속도로 축소된다. 예컨대, 20 N 번째 금속(N20 이상) 이상의 기술 노드에서, 약 2.4 마이크로미터 이상의 폭을 갖는 TSV(through silicon via)가 제1 금속 층의 금속 라인과 접촉한다. 여기에서 설명된 바와 같이, 제 1 금속 층은 라인의 후단 동작(back-end-of-line operation)에서의 제1 금속 라인 층이다. 통상적으로, 제1 금속 층의 두께는 1.5 μm보다 크며, 제1 금속 층의 상면 패턴은 유전체 피쳐 없는 고체이다. 그러나, 기술 노드를 20 nm(N16 또는 N7) 이하로 전진시킬 때, TSV의 폭은 실질적으로 동일하게 유지되지만, 2 μm보다 크지 않은 제1 금속 층 내의 연속적인 금속 피쳐의 치수의 추가 디자인 룰에 의해, 제1 금속 층의 두께는 약 0.8 μm로 감소된다. 연속적인 금속 피쳐는 예컨대 유전체(층간 유전체(ILD) 또는 금속간 유전체(IMD))와 같은 금속 이외의 물질에 의해 중단되거나 컷 오프(cutting off)되지 않고 특정 금속 영역에 의해 정의된다. 특정 금속 영역 내의 거리의 측정치는 연속적인 금속 피쳐의 치수이다. 연속적인 금속 피쳐의 예시는 본 개시의 이하의 도면에서 제시된다.
분명히, N16 또는 N7에서, 제1 금속 층에서의 TSV의 폭(예컨대, 2.4 μm)은 제1 금속 층에서의 연속적인 금속 피쳐의 치수(예컨대, 2 μm)보다 크기 때문에, 전술한 호랑이 이빨 구조물은 TSV/제1 금속 층 인터페이스에서 발생한다. 제1 금속 층의 금속 부분은 TSV 트렌치의 형성에 대한 에칭 스톱(etch stop) 역할을 하는 반면, TSV 도금 동작 동안의 금속은 에칭제가 유전체 등의 금속 이외의 다른 물질을 쉽게 제거할 때 연속적인 금속 피쳐의 경계에서 제1 금속 층을 관통한다. 또한, 제1 금속 층의 두께를 감소시키고 반도체 기판의 총 두께 변화를 약 1μm로 하면, TSV 트렌치 에칭 동작이 제1 금속 층을 오버 에칭하여 제1 금속층의 금속 부분을 펀치(punch)함으로써, 호랑이 이빨 구조물의 제2 세트의 형성이 렌더링된다. 호랑이 이빨 구조물의 제2 세트에 대한 침투 범위는 호랑이 이빨 구조물의 제1 세트보다 덜 심각할 수 있다. 호랑이 이빨 구조물의 제1 세트와 제2 세트의 예시는 본 개시의 후속 도면에서 제시된다.
원하지 않는 금속 층을 갖는 TSV 단락으로 인한 신호 손상과 같은 다양한 디바이스 퍼포먼스 문제를 야기하는 호랑이 이빨 구조물의 형성을 완화시키기 위해, 본 개시는 인접한 금속 층의 패터닝을 이용하여, 퍼포먼스의 희생없이 프로세스 윈도우를 확장하게 하는 새로운 구조체 및 방법을 제안한다. 이제, 도 1 내지 도 14를 참조하여 본 개시의 다양한 양태가 더 상세히 논의될 것이다.
도 1은 본 개시의 일부 실시형태에 따른, 반도체 구조체(10)의 상호접속부를 나타내는 단면도이다. 반도체 구조체(10)는 액티브 사이드(100A) 및 액티브 사이드(100A)에 반대편의 패시브 사이드(100B)를 가진 기판(100)을 포함한다. 액티브 사이드(100A)에 근접하여 트랜지스터 및 메모리와 같은 액티브 콤포넌트가 형성된다. 기술 노드(N14) 및 그 이상에서, 기판(100)에서의 총 두께 변화(total thickness variation; TTV)는 약 1μm이다. TTV의 존재는 아래의 제조 동작에서 더 논의되는 바와 같이, 관통 기판 트렌치의 후속 에칭 동작의 정밀도에 영향을 주는 경향이 있다. 일부 실시형태에서, 반도체 기판(100)은 실리콘을 포함한다. 대안적으로, 기판(100)은, 일부 실시형태에 따른 게르마늄 등의 다른 기본 반도체를 포함할 수 있다. 일부 실시형태에서, 기판(100)은 추가적으로 또는 대안적으로 실리콘 카바이드, 갈륨 비소, 인듐 아세나이드, 및 인듐 인화물과 같은 화합물 반도체를 포함한다. 일부 실시형태에서, 기판(100)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함한다.
기판(100)은 액티브 사이드(100A) 상에 형성된 벌크 반도체 웨이퍼 위에 놓인 에피택셜 반도체 층 등의 에피택셜 층을 포함할 수 있다. 일부 실시형태에서, 기판(100)은 SOI(semiconductor-on-insulator) 구조체를 포함한다. 예컨대, 기판은 SIMOX(separation by implanted oxygen) 등의 프로세스에 의해 형성된 BOX(buried oxide) 층을 포함할 수 있다. 다수의 실시형태에서, 기판(100)은 이온 주입 및/또는 확산 등의 프로세스에 의해 형성된 p 타입 웰, n 타입 웰, p 타입 소스/드레인 피쳐, 및/또는 n 타입 소스/드레인 피쳐 등의 다수의 p 타입 도핑 영역 및/또는 n 타입 도핑 영역을 포함한다. 기판(100)은 저항기, 커패시터, 다이오드 등의 다른 기능 피쳐, FET(field effect transistor) 등의 트랜지스터를 포함할 수 있다. 기판(100)은 기판(100) 상에 형성된 다수의 다비이스를 분리하도록 구성된 측방 격리 피쳐(lateral isolation feature)를 포함할 수 있다. 기판(100)은 다중층 상호접속(multilayer interconnection; MLI) 구조체의 부분을 더 포함할 수 있다. 다중층 상호접속 구조체는 복수의 금속 층 내에 금속 라인을 포함한다. 상이한 금속 층들 내의 금속 라인은 비아 피쳐라 지칭되는 수직 도전성 피쳐를 통해 접속될 수 있다. 다중층 상호접속 구조체는 기판(100) 상의 게이트 전극 및/또는 도핑 피쳐에 금속 라인을 접속하도록 구성된 콘택트를 더 포함한다. 다중층 상호접속 구조체는, 기능 회로를 형성하기 위해, 다수의 디바이스 피쳐(다수의 p 타입 및 n 타입 도핑 영역, 게이트 전극, 및/또는 패시브 디바이스 등)를 연결하도록 디자인된다.
도 1에 도시된 바와 같이, 절연 층(101)은 제1 사이드(100A) 위에 배치되고, 기판(100)과 상호접속 층(102) 사이에 샌드위칭된다. 상호접속 층(102)은 제1 금속 층(1021), 제1 비아 층(1022), 및 제1 금속 층(1021)과 제1 비아 층(1022)을 둘러싸는 유전체(1013)를 더 포함한다. 일부 실시형태에서, 절연 층(101)은 유전체(1013)와 동일한 물질로 구성된다. N14 기술 노드에서, 제1 금속 층(1021)의 두께(T1)는 N20 및 더 높은 기술 노드에서의 1.5 μm에 비해, 1 μm, 예컨대 800 옹스트롬보다 작다.
도 6에서의 제1 금속 층(1021)의 상면 상호접속 패턴(60A)을 참조하면, 연속 금속 피쳐(103)는, 금속 이외의 물질 예컨대 유전체(층간 유전체(ILD) 또는 금속간 유전체(IMD))에 의한 임의의 중단(interruption) 또는 컷 오프(cutting off) 없이 특정 금속 영역에 의해 규정될 수 있다. 특정 금속 영역 내의 거리의 측정치는 연속 금속 피쳐(103)의 치수이다. 도 1 및 도 6에 도시된 바와 같이, 상호접속 패턴(60A)의 중심으로부터 시작해서 패턴의 주변을 향하여, 연속 금속 피쳐(103)는 제1 유전체 피쳐(104)에 의해 컷 오프되고, 연속 금속 피쳐(103)의 치수는 제1 유전체 피쳐(104)에 의해 둘러싸인 폭(W1)이 될 수 있다. 다시 도 1을 참조하면, 연속 금속 피쳐(103)의 치수(W1)는, 일부 실시형태에서, 기술 노드 N14에 관한 한 2 μm 미만이다. 연속 금속 피쳐의 치수는 금속 패턴 디자인의 디자인 룰에 따라 설정된다. 이 룰에 따른 금속 층은 금속 층에 적절한 응력의 방출을 포함하는 다양한 디자인 고려 사항으로부터 이익을 얻는다. 도 6에서의 제1 금속 층(1021)의 상면 상호접속 패턴(60A)에 도시된 바와 같이. 제1 유전체 피쳐(104)는 브로큰 밴드 구조(broken band structure)를 갖는 것으로 보인다. 몇몇 금속 브리지(1031)는 제1 유전체 피쳐(104) 내측의 연속 금속 피쳐(103)와 제1 유전체 피쳐(104) 외측의 연속 금속 피쳐(103)를 접속시킨다. 상면 패턴(60A)에 도시되지는 않았지만, 제1 유전체 피쳐(104) 외부의 연속 금속 피쳐는 또한 상술한 바와 같이 2 ㎛ 미만의 디자인 룰을 따른다.
도 1을 참조하면, 관통 기판 비아(through substrate via; TSV)(105)는 기판(100)의 패시브 사이드(100B)로부터 액티브 사이드(100A)를 향해 연장되고, 또한 제1 금속 층(1021)과 접촉한다. TSV는 전형적으로 반도체 IC 다이에 형성되어 3차원(3D) 스태킹 다이 구조체의 형성을 용이하게 한다. TSV는, 3D 스태킹 다이 구조체의 상이한 다이에서의 콤포넌트들 사이의 전기적 접속을 제공하기 위해 이용될 수 있다. 전술한 바와 같이, TSV(105)의 폭(W3)은 상호접속 층(102)과 동일한 페이스(pace)에서 수축되지 않으므로, 폭(W3)은 기술 노드(N14)에서 연속 금속 피쳐(103)의 치수(W1)보다 크다. 예컨대, 폭(W3)은 2.4 μm 이상이 될 수 있고, 치수(W1)는 2 μm보다 작아야 한다. TSV(105)와 제1 금속 층(1021) 사이의 오버랩 영역은 호랑이 이빨 형성을 위한 핫 스팟(hot spot)이다. 최종 제품에는 나타나지 않지만, 제1 유전체 피쳐(104)를 관통하는 호랑이 이빨(107)의 제1 세트는 도 1에서 점선으로 도시되어 있다. 일부 실시형태에서, 연속 금속 피쳐(103) 내의 제1 금속 층(1021)을 관통하는 호랑이 이빨(109)의 제2 세트도 도 1에서 점선으로 도시되어 있다. 통상의 기술자들은 호랑이 이빨(107, 109)이 데모용으로 도시되고 반도체 구조체(10)의 최종 상호접속 층에서의 제한을 의도하지 않는다는 것을 이해할 것이다.
도 2를 참조하면, 도 2는 본 개시의 일부 실시형태에 따른, 반도체 구조체(20)의 상호접속부를 나타내는 단면도이다. 도 2에서, 상호접속 층(102)은, 반도체 기판(100)의 액티브 사이드(100A)에 배치되고 제1 금속 층(1021)보다 액티브 사이드(100A)로부터 더 먼 제2 금속 층(1031) 및 제2 비아 층(1032)을 더 포함한다.
도 6에서의 제2 금속 층(1031)의 상면 상호접속 패턴(60B)을 참조하면, 연속 금속 피쳐(103)는, 금속 이외의 물질 예컨대 유전체(층간 유전체(ILD) 또는 금속간 유전체(IMD))에 의한 임의의 중단(interruption) 또는 컷 오프(cutting off) 없이 특정 금속 영역에 의해 규정될 수 있다. 특정 금속 영역 내의 거리의 측정치는 연속 금속 피쳐(103')의 치수이다. 도 2 및 도 6에 도시된 바와 같이, 제2 유전체 피쳐(104')의 내부 부분으로부터 패턴의 주변을 향해 시작하여, 연속 금속 피쳐(103')는 제2 유전체 피쳐(104')의 외부 부분에 의해 컷 오프되고, 연속 금속 피쳐(103')의 치수는 제2 유전체 피쳐(104')의 내부 부분과 외부 부분 사이에서 측정된 폭(W2)이 될 수 있다. 다시 도 2을 참조하면, 연속 금속 피쳐(103)의 치수(W2)는, 일부 실시형태에서, 기술 노드 N14에 관한 한 2 μm 미만이다. 연속 금속 피쳐의 치수는 금속 패턴 디자인의 디자인 룰에 따라 설정된다. 이 룰에 따른 금속 층은 금속 층에 적절한 응력의 방출을 포함하는 다양한 디자인 고려 사항으로부터 이익을 얻는다. 도 6에서의 제2 금속 층(1031)의 상면 상호접속 패턴(60B)에 도시된 바와 같이. 제2 유전체 피쳐(104')는 브로큰 밴드 구조(broken band structure)를 갖는 것으로 보인다. 몇몇 금속 브리지(1031')는 제2 유전체 피쳐(104')의 내부 부분의 내측의 연속 금속 피쳐(103')와 제2 유전체 피쳐(104')의 내부 부분 외측의 연속 금속 피쳐(103')를 접속시킨다. 상면 패턴(60B)에 도시되지는 않았지만, 제2 유전체 피쳐(104')의 내부 부분의 내측의 연속 금속 피쳐는 또한 상술한 바와 같이 2 ㎛ 미만의 디자인 룰을 따른다.
도 2에 도시된 바와 같이, 제2 유전체 피쳐(104')와 제1 유전체 피쳐(104)는 서로 어긋하게(staggerly) 배치된다. 즉, 제1 금속 층(1021)에서의 제1 유전체 피쳐(104)의 수직 투영은 제2 금속 층(1031)에서의 제2 유전체 피쳐(104')와 중첩되지 않는다. 제1 유전체 피쳐(104) 및 제2 유전체 피쳐(104')의 이러한 어긋난 배열은 호랑이 이빨(107)의 제1 세트가 액티브 사이드(100A)로부터 멀리 떨어진 금속 층으로 침투하는 것을 효과적으로 방지한다.
도 3를 참조하면, 도 3는 본 개시의 일부 실시형태에 따른, 반도체 구조체(30)의 상호접속부를 나타내는 단면도이다. 도 3에서, 상호접속 층(102)은, 반도체 기판(100)의 액티브 사이드(100A)에 배치되고 제2 금속 층(1031)보다 액티브 사이드(100A)로부터 더 먼 제3 금속 층(1041) 및 제3 비아 층(1042)을 더 포함한다.
도 3에 도시된 바와 같이, 제3 금속 층(1041)은 유전체 피쳐에 의한 임의의 중단, 또는 컷 오프가 없는 연속 금속 피쳐가 될 수 있다. N20보다 큰 기술 노드에서, 제1 금속 층은 종종 유전체 패턴이 없는 고체 금속 층으로 채택된다. 여기에 기술된 바와 같이, 기술 노드(N14) 및 그 이상에서, 제3 금속 층(1041)은 고체 금속 층을 채택하기 시작한다. 또한, 제2 금속 층(1041)의 두께는 제1 금속 층(1021)보다 크게 될 수 있다. 예컨대, 제3 금속 층(1041)의 두께는 제1 금속 층(1021)의 두께의 2배가 될 수 있다. 일부 실시형태에서, 제3 금속 층(1041)은 전술한 바와 같은 2 μm 미만 디자인 룰을 따를 필요는 없다.
도 4를 참조하면, 도 4는 본 개시의 일부 실시형태에 따른, 반도체 구조체(40)의 상호접속부를 나타내는 단면도이다. 도 4에서, 상호접속 층(102)은, 반도체 기판(100)의 액티브 사이드(100A)에 배치되고 제2 금속 층(1031)보다 액티브 사이드(100A)로부터 더 먼 제3 금속 층(1041) 및 제3 비아 층(1042)을 더 포함한다.
도 4에 도시된 바와 같이, 제3 금속 층(1041)은, 제1 금속 층(1021)의 제1 유전체 피쳐(10) 및 연속 금속 피쳐(103)와 동일한, 연속 금속 피쳐(103'') 및 제3 유전체 피쳐(104'')를 가질 수 있다. 또한, 제3 금속 층(1041)의 두께는 제1 금속 층(1021)의 두께와 동일할 수 있다. 일부 실시형태에서, 제3 금속 층(1041)은 또한, 전술한 바와 같은 2 μm 미만 디자인 룰을 따른다. 제3 금속 층(1041)과 제1 금속 층(1021)이 실질적으로 동일한 연속 금속 피쳐 및 유전체 피쳐를 공유한다고 해도, 이들 피쳐는 모두 제1 금속 층과 제3 금속 층 사이의 제2 금속 층(1031)에 대해 어긋나게 배치된다. 본 개시는, 인접한 금속 층들이 스태거 패턴을 적용해야 하고, 비인접 금속 층들이 이 룰에 의해 제한될 필요는 없다는 것을 제공한다.
도 5를 참조하면, 도 5는 본 개시의 일부 실시형태에 따른, 반도체 구조체(50)의 상호접속부를 나타내는 단면도이다. 도 5에서, 상호접속 층(102)은, 반도체 기판(100)의 액티브 사이드(100A)에 배치되고 제3 금속 층(1041)보다 액티브 사이드(100A)로부터 더 먼 제4 금속 층(1051) 및 제4 비아 층(1052)을 더 포함한다.
도 5에 도시된 바와 같이, 제3 금속 층(1041)의 연속 금속 피쳐(103'') 및 제3 유전체 피쳐(104'')는 제2 금속 층(1031)의 연속 금속 피쳐(103') 및 제2 유전체 피쳐(104')와 상이하다. 또한, 제4 금속 층(1051)의 연속 금속 피쳐(103''') 및 제3 유전체 피쳐(104'')는 제3 금속 층(1041)의 연속 금속 피쳐(103'') 및 제3 유전체 피쳐(104'')와 상이하다. 일부 실시형태에서, 제4 금속 층(1051)의 두께는 제1 금속 층(1021)의 두께와 동일할 수 있다. 일부 실시형태에서, 제4 금속 층(1051)은 또한, 전술한 바와 같은 2 μm 미만 디자인 룰을 따른다. 도 5에 도시되진 않았지만, 일부 실시형태에서, 제3 금속 층(1041)의 연속 금속 피쳐(103'') 및 제3 유전체 피쳐(104'')는 제1 금속 층(1021)의 연속 금속 피쳐 및 제1 유전체 피쳐와 실질적으로 동일할 수 있고, 제4 금속 층(1051)의 연속 금속 피쳐(103''') 및 제4 유전체 피쳐(104''')는 제2 금속 층(1031)의 연속 금속 피쳐 및 제2 유전체 피쳐와 실질적으로 동일할 수 있다. 본 실시형태에서, 액티브 사이드(100A)로부터 더 먼 제5 금속 층(미도시)은 전술한 바와 같은 고체 금속 패턴 및 2 μm 초과의 디자인 룰을 가질 수 있다.
전술한 2 μm 미만의 디자인 룰은 기술 노드(N14) 및 그 이상의 전제 하에 만들어진다. 그러나, 기술 노드(N7)에서, 금속 층의 디자인 룰은 예컨대 0.5 μm 미만이 될 수 있다. 즉, 디자인 룰에 따른 금속 층들 내의 연속 금속 피처의 치수는 기술 노드(N7)에 관한 한 0.5 μm보다 작아야 한다.
도 6을 참조하면, 도 6은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 2개의 상호접속 패턴 구조체(60A, 60B)를 나타내는 상면도이다. 전술한 바와 같이, 상호접속 패턴 구조체(60A)는, 도 1 및 도 2에 도시된 바와 같이, 제1 금속 층(1021)의 상면도이고, 상호접속 패턴 구조체(60B)는, 도 2에 도시된 바와 같이, 제2 금속 층(1021)의 상면도이다. 이전에 언급된 것과 동일한 도면부호는 실질적으로 동일한 콤포넌트를 나타내며 간결성을 위해 여기에서 반복하지 않는다. 패턴 구조체들(60A 및 60B)는, 제1 유전체 피쳐(103)가 제2 금속 층(1031)의 연속 금속 피쳐(103')로 하향으로 돌출된 것을 나타내는 정렬 점선(alignment dotted line)으로 도시된다. 한편, 제2 유전체 피쳐(104')의 내부 부분 및 외부 부분은 제1 금속 층(1021)의 연속 금속 피쳐(103)로 상향으로 돌출된다. 제1 유전체 피쳐(104)와 제2 유전체 피쳐(104')의 어긋한 배치는 도 6에서 명확하게 관찰될 수 있다. 또한, 제1 비아 층(1022) 및 제2 비아 층(1032)도 도 6에 상면도로 도시된다. 전술한 바와 같이, 제1 유전체 피쳐(104) 및 제2 유전체 피쳐(104')는 브로큰 밴드(broken band)를 갖는다.
도 7을 참조하면, 도 7은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 2개의 상호접속 패턴 구조체(70A, 70B)를 나타내는 상면도이다. 전술한 바와 같이, 상호접속 패턴 구조체(70A)는, 도 1 및 도 2에 도시된 바와 같이, 제1 금속 층(1021)의 상면도이고, 상호접속 패턴 구조체(70B)는, 도 2에 도시된 바와 같이, 제2 금속 층(1021)의 상면도이다. 일부 실시형태에서, 제1 유전체 피쳐(104) 및 제2 유전체 피쳐(104')는 폐쇄 밴드 구조체를 갖는 것으로 나타난다. 제1 유전체 피쳐(104) 내측의 연속 금속 피쳐(103)와 제1 유전체 피쳐(104) 외측의 연속 금속 피쳐(103)를 접속시키는 금속 브릿지가 없다. 마찬가지로, 제2 유전체 피쳐(104')의 내부 부분의 내측의 연속 금속 피쳐(103')와 제2 유전체 피쳐(104')의 내부 부분 외측의 연속 금속 피쳐(103')를 접속시키는 금속 브릿지가 없다. 패턴 구조체들(70A 및 70B)는, 제1 유전체 피쳐(103)가 제2 금속 층(1031)의 연속 금속 피쳐(103')로 하향으로 돌출된 것을 나타내는 정렬 점선(alignment dotted line)으로 도시된다. 한편, 제2 유전체 피쳐(104')의 내부 부분 및 외부 부분은 제1 금속 층(1021)의 연속 금속 피쳐(103)로 상향으로 돌출된다. 상면 패턴(60B)에 도시되지는 않았지만, 제2 유전체 피쳐(104')의 내부 부분의 내측의 연속 금속 피쳐는 또한 상술한 바와 같이 2 ㎛ 미만의 디자인 룰을 따른다.
도 8을 참조하면, 도 8은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 상호접속 패턴 구조체(80A, 80B)를 나타내는 상면도이다. 전술한 바와 같이, 상호접속 패턴 구조체(80A)는, 도 1 및 도 2에 도시된 바와 같이, 제1 금속 층(1021)의 상면도이고, 상호접속 패턴 구조체(80B)는, 도 2에 도시된 바와 같이, 제2 금속 층(1021)의 상면도이다. 일부 실시형태에서, 제1 유전체 피쳐(104)는 개방 밴드 구조체를 갖는 것으로 나타난다. 몇몇 유전체 브릿지는 제1 유전체 피쳐(103)를 제1 유전체 피쳐(103)의 다른 부분(미도시)에 접속시킨다. 그러나, 인접한 금속 층들 사이의 어긋난 피쳐를 유지하기 위해, 제2 유전체 피쳐(104')는 폐쇄 밴드 구조체를 갖는 것으로 나타난다. 패턴 구조체들(80A 및 80B)는, 제1 유전체 피쳐(103)가 제2 금속 층(1031)의 연속 금속 피쳐(103')로 하향으로 돌출된 것을 나타내는 정렬 점선(alignment dotted line)으로 도시된다. 한편, 제2 유전체 피쳐(104')의 내부 부분 및 외부 부분은 제1 금속 층(1021)의 연속 금속 피쳐(103)로 상향으로 돌출된다.
도 9을 참조하면, 도 9은 본 개시의 일부 실시형태에 따른, 2개의 인접한 층들의 상호접속 패턴 구조체(90A, 90B)를 나타내는 상면도이다. 전술한 바와 같이, 상호접속 패턴 구조체(90A)는, 도 1 및 도 2에 도시된 바와 같이, 제1 금속 층(1021)의 상면도이고, 상호접속 패턴 구조체(90B)는, 도 2에 도시된 바와 같이, 제2 금속 층(1021)의 상면도이다. 일부 실시형태에서, 제1 유전체 피쳐(104)는 브로큰 밴드 구조체를 갖는 것으로 나타난다. 몇몇 금속 브리지(1031)는 제1 유전체 피쳐(104) 내부의 연속 금속 피쳐(103)와 제1 유전체 피쳐(104) 외부의 연속 금속 피쳐(103)를 접속시킨다. 인접한 금속 층들 사이의 어긋난 피쳐를 유지하기 위해, 제2 유전체 피쳐(104')는 개방 밴드 구조체를 갖는 것으로 나타난다. 패턴 구조체들(90A 및 90B)는, 제1 유전체 피쳐(103)가 제2 금속 층(1031)의 연속 금속 피쳐(103')로 하향으로 돌출된 것을 나타내는 정렬 점선(alignment dotted line)으로 도시된다. 한편, 제2 유전체 피쳐(104')의 내부 부분 및 외부 부분은 제1 금속 층(1021)의 연속 금속 피쳐(103)로 상향으로 돌출된다.
도 10 내지 도 14는 본 개시의 일부 실시형태에 따른, 다수의 제조 동작에서의 반도체 구조체(30)의 단면도이다. 도 10에서, 액티브 사이드(100A) 및 패시브 사이드(100B)를 가진 반도체 기판(100)이 수용된다. 전술한 바와 같이, 메모리 또는 트랜지스터와 같은 액티브 콤포넌트는 액티브 사이드(100A)에 근접하여 위치되고, 상이한 액티브 영역을 분리시키기 위한 얕은 트렌치 절연부(shallow trench isolation)와 같은 절연 층(101)이 또한 액티브 사이드(100A)에 근접하여 기판에 형성된다. 후속하여, ILD(inter-layer dielectric)와 같은 유전체 층(101)은 절연 층(101) 및 기판(100) 위에 형성될 수 있다. 유전체 층(101) 위에, 디바이스의 상호접속부(102)가 각 금속 층들의 전술된 패턴으로 제조된다. 도 10에 도시된 실시형태에서, 3개의 금속 층들 및 비아 층들이 형성된다. 일부 실시형태에서 금속 층들은 금속 라인, 금속 비아 피쳐, 또는 금속 접속 피쳐 등의 금속 피쳐이다.
예를 들어, 제1 금속 층(1021)은 추가로 후술되는 다마신 프로세스에 의해 형성된다. 유전체 층(101) 상에 제1 유전체 물질 층이 형성된다. 대안적으로, 유전체 층(101) 상에 에치 스탑 층(미도시)이 형성되고, 에치 스탑 층 상에 제1 유전체 물질 층이 형성된다. 일부 실시형태에서, 제1 유전체 물질 층은 실리콘 산화물, 실리콘 질화물, 낮은 유전 상수(로우 k) 물질, 또는 이들의 조합과 같은 유전체 물질을 포함한다. 로우 k 물질은, 예시로서, 플루오르화 실리카 유리(FSG), 탄소 도핑 실리콘 산화물, 블랙 다이아몬드 (Santa Clara, Calif.의 Applied Materials), Xerogel, Aerogel, 비정질 플루오르화 탄소, Parylene, 비스 벤조시클로부텐(BCB), SiLK(Dow Chemical, Midland, Mich.), 폴리이미드, 다공성 폴리머 및/또는 다른 적합한 물질을 포함할 수 있다. 제1 유전체 물질 층의 형성 프로세스는 CVD(chemical vapor deposition), 스핀 온 코팅, 또는 다른 적합한 성막 기술을 사용할 수 있다. 에치 스탑 층은, 에칭 선택도를 제공하여 후속 에칭 프로세스가 제1 유전체 물질 층을 실질적으로 에칭하고 에치 스탑 층 상에서 중단될 수 있도록 디자인된 제1 유전체 물질 층과 상이한 물질을 포함한다. 예를 들어, 에치 스탑 층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 또는 후속 에칭 프로세스의 에칭을 중단시키도록 기능하는 다른 적합한 물질을 포함한다. 에치 스탑 층은 CVD 또는 다른 적합한 기술에 의해 형성될 수 있다. 제1 유전체 물질 층의 성막 후에, 제1 유전체 물질 층은 또한 CMP(chemical mechanical polishing) 등의 기술에 의해 평탄화될 수 있다.
그 후에, 제1 금속 층(1021)을 위한 마스크 층(미도시)은 리소그래피 프로세스에 의해 패터닝되고, 이에 따라 도 6 내지 도 9에 도시된 바와 같이, 금속 라인(또는 금속 라인들)을 위한 영역(또는 영역들)을 규정하기 위한 하나(또는 더 많은) 개구를 가진 패터닝된 마스크 층이 형성된다. 일부 실시형태에서, 패터닝된 마스크 층의 개구는 제1 금속 층(1021) 내의 연속 금속 피쳐(103)의 위치에 대응하고, 패터닝된 마스크 층의 커버된 영역은 제1 금속 층(1021) 내의 제1 유전체 피쳐(104)의 위치에 대응한다. 금속 라인은 형성될 상부 금속 층 내의 금속 라인을 지칭한다. 일부 실시형태에서, 마스크 층은 레지스트 층이고, 패터닝 프로세스는 스핀 온 코팅, 노출, 및 현상을 포함하는 리소그래피 절차이다. 일부 실시형태에서, 마스크 층은 하드 마스크이고, 패터닝 프로세스는 리소그래피 프로세스를 사용하여 하드 마스크 상에 패터닝된 레지스트 층을 형성하는 단계; 및 에치 마스크로서 패터닝된 레지스트 층을 사용하여 패터닝된 레지스트 층의 개구를 통해 하드 마스크를 에칭하는 단계를 포함한다. 패터닝된 하드 마스크의 형성 후에, 패터닝된 레지스트 층은 플라즈마 에싱(plasma ashing) 또는 습식 스트리핑(wet stripping)에 의해 제거될 수 있다.
제1 비아 층(1022)의 형성은 제1 금속 층(1021)의 형성에 관해 전술한 섹션을 참조할 수 있으며, 간략화를 위해 여기서는 반복하지 않는다. 물론, 제1 비아 층(1022)의 패터닝은 제1 금속 층(1021)의 패턴에 대응하여 변화한다. 제2 금속 층(1031)의 형성은 제1 금속 층(1021)의 형성에 관해 전술한 섹션을 참조할 수 있으며, 간략화를 위해 여기서는 반복하지 않는다. 제2 금속 층(1031)의 패턴은, 전술한 바와 같이, 연속 금속 피쳐(103') 및 제2 유전체 피쳐(104')를 포함한다. 제1 금속 층(1021) 내의 제1 유전체 피쳐(104)는 제2 금속 층(1031) 내의 제2 유전체 피쳐(104')로부터 어긋나게 배치되도록 디자인된다. 또한, 도 10에서, 제3 금속 층(1041)의 형성은 제1 금속 층(1021)의 형성에 관해 전술한 섹션을 참조할 수 있으며, 간략화를 위해 여기서는 반복하지 않는다. 일부 실시형태에서, 제3 금속 층(1041)은 유전체 피쳐에 의한 임의의 중단, 또는 컷 오프가 없는 연속 금속 피쳐가 될 수 있다.
일부 실시형태에서, 기판(100)은 백 그라인딩(back grinding), 에칭, CMP 등의 공지 기술을 통해 패시브 사이드(100B)로부터 얇아질 수 있고, 두꺼운 패시베이션 층(100'), 예를 들어 산화물 층이 패시브 사이드(100B) 상의 얇아진 표면 위에 형성된다.
도 11에서, TSV(through substrate via) 리세스(105')는 제1 에칭 동작을 통해 기판(100)의 패시브 사이드(100B)로부터 부분적으로 형성된다. 제1 에칭 동작은 절연 층(303)이 도달될 때가지 패시브 사이드(100B)로부터 기판(100)을 제거한다. 일부 실시형태에서, 제1 에칭 동작은 기판 물질을 제거하기에 적합한 에칭 케미스트리(etching chemistry)를 사용한다. TSV 리세스(105')는 기판(100)의 액티브 사이드(100A)에 근접한 CMOS 디바이스 형성 후에 그리고 상호접속 층(102)에서 금속 층, 예를 들어 적어도 M1-M3을 형성하는 금속화 프로세스 후에 형성된다. 첨단 프로세싱 기술로 제조된 IC에서, 금속간 유전체(IMD) 층(1013)은 일반적으로
금속 층 간 기생 용량을 감소시키기 위한 노력으로 낮은 유전 상수(low-k) 또는 극도로 낮은 유전 상수를 갖는 유전체 물질로 형성되며, 이에 따라 신호 속도가 증가하고 신호 무결성이 향상된다. 예로서, 로우 k 유전체 물질은 2.9 미만의 유전 상수를 가지며, 다공성 유기 유전제 물질로 형성된다.
도 12에서, TSV(through substrate via) 리세스(105'')는 제2 에칭 동작을 통해 기판(100)의 패시브 사이드(100B)로부터 완전하게 형성된다. 제2 에칭 동작은, 제1 금속 층(1021)이 도달될 때까지, 남은 절연 층(303), 유전체 층(303)을 제거한다. 일부 실시형태에서, 제2 에칭 동작은 제1 에칭 동작과 상이한 에칭 케미스트리를 사용한다. 예컨대 제2 에칭 동작은 유전체 물질을 제거하기 위해 적합한 케미스트리를 사용한다. 이것은, 호랑이 이빨 형성을 결정하는 제2 에칭을 제어할 수 있다. 예를 들어, 제2 에칭이 오버 에칭으로 고려된다면, 제1 금속 층(1021) 레벨에서의 IMD 층(1013) 및 제1 비아 층(1022)이 에칭제에 의해 제거되어, 충전하기 위한 후속 금속 물질에 대한 호랑이 이빨 포켓을 제공할 가능성이 있다. 제1 금속 층(1021) 레벨에서의 IMD 층(1013)은 전술한 바와 같이 제1 유전체 피쳐(104)에 대응한다.
이 TSV 리세스(105'') 형성 프로세스는 향상된 프로세싱 기술에서의 다수의 문제점을 생성한다. 문제점들 중 하나는, 금속 간 유전체 층에 TSV 리세스(105'')를 형성하는 것이 전형적으로 다중 에칭 프로세스를 수반하고; 프로세싱되는 웨이퍼는 종종 완료될 다양한 에칭 프로세스를 위해 대기열에 있게 된다는 것이다. 프로세싱 동안, 웨이퍼 프로세싱 설비 내의 수분 또는 다른 화학 제제는 TSV 리세스의 측벽으로부터 로우 k 금속 간 유전체 층으로 침투하고, 금속 간 유전체 층 전체로 확산되어 로우 k 유전체 물질의 바람직하지 않은 특성 변화를 야기할 수 있다. TSV 리세스의 노출된 표면적이 크기 때문에, 이러한 유해한 영향은 중요할 수 있으며 심각한 디바이스 퍼포먼스 저하 및 수율 손실을 야기할 수 있다. 여기에서 제공된 제1 및 제2 에칭은 TSV 리세스(105'') 형성의 최종 에칭 동작에서 로우 k IMD 층(1013)을 노출시킴으로써 IMD 층(1013)의 특성 변화를 감소시키기 위한 방법을 제공한다.
이어서, IMD 층 및 기판(100) 내에 형성된 TSV 리세스(105'')는 금속 화학 기상 증착 프로세스(CVD) 또는 금속 전기도금 프로세스와 같은 금속화 프로세스에 의해 도전성 금속 물질로 충전된다. 이어서, 금속 CVD 또는 금속 도금과 같은 금속화 프로세스가 기판(100)의 패시브 사이드(100B) 상에 수행되어, 기판(100) 내의 TSV(105)를 형성하기 위한 TSV 리세스(105'')에 구리(Cu) 또는 적합한 도전성 물질이 충전된다. 알루미늄(Al), 텅스텐(W), 코발트(Co), 금(Au), 은(Ag), 백금(Pt), 실리콘(Si), 및 다른 적합한 성막 프로세스와 같은 다른 적합한 도전성 물질이 TSV(105)를 형성하는데 사용될 수도 있다.
도 13에서, 초과 TSV 물질을 제거하여 후속 프로세싱 동작을 위한 바람직한 평평한 기판 표면을 제공하기 위해, 나중에 기판(100)의 패시브 사이드(100B) 상에 CMP 동작이 수행될 수 있다. 선택적으로, TSV(105)를 형성하는 금속화 프로세스 전에, CVD 또는 물리적 기상 증착(PVD)과 같은 적합한 프로세스에 의해 TSV 리세스(105'') 내에 티타늄 질화물(TiN) 층 및/또는 금속 시드 층(미도시)과 같은 장벽 층이 등각으로 형성될 수 있다. TSV 리세스(105'') 내의 장벽 층은 임의의 도전성 TSV 물질이 기판(100)의 액티브 사이드(100A)에서 회로의 임의의 액티브 부분으로 침투하는 것을 방지할 수 있다. 또한 도 13에 도시된 바와 같이, 가능한 위치 및 호랑이 이빨의 제1 세트(107)가 더 높은 금속 층을 향해 추가로 침투하는 것을 제2 금속 층(1031)이 어떻게 효과적으로 방지할 수 있는지를 나타내기 위해 호랑이 이빨의 제1 세트(107)은 점선으로 도시된다.
도 14에서, 기판(100)의 패시브 사이드(100B)는, 기판(100)의 액티브 사이드(100A) 위에 이전에 형성된 유사한 물질 및 유사한 피쳐들을 위해 사용된 프로세싱 기술에 의해, 절연 층(116), 유전체 층(미도시), 도전성 인터페이스(미도시), 본딩 패드(미도시)를 형성하도록 추가로 프로세싱될 수 있다. 이와 같이 프로세싱된 기판(100)은 양 사이드로부터의 다이 및 다른 집적 회로 웨이퍼에 본딩될 수 있다. 또한 도 14에 도시된 바와 같이, 금속화 프로세스 후에, 제1 금속 층(1021)에 근접한 TSV(105)의 폭(W3)은 제1 금속 층(1021)의 제1 유전체 피쳐(104)의 치수보다 크다. "호랑이 이빨" 비아 펀치 스루("tiger tooth" via punch through)는 더 이상 문제가 아니므로, TSV(105)를 형성하기 위한 프로세스 윈도우가 완화될(relaxed) 수 있고, 디바이스 퍼포먼스가 또한 개선될 수 있다.
일부 실시형태는 액티브 사이드를 갖는 반도체 기판, 반도체 기판의 액티브 사이드 위의 상호접속 층, 및 반도체 기판으로부터 제1 금속 층으로 연장되는 TSV(through substrate via)를 포함하는 반도체 구조체를 제공한다. 상호접속 층은 반도체 기판의 액티브 사이드에 가장 근접한 제1 금속 층을 포함하고, 제1 금속 층의 두께는 1 마이크로미터 미만이고, 제1 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이다. 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프된다.
일부 실시형태는, 제1 금속 층 및 제1 금속 층 위의 제2 금속 층을 포함하는 상호접속 패턴 구조체를 제공한다. 제1 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이다. 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프된다. 제2 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이다. 연속 금속 피쳐는 제2 유전체 피쳐에 의해 컷 오프된다. 제2 유전체 피쳐는 제1 유전체 피쳐로부터 어긋나게 배치된다.
일부 실시형태는 반도체 구조체를 제조하는 방법을 제공한다. 상기 방법은, 액티브 사이드를 가진 반도체 기판을 수용하는 단계; 제1 유전체 피쳐가 제1 금속 층의 연속 금속 피쳐를 컷 오프한 상태로 반도체 기판의 액티브 사이드에 가장 근접해 있는 제1 금속 층을 형성하는 단계; 제2 유전체 피쳐가 제2 금속 층의 연속 금속 피쳐를 컷 오프한 상태로 반도체 기판의 액티브 사이드에 있고 제1 금속 층보다 액티브 사이드로부터 멀리 있는 제2 금속 층을 형성하는 단계를 포함한다. 제2 유전체 피쳐는 제1 유전체 피쳐로부터 어긋나게 배치된다. 반도체 기판으로부터 제1 금속 층으로 연장되는 TSV를 형성한다.
1) 본 개시의 실시형태에 따른, 반도체 구조체는, 액티브 사이드를 가진 반도체 기판; 상기 반도체 기판의 상기 액티브 사이드에 근접한 상호접속 층으로서, 상기 상호접속 층은 상기 반도체 기판의 상기 액티브 사이드에 가장 근접한 제1 금속 층을 포함하고, 상기 제1 금속 층의 두께는 1 마이크로미터 미만이고, 상기 제1 금속 층의 연속 금속 피쳐(continuous metal feature)의 치수는 상면도에서 2 마이크로미터 미만이고, 상기 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프(cut off)되는 것인, 상기 상호접속 층; 및 상기 반도체 기판으로부터 상기 제1 금속 층으로 연장되는 TSV(through substrate via)를 포함한다.
2) 본 개시의 실시형태에 따른, 반도체 구조체는, 상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제1 금속 층보다 상기 액티브 사이드로부터 더 먼 제2 금속 층을 더 포함하고, 상기 제2 금속 층은, 상면도에서 상기 제2 금속 층의 연속 금속 피쳐를 컷 오프하는 제2 유전체 피쳐를 포함하고, 상기 제2 유전체 피쳐는 상기 제1 유전체 피쳐로부터 어긋나게(staggerly) 배치된다.
3) 본 개시의 실시형태에 따른, 반도체 구조체에 있어서, 상기 제2 유전체 피쳐는 상기 제2 금속 층에 내부 부분 및 외부 부분을 포함한다.
4) 본 개시의 실시형태에 따른, 반도체 구조체는, 상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제2 금속 층보다 상기 액티브 사이드로부터 더 먼 제3 금속 층을 더 포함하고, 상기 제3 금속 층은 연속 금속 피쳐를 포함한다.
5) 본 개시의 실시형태에 따른, 반도체 구조체는, 상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제2 금속 층보다 상기 액티브 사이드로부터 더 먼 제3 금속 층을 더 포함하고, 상기 제3 금속 층은 상면도에서 상기 제3 금속 층의 연속 금속 피쳐를 컷 오프하는 제3 유전체 피쳐를 포함하고, 상기 제3 유전체 피쳐는 상기 제1 유전체 피쳐와 실질적으로 동일하다.
6) 본 개시의 실시형태에 따른, 반도체 구조체에 있어서, 상기 제1 유전체 피쳐는 브로큰 밴드(broken band)를 포함한다.
7) 본 개시의 실시형태에 따른, 반도체 구조체에 있어서, 상기 제1 금속 층에서의 상기 TSV의 폭은 상기 연속 금속 피쳐의 치수보다 크다.
8) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체는, 제1 금속 층으로서, 상기 제1 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이고, 상기 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제1 금속 층; 및 상기 제1 금속 층 위의 제2 금속 층으로서, 상기 제2 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이고, 상기 연속 금속 피쳐는 제2 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제2 금속 층을 포함하고, 상기 제2 유전체 피쳐는 상기 제1 유전체 피쳐로부터 어긋나게 배치된다.
9) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제1 금속 층의 두께는 1 마이크로미터 미만이다.
10) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체는, 상기 제1 금속 층에 근접한 반도체 기판; 및 상기 반도체 기판으로부터 상기 제1 금속 층으로 연장되는 TSV를 더 포함한다.
11) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제1 금속 층에서의 상기 TSV의 폭은 상기 연속 금속 피쳐의 치수보다 크다.
12) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제1 유전체 피쳐는 폐쇄 밴드(closed band)를 포함한다.
13) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제1 유전체 피쳐는 개방 밴드(open band)를 포함한다.
14) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제1 금속 층의 상기 연속 금속 피쳐의 치수는 상면도에서 0.5 마이크로미터 미만이다.
15) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체는, 상기 제2 금속 층 위의 제3 금속 층으로서, 상기 제3 금속 층의 연속 금속 피쳐는 제3 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제3 금속 층; 및 상기 제3 금속 층 위의 제4 금속 층으로서, 상기 제4 금속 층의 연속 금속 피쳐는 제4 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제4 금속 층을 더 포함하고, 상기 제3 유전체 피쳐는 상기 제2 유전체 피쳐로부터 어긋나게 배치되고, 상기 제4 유전체 피쳐는 상기 제3 유전체 피쳐로부터 어긋나게 배치된다.
16) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제3 유전체 피쳐는 상기 제1 유전체 피쳐와 실질적으로 동일하고, 상기 제4 유전체 피쳐는 상기 제2 유전체 피쳐와 실질적으로 동일하다.
17) 본 개시의 다른 실시형태에 따른, 상호접속 패턴 구조체에 있어서, 상기 제3 금속 층의 상기 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이다.
18) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체의 제조 방법은, 액티브 사이드를 가진 반도체 기판을 수용하는 단계; 제1 유전체 피쳐가 제1 금속 층의 연속 금속 피쳐를 컷 오프한 상태로 상기 반도체 기판의 상기 액티브 사이드에 가장 근접해 있는 상기 제1 금속 층을 형성하는 단계; 제2 유전체 피쳐가 제2 금속 층의 연속 금속 피쳐를 컷 오프한 상태로 상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제1 금속 층보다 상기 액티브 사이드로부터 멀리 있는 상기 제2 금속 층을 형성하는 단계; 및 상기 반도체 기판으로부터 상기 제1 금속 층으로 연장되는 TSV를 형성하는 단계를 포함하고, 상기 제2 유전체 피쳐는 상기 제1 유전체 피쳐로부터 어긋나게 배치된다.
19) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체의 제조 방법에 있어서, 상기 TSV를 형성하는 단계는, 상기 반도체 기판의 상기 액티브 사이드의 반대편인 패시브 사이드(passive side)로부터 절연 층이 상기 액티브 사이드의 근방에 도달할 때까지 제1 에칭을 수행하는 단계; 및 상기 절연 층으로부터 상기 제1 금속 층에 도달할 때까지 제2 에칭을 수행하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체의 제조 방법에 있어서, 상기 제1 금속 층에서의 상기 TSV의 폭은 상기 제1 유전체 피쳐의 치수보다 크다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 예를 들어, 전술한 다수의 프로세스는 상이한 방법으로 구현될 수 있고, 다른 프로세스, 또는 이들의 조합에 의해 대체될 수 있다.
또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 반도체 구조체에 있어서,
    액티브 사이드를 가진 반도체 기판;
    상기 반도체 기판의 상기 액티브 사이드에 근접한 상호접속 층으로서, 상기 상호접속 층은 상기 반도체 기판의 상기 액티브 사이드에 가장 근접한 제1 금속 층을 포함하고, 상기 제1 금속 층의 두께는 1 마이크로미터 미만이고, 상기 제1 금속 층의 연속 금속 피쳐(continuous metal feature)의 치수는 상면도에서 2 마이크로미터 미만이고, 상기 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프(cut off)되는 것인, 상기 상호접속 층; 및
    상기 반도체 기판으로부터 상기 제1 금속 층으로 연장되고 상기 연속 금속 피쳐에 접촉하는 TSV(through substrate via)를 포함하고,
    상기 제1 금속 층에서 상기 TSV의 폭은 상기 연속 금속 피쳐의 치수보다 크고, 상기 연속 금속 피쳐의 치수는 상기 제1 유전체 피쳐에 의해 컷 오프되어 둘러싸인 제1 금속 층의 폭인 것인,
    반도체 구조체.
  2. 제1항에 있어서,
    상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제1 금속 층보다 상기 액티브 사이드로부터 더 먼 제2 금속 층을 더 포함하고, 상기 제2 금속 층은, 상면도에서 상기 제2 금속 층의 연속 금속 피쳐를 컷 오프하는 제2 유전체 피쳐를 포함하고, 상기 제2 유전체 피쳐는 상기 제1 유전체 피쳐로부터 어긋나게(staggerly) 배치되는 것인, 반도체 구조체.
  3. 제2항에 있어서,
    상기 제2 유전체 피쳐는 상기 제2 금속 층에 내부 부분 및 외부 부분을 포함하는 것인, 반도체 구조체.
  4. 제2항에 있어서,
    상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제2 금속 층보다 상기 액티브 사이드로부터 더 먼 제3 금속 층을 더 포함하고, 상기 제3 금속 층은 연속 금속 피쳐를 포함하는 것인, 반도체 구조체.
  5. 제2항에 있어서,
    상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제2 금속 층보다 상기 액티브 사이드로부터 더 먼 제3 금속 층을 더 포함하고, 상기 제3 금속 층은 상면도에서 상기 제3 금속 층의 연속 금속 피쳐를 컷 오프하는 제3 유전체 피쳐를 포함하고, 상기 제3 유전체 피쳐는 상기 제1 유전체 피쳐에 정렬되며, 상기 제3 유전체 피쳐 및 상기 제1 유전체 피쳐의 치수는 서로 동일한 것인, 반도체 구조체.
  6. 제1항에 있어서,
    상기 제1 유전체 피쳐는 브로큰 밴드(broken band)를 포함하는 것인, 반도체 구조체.
  7. 삭제
  8. 상호접속 패턴 구조체에 있어서,
    액티브 사이드를 가진 반도체 기판;
    제1 금속 층으로서, 상기 제1 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이고, 상기 제1 금속 층의 상기 연속 금속 피쳐는 제1 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제1 금속 층;
    상기 제1 금속 층 위의 제2 금속 층으로서, 상기 제2 금속 층의 연속 금속 피쳐의 치수는 상면도에서 2 마이크로미터 미만이고, 상기 제2 금속 층의 연속 금속 피쳐는 제2 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제2 금속 층; 및
    상기 반도체 기판으로부터 상기 제1 금속 층으로 연장되고 상기 제1 금속 층의 연속 금속 피쳐에 접촉하는 TSV(through substrate via)를 포함하고,
    상기 제1 금속 층에서 상기 TSV의 폭은 상기 제1 금속 층의 연속 금속 피쳐의 치수보다 크고, 상기 제1 금속 층의 연속 금속 피쳐의 치수는 상기 제1 유전체 피쳐에 의해 컷오프되어 둘러싸인 제1 금속 층의 폭이며,
    상기 제2 유전체 피쳐는 상기 제1 유전체 피쳐로부터 어긋나게 배치되는 것인, 상호접속 패턴 구조체.
  9. 제8항에 있어서,
    상기 제2 금속 층 위의 제3 금속 층으로서, 상기 제3 금속 층의 연속 금속 피쳐는 제3 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제3 금속 층; 및
    상기 제3 금속 층 위의 제4 금속 층으로서, 상기 제4 금속 층의 연속 금속 피쳐는 제4 유전체 피쳐에 의해 컷 오프되는 것인, 상기 제4 금속 층
    을 더 포함하고,
    상기 제3 유전체 피쳐는 상기 제2 유전체 피쳐로부터 어긋나게 배치되고, 상기 제4 유전체 피쳐는 상기 제3 유전체 피쳐로부터 어긋나게 배치되는 것인, 상호접속 패턴 구조체.
  10. 반도체 구조체의 제조 방법에 있어서,
    액티브 사이드를 가진 반도체 기판을 수용하는 단계;
    제1 유전체 피쳐가 제1 금속 층의 연속 금속 피쳐를 컷 오프한 상태로 상기 반도체 기판의 상기 액티브 사이드에 가장 근접해 있는 상기 제1 금속 층을 형성하는 단계;
    제2 유전체 피쳐가 제2 금속 층의 연속 금속 피쳐를 컷 오프한 상태로 상기 반도체 기판의 상기 액티브 사이드에 있고 상기 제1 금속 층보다 상기 액티브 사이드로부터 멀리 있는 상기 제2 금속 층을 형성하는 단계; 및
    상기 반도체 기판으로부터 상기 제1 금속 층으로 연장되고 상기 제1 금속 층의 상기 연속 금속 피쳐에 접촉하는 TSV(through substrate via)를 형성하는 단계를 포함하고,
    상기 제1 금속 층에서 상기 TSV의 폭은 상기 제1 금속 층의 연속 금속 피쳐의 치수보다 크고, 상기 제1 금속 층의 연속 금속 피쳐의 치수는 상기 제1 유전체 피쳐에 의해 컷오프되어 둘러싸인 제1 금속 층의 폭인 것이며,
    상기 제2 유전체 피쳐는 상기 제1 유전체 피쳐로부터 어긋나게 배치되는 것인, 반도체 구조체의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942368B2 (en) 2021-02-26 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon vias and methods of fabricating thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110049674A1 (en) 2009-08-27 2011-03-03 International Business Machines Corporation Interdigitated vertical parallel capacitor
US8008778B2 (en) 2005-06-30 2011-08-30 Spansion, Llc Semiconductor device
US20150060967A1 (en) 2013-09-02 2015-03-05 Sony Corporation Semiconductor device, method of manufacturing the same, and semiconductor unit
US20160351441A1 (en) 2015-05-29 2016-12-01 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2016219689A (ja) * 2015-05-25 2016-12-22 富士通株式会社 半導体装置及び電子装置
US20170154850A1 (en) * 2015-11-30 2017-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
US7968975B2 (en) * 2008-08-08 2011-06-28 International Business Machines Corporation Metal wiring structure for integration with through substrate vias
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8513767B2 (en) * 2011-03-21 2013-08-20 Globalfoundries Singapore Pte. Ltd. Package interconnects
US9177914B2 (en) * 2012-11-15 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structure over TSV to reduce shorting of upper metal layer
US8933564B2 (en) * 2012-12-21 2015-01-13 Intel Corporation Landing structure for through-silicon via
US8907496B1 (en) * 2013-06-04 2014-12-09 Globalfoundries Inc. Circuit structures and methods of fabrication with enhanced contact via electrical connection
US20150021773A1 (en) * 2013-07-22 2015-01-22 Conversant Intellectual Property Management Inc. Through Semiconductor via Structure with Reduced Stress Proximity Effect
US9754918B2 (en) * 2014-05-09 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9666520B2 (en) * 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US20150348874A1 (en) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
US9543257B2 (en) 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
JP2016035948A (ja) * 2014-08-01 2016-03-17 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
US9536810B1 (en) 2015-06-12 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Flat pad structure for integrating complementary metal-oxide-semiconductor (CMOS) image sensor processes
KR102387948B1 (ko) 2015-08-06 2022-04-18 삼성전자주식회사 Tsv 구조물을 구비한 집적회로 소자
US10170461B2 (en) * 2015-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. ESD hard backend structures in nanometer dimension
US20170170215A1 (en) * 2015-12-15 2017-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with anti-acid layer and method for forming the same
WO2017150146A1 (ja) * 2016-02-29 2017-09-08 パナソニック・タワージャズセミコンダクター株式会社 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008778B2 (en) 2005-06-30 2011-08-30 Spansion, Llc Semiconductor device
US20110049674A1 (en) 2009-08-27 2011-03-03 International Business Machines Corporation Interdigitated vertical parallel capacitor
US20150060967A1 (en) 2013-09-02 2015-03-05 Sony Corporation Semiconductor device, method of manufacturing the same, and semiconductor unit
JP2016219689A (ja) * 2015-05-25 2016-12-22 富士通株式会社 半導体装置及び電子装置
US20160351441A1 (en) 2015-05-29 2016-12-01 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US20170154850A1 (en) * 2015-11-30 2017-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement

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