TW202410378A - 具有電感器的半導體裝置及其製造方法 - Google Patents

Abstract

本發明實施例係關於一種半導體裝置，其包含：一第一晶粒，其具有一第一接合層；一第二晶粒，其具有放置於該第一接合層上方且接合至該第一接合層之一第二接合層；複數個接合構件，其中該複數個接合構件之各者在該第一接合層及該第二接合層內延伸，其中該複數個接合構件包含電連接至該第一晶粒中之一第一導電圖案及該第二晶粒中之一第二導電圖案之一連接構件及與該第一導電圖案及該第二導電圖案電隔離之一虛設構件；及一電感器，其放置於該該第一接合層及該第二接合層內。一種製造一半導體裝置之方法包含將一第一晶粒之一第一感應線圈接合至一第二晶粒之一第二感應線圈以形成一電感器。

Description

具有電感器的半導體裝置及其製造方法

本發明實施例係有關具有電感器的半導體裝置及其製造方法。

歸因於各種組件(例如光電裝置及電組件)之整合密度不斷提高，半導體行業已經歷快速增長。為適應半導體裝置之小型化尺度，已開發各種技術及應用用於晶圓級封裝，涉及具有不同功能之更多不同組件。整合密度之提高源自最小構件大小之反覆約化，其允許更多組件整合至一給定面積中。

隨著半導體技術進一步發展，堆疊及接合半導體裝置已成為進一步減小半導體裝置之實體大小之一有效替代。在一堆疊半導體裝置中，主動電路(諸如邏輯、記憶體及處理器電路及其類似者)至少部分製造於單獨基板上且接著實體及電接合在一起以形成一功能裝置。此等接合程序利用尖端技術，且期望改良。

本發明的一實施例係關於一種半導體裝置，其包括：一第一晶粒，其具有一第一接合層；一第二晶粒，其具有放置於該第一接合層上方且接合至該第一接合層之一第二接合層；複數個接合構件，其中該複數個接合構件之各者在該第一接合層及該第二接合層內延伸，其中該複數個接合構件包含電連接至該第一晶粒中之一第一導電圖案及該第二晶粒中之一第二導電圖案之一連接構件及與該第一導電圖案及該第二導電圖案電隔離之一虛設構件；及一電感器，其放置於該該第一接合層及該第二接合層內。

本發明的一實施例係關於一種半導體裝置，其包括：一第一晶粒，其具有一第一接合層；一第二晶粒，其具有接合於該第一接合層上方之一第二接合層；複數個第一接合構件，其等放置於該第一接合層內；複數個第二接合構件，其等放置於該第二接合層內且分別與該複數個第一接合構件接合；一電感器，其具有放置於該第一接合層內之一第一感應線圈及放置於該第二接合層內之一第二感應線圈，其中該第二感應線圈接合於該第一感應線圈上方。

本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：提供具有一第一導電圖案之一第一晶粒；使一第一接合層形成於該第一導電圖案上方；使一第一連接構件形成於該第一接合層內且形成放置於該第一接合層內之一第一感應線圈；提供具有一第二導電圖案之一第二晶粒；使一第二接合層形成於該第二導電圖案上方；使一第二連接構件形成於該第二接合層內且形成放置於該第二接合層內之一第二感應線圈；將該第一連接構件接合至該第二連接構件以形成一連接構件；及將該第一感應線圈接合至該第二感應線圈以形成一電感器，其中該第一連接構件電連接至該第一導電圖案，且該第二連接構件電連接至該第二導電圖案。

以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之第一及第二構件之實施例，且亦可包含其中可形成介於第一與第二構件之間的額外構件使得第一及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。

此外，為便於描述，諸如「下面」、「下方」、「下」、「上面」、「上方」、「上」、「在…上」及其類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。

如本文所使用，儘管諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受限於此等術語。此等術語可僅用於使元件、組件、區域、層或區段彼此區分。除非內文明確指示，否則本文所使用之諸如「第一」、「第二」及「第三」之術語不隱含一序列或順序。

儘管闡述本揭露之廣泛範疇之數值範圍及參數係近似值，但應儘可能精確報告特定實例中所闡述之數值。然而，任何數值固有地含有由各自測試量測中所發現之標準差必然引起之某些誤差。另外，如本文所使用，術語「實質上」、「近似」及「約」一般意謂在一般技術者可預期之一值或範圍內。替代地，術語「實質上」、「近似」及「約」意謂在一般技術者所考量之平均數之一可接受標準誤差內。一般技術者應瞭解，可接受標準誤差可根據不同技術來變動。

除在操作/工作實例中之外或除非另有明確指定，否則本文所揭露之所有數值範圍、量、值及百分比(諸如用於材料數量、持續時間、溫度、操作條件、量比率及其類似者之數值範圍、量、值及百分比)應被理解為在所有例項中由術語「實質上」、「近似」或「約」修飾。因此，除非有相反指示，否則本揭露及隨附申請專利範圍中所闡述之數值參數係可視期望變動之近似值。最後，應至少鑑於所報告之有效數位及藉由應用一般捨入技術來解釋各數值參數。在本文中，範圍可表示為自一端點至另一端點或介於兩個端點之間。除非另有指定，否則本文所揭露之所有範圍包含端點。

亦可包含其他構件及程序。例如，可包含測試結構來輔助3D封裝或3DIC裝置之驗證測試。測試結構可包含(例如)形成於一重佈層中或一基板上之測試墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡及其類似者。驗證測試可對中間結構以及最終結構執行。另外，本文所揭露之結構及方法可結合併入已知良好晶粒之中間驗證之測試方法使用以提高良率及降低成本。

在本揭露中，提供一種半導體裝置及一種製造一半導體裝置之方法。該半導體裝置包含：一第一晶粒，其具有一第一接合層；一第二晶粒，其具有放置於該第一接合層上方且接合至該第一接合層之一第二接合層；複數個接合構件，其等在該第一接合層及該第二接合層內延伸；及一電感器，其放置於該第一接合層及該第二接合層內。該複數個接合構件包含電連接至該第一晶粒中之一第一導電圖案及該第二晶粒中之一第二導電圖案之一連接構件及與該第一導電圖案及該第二導電圖案電隔離之一虛設構件。因此，該電感器相鄰於該連接構件及該虛設構件放置，且因此可有效使用該第一晶粒與該第二晶粒之接合介面。

在一些實施例中，一種製造一半導體裝置之方法包含：提供具有一第一導電圖案之一第一晶粒；使一第一接合層形成於該第一導電圖案上方；使一第一連接構件形成於該第一接合層內；及形成放置於該第一接合層內之一第一感應線圈。該方法進一步包含：提供具有一第二導電圖案之一第二晶粒；使一第二接合層形成於該第二導電圖案上方；使一第二連接構件形成於該第二接合層內；形成放置於該第二接合層內之一第二感應線圈；將該第一連接構件接合至該第二連接構件以形成一連接構件；及將該第一感應線圈接合至該第二感應線圈以形成一電感器。該第一連接構件電連接至該第一導電圖案，且該第二連接構件電連接至該第二導電圖案。亦可包含其他構件及程序。

圖1係根據本揭露之一些實施例之一半導體裝置100之一剖面圖。圖2係根據本揭露之一些實施例之半導體裝置100之一第一晶粒10之一俯視圖。圖3係根據本揭露之一些實施例之半導體裝置100之一第二晶粒20之一俯視圖。圖1係沿圖2及圖3中之線A-A'之半導體裝置100之一剖面圖。

參考圖1至圖3，半導體裝置100包含具有一第一接合層120之一第一晶粒10及具有放置於第一接合層120上方且接合至第一接合層120之一第二接合層220之第二晶粒20。半導體裝置100包含：複數個接合構件301，其中複數個接合構件301之各者在第一接合層120及第二接合層220內延伸；及一電感器330，其具有放置於第一接合層120內之一第一感應線圈332及放置於第二接合層220內之一第二感應線圈333。複數個接合構件301包含一連接構件310及一虛設構件320。在一些實施例中，連接構件310及虛設構件320相鄰於電感器330放置。

在一些實施例中，第一晶粒10係一邏輯晶粒，其可為一中央處理單元(CPU)晶粒、一微控制單元(MCU)晶粒、一輸入-輸出(IO)晶粒及一基頻(BB)晶粒及一應用處理器(AP)晶粒或其類似者。在一些實施例中，第一晶粒10係一記憶體晶粒(諸如一動態隨機存取記憶體(DRAM)晶粒或一靜態隨機存取記憶體(SRAM)晶粒)或可為另一類型之晶粒。

在一些實施例中，第一晶粒10包含一第一半導體基板101及形成於第一半導體基板101之一頂面上方之一第一互連結構110。在一些實施例中，第一半導體基板101係一半導體基板(諸如一塊狀半導體、一絕緣體上覆半導體(SOI)基板或其類似者)且可經摻雜(例如，摻雜有一p型或n型摻雜劑)或未摻雜。第一半導體基板101可為一晶圓，諸如矽晶圓。一般而言，一SOI基板係形成於一絕緣體層上之一層半導體材料。絕緣體層可為(例如)一埋入式氧化物(BOX)層、氧化矽層或其類似者。絕緣體層提供於一基板(通常為矽或玻璃基板)上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，第一半導體基板101之半導體材料包含：矽；鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之一組合。在一實施例中，第一半導體基板101係矽晶圓。

在一些實施例中，第一半導體基板101具有形成於其中之複數個裝置111。裝置111可包含主動組件(例如電晶體、二極體或其類似者)及/或被動組件(例如電阻器、電容器、電感器或其類似者)。在一些實施例中，裝置111由位於兩個相鄰裝置111之間的淺溝槽隔離(STI) 112分離。即，在一些實施例中，STI 112亦嵌入第一半導體基板101中。

在一些實施例中，一第一介電層113放置於第一半導體基板101上且包圍第一互連結構110。在一些實施例中，第一介電層113係一金屬間介電質(IMD)。

在一些實施例中，第一介電層113包含一低k介電材料。低k介電材料之介電常數(k值)可低於3.0或低於約2.5，且因此介電材料亦指稱一極低k (ELK)介電材料。在一些實施例中，第一介電層113包含聚合物，諸如(例如)聚醯亞胺、聚苯并噁唑(PBO)、苯環丁烯(BCB)、味之素累積膜(ABF)、阻焊膜(SR)或其類似者。在一些實施例中，第一介電層113包含放置於第一半導體基板101上方之複數個介電子層。第一介電層113可(例如)藉由適合製造技術形成，諸如旋塗、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)或其類似者。

在一些實施例中，半導體裝置100包含複數個第一互連結構110。在一些實施例中，第一互連結構110之各者包含複數個導電圖案114及複數個導電通路115。在一些實施例中，導電圖案114嵌入第一介電層113中。在一些實施例中，導電通路115穿透第一介電層113之介電子層之一者。在一些實施例中，位於不同高度處之導電圖案114透過導電通路115彼此連接。在一些實施例中，導電圖案114以一堆疊組態形成，且導電通路115連接導電圖案114。在一些實施例中，導電圖案114透過導電通路115彼此電連接。在一些實施例中，最下導電通路115連接至嵌入第一半導體基板101中之裝置111。換言之，最下導電通路115在裝置111與第一互連結構110之導電圖案114之間建立電連接。在一些實施例中，最下導電通路115可指稱裝置111之接觸結構。在一些實施例中，第一感應線圈332電連接至導電圖案114之一或多者。例如，第一感應線圈332可透過直接接觸第一感應線圈322之一下表面之一通路來連接至導電圖案114，或第一感應線圈334可透過在第一感應線圈332與第一連接構件312之間橫向延伸之一金屬線來連接至第一連接構件312。

在一些實施例中，導電圖案114及導電通路115之一材料包含鋁、鈦、銅、鎳、鎢或其等之合金。導電圖案114及導電通路115可藉由(例如)電鍍、沈積及/或光微影及蝕刻來形成。在一些實施例中，導電圖案114及下伏導電通路115可同時形成。應注意，圖1中所繪示之數個導電圖案114及數個導電通路115僅供說明，且本揭露不限於此。在一些替代實施例中，可取決於電路設計來形成更少或更多導電圖案114或導電通路115。

在一些實施例中，第一互連結構110之各者進一步包含由第一介電層113包圍之一第一導電圖案116。第一導電圖案116電連接至對應導電圖案114及導電通路115。在一些實施例中，第一導電圖案116係第一互連結構110之一最上導電圖案。

在一些實施例中，一第一接合層120放置於第一晶粒10之第一介電層113上。第一接合層120放置於第一晶粒10與第二晶粒20之間。第一接合層120包含介電材料。第一接合層120可由氧化矽、氮氧化矽、碳氧化矽或其類似者形成。第一接合層120可由類似於第一介電層113之介電材料之一介電材料形成。在一些實施例中，第一接合層120係一單一層或彼此上下堆疊之多個層。

在一些實施例中，第一接合層120包含放置於第一介電層113上之一子層121，且一子層122放置於子層121上。一般技術者應瞭解，圖1中所展示之數個子層僅充當一例示性說明，且可包含不同數目個子層121、122。在一些實施例中，包含於子層121、122中之材料係相同材料或不同材料。在一些實施例中，子層121、122可包含氧化物介電質，諸如硼磷矽酸鹽玻璃(BPSG)或其他介電材料。在一些實施例中，子層122包含氮化物介電質。在一些實施例中，子層122包含氮化矽。

在一些實施例中，第一接合層120包含放置於子層121與第一介電層113之間的一蝕刻停止層123及放置於子層121與子層122之間的一蝕刻停止層124。

在一些實施例中，第二晶粒20係一邏輯晶粒，其可為一中央處理單元(CPU)晶粒、一微控制單元(MCU)晶粒、一輸入-輸出(IO)晶粒、一基頻(BB)晶粒及一應用處理器(AP)晶粒或其類似者。在一些實施例中，第二晶粒20係一記憶體晶粒(諸如一動態隨機存取記憶體(DRAM)晶粒或一靜態隨機存取記憶體(SRAM)晶粒)或可為另一類型之晶粒。

在一些實施例中，第二晶粒20包含一第二半導體基板201及形成於第二半導體基板201之一頂面上方之一第二互連結構210。在一些實施例中，第二半導體基板201係一半導體基板(諸如一塊狀半導體、一絕緣體上覆半導體(SOI)基板或其類似者)且可經摻雜(例如，摻雜有一p型或n型摻雜劑)或未摻雜。第二半導體基板201可為可為一晶圓，諸如矽晶圓。一般而言，一SOI基板係形成於一絕緣體層上之一層半導體材料。絕緣體層可為(例如)一埋入式氧化物(BOX)層、氧化矽層或其類似者。絕緣體層提供於一基板(通常為矽或玻璃基板)上。亦可使用其他基板，例如多層或梯度基板。在一些實施例中，第二半導體基板201之半導體材料包含：矽；鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之一組合。在一實施例中，第二半導體基板201係矽晶圓。

在一些實施例中，第二半導體基板201具有形成於其中之複數個裝置211。裝置211可包含主動組件(例如電晶體、二極體或其類似者)及/或被動組件(例如電阻器、電容器、電感器或其類似者)。在一些實施例中，裝置211由位於兩個相鄰裝置211之間的淺溝槽隔離(STI) 212分離。即，在一些實施例中，STI 212亦嵌入第二導體基板201中。

在一些實施例中，一第二介電層213放置於第二半導體基板201上且包圍第二互連結構210。在一些實施例中，第二介電層213係一金屬間介電質(IMD)。

在一些實施例中，第二介電層213包含低k介電材料。低k介電材料之介電常數(k值)可低於3.0或低於約2.5，且因此介電材料亦指稱一極低k (ELK)介電材料。在一些實施例中，第二介電層213包含聚合物，諸如(例如)聚醯亞胺、聚苯并噁唑(PBO)、苯環丁烯(BCB)、味之素累積膜(ABF)、阻焊膜(SR)或其類似者。在一些實施例中，第二介電層213包含放置於第二半導體基板201上方之複數個介電子層。第二介電層213可(例如)藉由適合製造技術形成，諸如旋塗、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)或其類似者。

在一些實施例中，半導體裝置100包含複數個第二互連結構210。在一些實施例中，第二互連結構210之各者包括複數個導電圖案214及複數個導電通路215。在一些實施例中，導電圖案214嵌入第二介電層213中。在一些實施例中，導電通路215穿透第二介電層213之介電子層之一者。在一些實施例中，位於不同高度處之導電圖案214透過導電通路215彼此連接。在一些實施例中，導電圖案214以一堆疊組態形成，且導電通路215連接導電圖案214。在一些實施例中，導電圖案214透過導電通路215彼此電連接。在一些實施例中，最下導電通路215連接至嵌入第二半導體基板201中之裝置211。換言之，最下導電通路215在裝置211與第二互連結構210之導電圖案214之間建立電連接。在一些實施例中，最下導電通路215可指稱裝置211之接觸結構。在一些實施例中，第二感應線圈333電連接至導電圖案214之一或多者。

在一些實施例中，導電圖案214及導電通路215之一材料包含鋁、鈦、銅、鎳、鎢或其等之合金。導電圖案214及導電通路215可藉由(例如)電鍍、沈積及/或光微影及蝕刻來形成。在一些實施例中，導電圖案214及下伏導電通路215可同時形成。應注意，圖1中所繪示之數個導電圖案214及數個導電通路215僅供說明，且本揭露不限於此。在一些替代實施例中，可取決於電路設計來形成更少或更多導電圖案214或導電通路215。

在一些實施例中，第二互連結構210之各者進一步包含由第二介電層213包圍之一第二導電圖案216。第二導電圖案216電連接至對應導電圖案214及導電通路215。在一些實施例中，第二導電圖案216係第二互連結構210之一最上導電圖案。

在一些實施例中，一第二接合層220放置於第二晶粒20之第二介電層213上。第二接合層220放置於第一晶粒10與第二晶粒20之間。第二接合層220包含介電材料。第二接合層220可由氧化矽、氮氧化矽、碳氧化矽或其類似者形成。第二接合層220可由類似於第二介電層213之介電材料之一介電材料形成。在一些實施例中，第二接合層220係一單一層或彼此上下堆疊之多個層。

在一些實施例中，第二接合層220包含放置於第二介電層213上之一子層221，且一子層222放置於子層221上。一般技術者應瞭解，圖1中所展示之數個子層僅充當一例示性說明，且可包含不同數目個子層221、222。在一些實施例中，包含於子層221、222中之材料係一相同材料或不同材料。在一些實施例中，子層221、222可包含氧化物介電質，諸如硼磷矽酸鹽玻璃(BPSG)或其他介電材料。在一些實施例中，子層222包含氮化物介電質。在一些實施例中，子層222包含氮化矽。在一些實施例中，第二接合層220之子層222接合至第一接合層120之子層122且與第一接合層120之子層122接觸。

在一些實施例中，第二接合層220包含放置於子層221與第二介電層213之間的一蝕刻停止層223及放置於子221與子層222之間的一蝕刻停止層224。

在一些實施例中，複數個接合構件301由第一接合層120及第二接合層220包圍。在一些實施例中，複數個接合構件301之各者在第一接合層120之子層122及第二接合層220之子層222內延伸。在一些實施例中，複數個接合構件301之各者放置於第一互連結構110與第二互連結構210之間。

在一些實施例中，複數個接合構件301包含複數個連接構件310及複數個虛設構件320。在一些實施例中，虛設構件320相鄰於連接構件310放置。在一些實施例中，虛設構件320之一數目大於連接構件310之一數目。在一些實施例中，虛設構件320之數目為連接構件310之數目之兩倍。在一些實施例中，相鄰接合構件301之間的一第一距離D1在0.4 μm至10 μm之間。在一些實施例中，第一接合層120之一部分及第二接合層220之一部分放置於相鄰接合構件301之間，且第一晶粒10及第二晶粒20彼此混合接合。在一些實施例中，複數個第一接合構件放置於第一接合層120內，且複數個第二接合構件放置於第二接合層220內且分別與複數個第一接合構件接合。

在一些實施例中，連接構件310之各者電連接至第一晶粒10之第一互連結構110之一者及第二晶粒20之第二互連結構210之一者。在一些實施例中，各連接構件310電連接至第一晶粒10之第一導電圖案116及第二晶粒20之第二導電圖案216。

在一些實施例中，連接構件310之各者包含放置於第一接合層120內之一第一連接構件312及放置於第二接合層220內且與對應第一連接構件312接合之一第二連接構件313。第一連接構件312及對應第二連接構件313統稱為一個連接構件310。在一些實施例中，第一接合層120包圍第一連接構件312。在一些實施例中，第二接合層220包圍第二連接構件313。

在一些實施例中，第一連接構件312之各者之至少一部分透過第一接合層120暴露。在一些實施例中，第一連接構件312之各者視情況透過一導電通路314連接至對應第一導電圖案116，其中導電通路314放置於第一連接構件310與對應第一導電圖案116之間。在一些實施例中，導電通路314之一材料包含鋁、鈦、銅、鎳、鎢或其等之合金。在一些實施例中，第一連接構件312之一材料包含鋁、鈦、銅、鎳、鎢或其等之合金。導電通路314及對應第一連接構件312之各者可使用一雙鑲嵌程序形成，其包含：使通路開口形成於第一接合層120之子層121及蝕刻停止層123中；使溝槽形成於第一接合層120之子層122及蝕刻停止層124中；及使用導電材料填充通路開口及溝槽。執行一平坦化程序(諸如一CMP程序或一機械研磨程序)以整平第一接合層120及第一連接構件312之頂面。使用導電材料填充開口及溝槽可包含沈積一擴散障壁(諸如氮化鈦層、氮化鉭層、鈦層、鉭層或其類似者)及將一含銅材料沈積於擴散障壁上方。

在一些實施例中，第二連接構件313之各者之至少一部分透過第二接合層220暴露。在一些實施例中，第二連接構件313之各者視情況透過一導電通路315連接至對應第二導電圖案216，其中導電通路315放置於第二連接構件313與對應第二導電圖案216之間。在一些實施例中，導電通路315之一材料包含鋁、鈦、銅、鎳、鎢或其等之合金。在一些實施例中，第二連接構件313之一材料包含鋁、鈦、銅、鎳、鎢或其等之合金。導電通路315及對應第二連接構件313之各者可使用一雙鑲嵌程序來形成，且可執行一平坦化程序(諸如一CMP程序或一機械研磨程序)以整平第二接合層220及第二連接構件313之頂面。在一些實施例中，第二連接構件313及對應導電通路315可由一擴散障壁(諸如氮化鈦層、氮化鉭層、鈦層、鉭層或其類似者)包圍。

在一些實施例中，第一晶粒10電耦合至第二晶粒20。在一些實施例中，第一晶粒10及第二晶粒20透過複數個連接構件310電連接。在一些實施例中，第一晶粒10之第一連接構件312電耦合至第二晶粒20。在一些實施例中，第二晶粒20之第二連接構件313電耦合至第一晶粒10。

在一些實施例中，第一連接構件312之各者與第二連接構件313之一對應者垂直對準且直接接觸。在一些實施例中，第二連接構件313之各者接合於第一連接構件312之一對應者上方且與該對應者對準。在一些實施例中，一第一接合介面311放置於連接構件310之各者內。在一些實施例中，第一接合介面311之各者放置於第一連接構件312與對應第二連接構件313之間。在一些實施例中，連接構件310之各者之一第一寬度W1在0.5 μm至2 μm之間。在一些實施例中，當第一寬度W1大於2 μm時，連接構件310之各者佔據太多空間。在一些實施例中，當第一寬度W1小於0.5 μm時，連接構件之各者之一可靠性降低。

在一些實施例中，虛設構件320之各者與第一晶粒10之第一互連結構110及第二晶粒20之第二互連結構210電隔離。在一些實施例中，虛設構件320之各者與第一晶粒10之第一導電圖案116及第二晶粒20之第二導電圖案216電隔離。在一些實施例中，虛設構件320不電連接至第一導電圖案116及第二導電圖案216。

在一些實施例中，虛設構件320之各者包含放置於第一接合層120內之一第一虛設構件322及放置於第二接合層220內且與對應第一虛設構件322接合之一第二虛設構件323。第一虛設構件322及對應第二虛設構件323統稱為一個虛設構件320。在一些實施例中，第一接合層120包圍第一虛設構件322。在一些實施例中，第二接合層220包圍第二虛設構件323。

在一些實施例中，第一虛設構件322之各者之至少一部分透過第一接合層120暴露。第一虛設構件322之各者可包含導電材料。在一些實施例中，第一虛設構件322之一導電材料包含鋁、鈦、銅、鎳、鎢或其等之合金。包含於第一虛設構件322中之導電材料可類似於或不同於包含於第一連接構件312中之導電材料。

在一些實施例中，第二虛設構件323之各者之至少一部分透過第二接合層220暴露。第二虛設構件323之各者可包含導電材料。在一些實施例中，第二虛設構件323之一導電材料包含鋁、鈦、銅、鎳、鎢或其等之合金。包含於第二虛設構件323中之導電材料可類似於或不同於包含於第二連接構件313中之導電材料。

在一些實施例中，第一虛設構件322之各者與第二虛設構件323之一對應者垂直對準且直接接觸。在一些實施例中，第二虛設構件322之各者接合於第一虛設構件322之一對應者上方且與該對應者對準。在一些實施例中，一第二接合介面321放置於虛設構件320之各者內。在一些實施例中，第二接合介面321之各者放置於第一虛設構件322與一對應第二虛設構件323之間。在一些實施例中，第二接合介面321實質上與第一接合介面311共面。在一些實施例中，虛設構件之各者之一第二寬度W2在0.5 μm至2 μm之間。在一些實施例中，當第二寬度W2大於2 μm時，虛設構件之各者佔據太多空間。在一些實施例中，當第二寬度W2小於0.5 μm時，虛設構件之各者不易於設定於一特定位置中。

在一些實施例中，電感器330相鄰於複數個接合構件301放置。在一些實施例中，電感器330放置於第一接合層120及第二接合層220內且沿第一接合層120及第二接合層220橫向延伸。在一些實施例中，電感器330放置於第一晶粒10之第一互連結構110與第二晶粒20之第二互連結構210之間。在一些實施例中，電感器330放置於第一晶粒10之第一導電圖案116與第二晶粒20之第二導電圖案216之間。在一些實施例中，半導體裝置100包含複數個電感器330。應注意，圖1至圖3中所繪示之電感器330之一數目僅供說明，且本揭露不限於此。在一些替代實施例中，可取決於電路設計來形成複數個電感器330。

在一些實施例中，第一感應線圈332及第二感應線圈333共同形成電感器330。在一些實施例中，第一接合層120包圍第一感應線圈332。在一些實施例中，第二接合層220包圍第二感應線圈333。

在一些實施例中，第一感應線圈332之至少一部分透過第一接合層120暴露。第一感應線圈332包含導電材料。包含於第一感應線圈332中之導電材料可類似於或不同於包含於第一連接構件312中之導電材料。

在一些實施例中，第二感應線圈333之各者之至少一部分透過第二接合層220暴露。第二感應線圈333包含導電材料。包含於第二感應線圈333中之導電材料可類似於或不同於包含於第二連接構件313中之導電材料。

在一些實施例中，第一感應線圈332與第二感應線圈333垂直對準且直接接觸。在一些實施例中，第二感應線圈333接合於第一感應線圈332之一對應者上方且與該對應者對準。在一些實施例中，一第三接合介面331放置於電感器330內。在一些實施例中，第三接合介面331放置於第一感應線圈332與第二感應線圈333之間。在一些實施例中，第三接合介面331實質上與第一接合介面311及第二接合介面321共面。

在一些實施例中，自一俯視觀點看，電感器330具有一線圈組態。在一些實施例中，線圈組態係完整且連續的。在一些實施例中，自一俯視觀點看，第一感應線圈332及第二感應線圈333之各者具有一線圈組態。在一些實施例中，自俯視觀點看，第一感應線圈332係第二感應線圈333之一鏡像或翻轉圖案。在一些實施例中，第一感應線圈332與第二感應線圈333完全接觸。在一些實施例中，電感器330之線圈之一條帶之一第三寬度W3在0.4 μm至10 μm之間且較佳在0.4 μm至5 μm之間。在一些實施例中，當第三寬度W3大於10 μm時，電感器330佔據太多空間。在一些實施例中，當第三寬度W3小於0.4 μm時，電感器330之一可靠性降低。

在一些實施例中，電感器330與相鄰於電感器330之接合構件301之間的一第二距離D2在0.4 μm至10 μm之間且較佳在0.4 μm至5 μm之間。在一些實施例中，當第二距離D2大於10 μm時，電感器330與接合構件301之間的許多空間剩下未使用。在一些實施例中，當第二距離D2小於0.4 μm時，半導體裝置100之一可靠性降低。在一些實施例中，第一接合層120之一部分及第二接合層220之一部分放置於電感器330之線圈內。在一些實施例中，電感器330之一外線圈與一內線圈之間的一第三距離D3在0.4 μm至10 μm之間且較佳在0.4 μm至5 μm之間。在一些實施例中，當第三距離D3大於10 μm時，電感器330佔據太多空間。在一些實施例中，當第三距離D3小於0.4 μm時，電感器330之一可靠性降低。

在一些實施例中，第一接合介面311、第二接合介面321及第三接合介面331之一總面積小於第一接合層120之一總表面積或第二接合層220之一總表面積之40%。在一些實施例中，第一接合介面311、第二接合介面321及第三接合介面331之總面積在第一接合層120之總表面積或第二接合層220之總表面積之20%至40%之間。

圖4係根據本揭露之一些實施例之一半導體裝置200之一剖面圖。圖5係根據本揭露之一些實施例之半導體裝置200之一第一晶粒10之一俯視圖。圖4係沿圖3及圖5中之線A-A'之半導體裝置200之一剖面圖。

在一些實施例中，除第一晶粒10及第二晶粒20之一者進一步包含自一俯視觀點看由電感器330重疊之一磁性構件之外，圖4及圖5中所展示之半導體裝置200類似於圖1至圖3中所展示之半導體裝置100，其中磁性構件經組態以改良電感。在一些實施例中，參考圖4及圖5，半導體裝置200之第一晶粒10包含相鄰於第一導電圖案116放置且自一俯視觀點看由電感器330重疊之一第一磁性構件117。在一些實施例中，自一俯視觀點看，電感器330之至少一部分與第一磁性構件117重疊。在一些實施例中，自一俯視觀點看，整個電感器330與第一磁性構件117重疊。

在一些實施例中，第一磁性構件117與第一互連結構110電隔離。在一些實施例中，第一磁性構件117放置於第一基板101與電感器330之間。在一些實施例中，第一磁性構件117與第一導電圖案116齊平。在一些實施例中，第一接合層120之子層121放置於電感器330與第一磁性構件117之間。在一些實施例中，第一磁性構件117包含一磁性材料。在一些實施例中，磁性材料具有一高磁導率(例如超過50之一相對磁導率)。在一些實施例中，第一磁性構件117及第一導電圖案116由不同材料製成。在一些實施例中，第一磁性構件117之磁導率大於第一導電圖案116之磁導率。

圖6係根據本揭露之一些實施例之一半導體裝置300之一剖面圖。圖7係根據本揭露之一些實施例之半導體裝置300之一第二晶粒20之一俯視圖。圖6係沿圖5及圖7中之線A-A'之半導體裝置200之一剖面圖。

在一些實施例中，除第一晶粒10及第二晶粒20之各者包含自一俯視觀點看與電感器330重疊或由電感器330重疊之一磁性構件之外，圖6及圖7中所展示之半導體裝置300類似於圖4至圖5中所展示之半導體裝置200。在一些實施例中，參考圖6及圖7，半導體裝置300之第二晶粒20包含經組態以改良電感之一第二磁性構件217。在一些實施例中，第二磁性構件217相鄰於第二導電圖案216放置且自一俯視觀點看與電感器330重疊。在一些實施例中，電感器330之至少一部分夾在第一磁性構件117與第二磁性構件217之間。在一些實施例中，整個電感器330夾在第一磁性構件117與第二磁性構件217之間。在一些實施例中，第二磁性構件217與第二互連結構210電隔離。在一些實施例中，第二磁性構件217放置於第二基板201與電感器330之間。在一些實施例中，第二磁性構件217與第二導電圖案216齊平。在一些實施例中，第二接合層220之子層221放置於電感器330及第二磁性構件217之間。在一些實施例中，第二磁性構件217包含一磁性材料。在一些實施例中，磁性材料具有一高磁導率(例如超過50之一相對磁導率)。在一些實施例中，包含於第二磁性構件217中之磁性材料類似於或不同於包含於第一磁性構件117中之磁性材料。

在本揭露中，亦揭露一種製造半導體裝置100、200、300之方法。在一些實施例中，藉由一方法400製造半導體裝置100、200、300。方法400包含數個操作且描述及說明不應被視為對操作序列之一限制。圖8係製造半導體裝置100之方法400之一實施例。方法400包含數個操作(401至411)。圖9至圖20係根據本揭露之一些實施例之用於製造半導體裝置之方法之一或多個操作之剖面圖。

在操作401中，參考圖9，提供具有一第一導電圖案116之一第一晶粒10。在一些實施例中，第一導電圖案116由一第一介電層113包圍且電連接至第一互連結構110。在一些實施例中，第一導電圖案116之至少一部分透過第一介電層113暴露。

在操作402中，使一第一磁性構件117在第一晶粒10中相鄰於第一導電圖案116形成。在一些實施例中，在第一晶粒10中省略第一磁性構件117。在一些實施例中，第一磁性構件117由第一介電層113包圍且與第一互連結構110電隔離。在一些實施例中，第一磁性構件117之至少一部分透過第一介電層113暴露。

在操作403中，參考圖10，使一第一接合層120形成於第一導電圖案116及第一磁性構件117上方。在一些實施例中，使一蝕刻停止層123形成於第一導電圖案116及第一磁性構件117上方，使包含一介電材料之一子層121形成於蝕刻停止層121上方，使一蝕刻停止層124形成於子層121上方，且使包含一介電材料之一子層122形成於蝕刻停止層124及子層121上方。第一接合層120可(例如)藉由適合製造技術形成，諸如旋塗、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)或其類似者。

在操作404中，使一第一連接構件312及一第一虛設構件322形成於第一接合層120內且使一第一感應線圈332形成於第一接合層120內且沿第一接合層120橫向延伸，其中第一連接構件312電連接至第一導電圖案116且第一虛設構件322與第一導電圖案116電隔離。

在一些實施例中，參考圖11，使一第一凹槽341形成於第一接合層120中。在一些實施例中，移除第一接合層120之一部分以形成第一凹槽341。在一些實施例中，第一凹槽341係一通路開口。在一些實施例中，形成複數個第一凹槽341。可藉由一剝離程序及/或一蝕刻程序移除第一接合層120之部分。在一些實施例中，第一凹槽341經形成以具有類似於或小於第一接合層120之一厚度之一深度。在一些實施例中，第一凹槽341暴露第一導電圖案116之一部分。在一些實施例中，自一俯視圖看，第一凹槽341及第一磁性構件117錯位。

在一些實施例中，參考圖12，一第一光阻劑填充第一凹槽341且回蝕一位準342以在第一凹槽341內形成一光阻劑插塞343。回蝕可藉由反應離子蝕刻(RIE)或另一類型之蝕刻執行。在一些實施例中，光阻劑插塞343由子層121包圍。在一些實施例中，光阻劑插塞343包含一非光敏光阻劑。在一些實施例中，光阻劑插塞343係一負性光阻劑。負性光阻劑留在表面上被暴露之各位置處，且顯影液僅移除未暴露部分。光阻劑插塞343可包含任何其他類型之非深UV光敏光阻劑。在一些實施例中，複數個光阻劑插塞343形成於對應第一凹槽341內。

在一些實施例中，參考圖13，將一第二光阻劑344放置於第一接合層120及光阻劑插塞343上。在一些實施例中，第二光阻劑344之一部分放置於第一凹槽341內且與光阻劑插塞343接觸。在一些實施例中，第二光阻劑344包含一光敏光阻劑。在一些實施例中，第二光阻劑344係一正性光阻劑。對於一正性光阻劑，光阻劑暴露於一UV光改變光阻劑之化學結構，使得其變得更溶於顯影劑中。接著，由顯影液沖掉暴露光阻劑。在一些實施例中，第二光阻劑344暴露於一UV光且光阻劑插塞343對UV光無反應。

在一些實施例中，參考圖14，移除第二光阻劑344之一部分，且使一第二凹槽345、一第三凹槽346及一第四凹槽347形成於第一接合層120內。在一些實施例中，第二凹槽345、第三凹槽346及第四凹槽347係彼此分離之溝槽。在一些實施例中，第二凹槽345、第三凹槽346及第四凹槽347同時形成。可藉由一剝離程序及/或一蝕刻程序移除第一接合層120之部分以形成第二凹槽345、第三凹槽346及第四凹槽347。在一些實施例中，第二凹槽345、第三凹槽346及第四凹槽347經形成以具有類似於或小於第一接合層120之子層122之一厚度之一深度。在一些實施例中，第二凹槽345暴露光阻劑插塞343之一部分。在一些實施例中，自一俯視圖看，第三凹槽346及第一磁性構件117錯位。在一些實施例中，自一俯視圖看，第四凹槽347與第一磁性構件117之至少一部分重疊。在一些實施例中，自一俯視觀點看，第四凹槽347具有一線圈組態。在一些實施例中，形成複數個第二凹槽345。

在一些實施例中，參考圖15，移除光阻劑插塞343及第二光阻劑344。在一些實施例中，在移除光阻劑插塞343之後，透過第二凹槽345暴露第一導電圖案116之至少一部分。在一些實施例中，第二凹槽345之一深度大於第四凹槽347之一深度。在一些實施例中，第二凹槽345在此階段中延伸穿過第一接合層120。

在一些實施例中，參考圖16，將一導電材料放置於第二凹槽345、第三凹槽346及第四凹槽347內。在一些實施例中，一導電通路314及第一連接構件312形成於第二凹槽345內且電連接至第一導電圖案116。在一些實施例中，第一虛設構件322形成於第三凹槽346內且與第一導電圖案116電隔離。在一些實施例中，第一感應線圈332形成於第四凹槽347內且放置於第一接合層120內且沿第一接合層橫向延伸。在一些實施例中，第一感應線圈332放置於第一接合層120內且沿第一接合層120橫向延伸且相鄰於第一連接構件312及第一虛設構件322。在一些實施例中，自一俯視觀點看，第一感應線圈332放置於第一磁性構件117上方且與第一磁性構件117重疊。

在一些實施例中，導電通路314及第一連接構件312同時形成。在一些實施例中，導電通路314之形成在第一連接構件312之形成之前。在一些實施例中，第一連接構件312、第一虛設構件322及第一感應線圈332同時形成。在一些實施例中，執行一平坦化操作(諸如一CMP程序)以移除導電材料之一溢出部分以形成第一連接構件312、第一虛設構件322及第一感應線圈332。在一些實施例中，第一連接構件312之一頂面、第一虛設構件322之一頂面及第一感應線圈332之一頂面彼此共面。

在一些實施例中，複數個第一連接構件312及複數個第一虛設構件322形成於第一接合層120內。在一些實施例中，複數個第一感應線圈332形成於第一接合層120內且沿第一接合層120橫向延伸。

在操作405中，參考圖17，提供具有一第二導電圖案216之一第二晶粒20。在一些實施例中，第二導電圖案216由一第二介電層213包圍且電連接至一第二互連結構210。在一些實施例中，第二導電圖案216之至少一部分透過第二介電層213暴露。

在操作406中，使一第二磁性構件217在第二晶粒20中相鄰於第二導電圖案216形成。在一些實施例中，在第二晶粒20中省略第二磁性構件217。在一些實施例中，第二磁性構件217由第二介電層213包圍且與第二互連結構210電隔離。在一些實施例中，第二磁性構件217之至少一部分透過第二介電層213暴露。

在操作407中，參考圖18，使一第二接合層220形成於第二導電圖案216及第二磁性構件217上方。在一些實施例中，使一蝕刻停止層223形成於第二導電圖案216及第二磁性構件217上方，使包含一介電材料之一子層221形成於蝕刻停止層223上方，使一蝕刻停止層224形成於子層221上方，且使包含一介電材料之一子層222形成於蝕刻停止層224上方。第二接合層220可藉由適合製造技術形成，諸如旋塗、化學氣相沈積(CVD)、電漿輔助化學氣相沈積(PECVD)或其類似者。

在操作408中，參考圖19，使一第二連接構件313及一第二虛設構件323形成於第二接合層220內且使一第二感應線圈333形成於第二接合層220內且沿第二接合層220橫向延伸，其中第二連接構件313電連接至第二導電圖案216且第二虛設構件323與第二導電圖案216電隔離。在一些實施例中，複數個第二連接構件313及複數個第二虛設構件323形成於第二接合層220內。在一些實施例中，執行操作408之程序類似於執行操作404之程序，且為簡潔起見，省略重複描述。

在一些實施例中，方法400進一步包含使第二接合層220面向第一接合層120。在一些實施例中，方法400進一步包含使第一連接構件312與第二連接構件313對準、使第一虛設構件322與第二虛設構件322對準及使第一感應線圈332與第二感應線圈333對準。

在操作409中，參考圖20，將第一連接構件312接合至第二連接構件313以形成一連接構件310。在一些實施例中，第一連接構件312與第二連接構件313接觸。在一些實施例中，一第一接合介面311形成於連接構件310內及第一連接構件312與第二連接構件313之間。

在操作410中，將第一虛設構件322接合至第二虛設構件323以形成一虛設構件320。在一些實施例中，第一虛設構件322與第二虛設構件323接觸。在一些實施例中，一第二接合介面321形成於虛設構件320內及第一虛設構件322與第二虛設構件323之間。

在操作411中，將第一感應線圈332接合至第二感應線圈333以形成一電感器330。在一些實施例中，第一感應線圈332與第二感應線圈333接觸。在一些實施例中，電感器330形成於第一磁性構件117與第二磁性構件217之間。在一些實施例中，一第三接合介面331形成於電感器330內及第一感應線圈332與第二感應線圈333之間。

在一些實施例中，第一接合層120及第二接合層220彼此接合。在一些實施例中，第二晶粒20接合於第一晶粒10上方。在一些實施例中，第一晶粒10及第二晶粒20彼此混合接合，且第一晶粒10透過連接構件310電連接至第二晶粒20。在一些實施例中，為達成混合接合，首先藉由將第二晶粒20輕貼在第一晶粒10上來將第二晶粒20預接合至第一接合層120。接著，進行一退火以引起第一連接構件312及對應上覆第二連接構件313中之導電材料、第一虛設構件322及對應上覆第二虛設構件323中之導電材料及第一感應線圈332及對應上覆第二感應線圈333中之導電材料相互擴散。

在一些實施例中，在將第二晶粒20接合於第一晶粒10上方之後，同時形成連接構件310及電感器330。在一些實施例中，同時形成連接構件310、虛設構件320及電感器330。在一些實施例中，同時執行操作409、操作410及操作411。在一些實施例中，同時形成複數個連接構件310、複數個虛設構件320及電感器330。在一些實施例中，形成半導體裝置300。

在一些實施例中，藉由一方法500製造半導體裝置100、200、300。方法500包含數個操作且描述及說明不應被視為對操作序列之一限制。圖21係製造半導體裝置100之方法500之一實施例。方法500包含數個操作(501至508)。

在操作501中，提供具有一第一導電圖案之一第一晶粒。在操作502中，使一第一接合層形成於第一導電圖案上方。在操作503中，使一第一連接構件形成於第一接合層內及使一第一感應線圈形成第一接合層內且沿第一接合層橫向延伸。在操作504中，提供具有一第二導電圖案之一第二晶粒。在操作505中，使一第二接合層形成於第二導電圖案上方。在操作506中，使一第二連接構件形成於第二接合層內及形成一第二感應線圈，其中第二感應線圈放置於第二接合層內且沿第二接合層橫向延伸。在操作507中，將第一連接構件接合至第二連接構件以形成一連接構件。在操作508中，將第一感應線圈接合至第二感應線圈以形成一電感器，其中第一連接構件電連接至第一導電圖案且第二連接構件電連接至第二導電圖案。

本揭露之一個態樣係關於一種半導體裝置。該半導體裝置包含：一第一晶粒，其具有一第一接合層；一第二晶粒，其具有放置於該第一接合層上方且接合至該第一接合層之一第二接合層；複數個接合構件，其中該複數個接合構件之各者在該第一接合層及該第二接合層內延伸，且該複數個接合構件包含電連接至該第一晶粒中之一第一導電圖案及該第二晶粒中之一第二導電圖案之一連接構件及與該第一導電圖案及該第二導電圖案電隔離之一虛設構件；及一電感器，其放置於該該第一接合層及該第二接合層內。

在一些實施例中，該連接構件及該虛設構件相鄰於該電感器放置。在一些實施例中，一第一接合介面放置於該連接構件內，且一第二接合介面放置於該虛設構件內且實質上與該第一接合介面共面。在一些實施例中，一第三接合介面放置於該電感器內且實質上與該第一接合介面共面。在一些實施例中，該電感器放置於該第一導電圖案與該第二導電圖案之間。在一些實施例中，自一俯視觀點看，該電感器具有一線圈組態。在一些實施例中，該電感器與該等接合構件之一相鄰者之間的一距離在0.4 μm至10 μm之間。在一些實施例中，該第一晶粒進一步包含相鄰於該第一導電圖案放置且自一俯視觀點看由該電感器重疊之一第一磁性構件。在一些實施例中，該第二晶粒進一步包含相鄰於該第二導電圖案放置之一第二磁性構件，其中該電感器放置於該第一磁性構件與該第二磁性構件之間，且自一俯視觀點看，該電感器由該第二磁性構件重疊。

本揭露之一個態樣係關於一種半導體裝置。該半導體裝置包含：一第一晶粒，其具有一第一接合層；一第二晶粒，其具有接合於該第一接合層上方之一第二接合層；複數個第一接合構件，其等放置於該第一接合層內；複數個第二接合構件，其等放置於該第二接合層內且分別與該複數個第一接合構件接合；一電感器，其具有放置於該第一接合層內之一第一感應線圈及放置於該第二接合層內之一第二感應線圈，其中該第二感應線圈接合於該第一感應線圈上方。

在一些實施例中，該第一感應線圈與該第二感應線圈垂直對準。在一些實施例中，該複數個第一接合構件包含電連接至該第一晶粒中之一第一導電圖案之一第一連接構件及與該第一導電圖案電隔離之一第一虛設構件，且該複數個第二接合構件包含電連接至該第二晶粒中之一第二導電圖案之一第二連接構件及與該第二導電圖案電隔離之一第二虛設構件。在一些實施例中，該第二連接構件接合於該第一連接構件上方且與該第一連接構件對準。在一些實施例中，該第二虛設構件接合於該第一虛設構件上方且與該第一虛設構件對準。

本揭露之一態樣係關於一種製造一半導體裝置之方法。該方法包含：提供具有一第一導電圖案之一第一晶粒；使一第一接合層形成於該第一導電圖案上方；使一第一連接構件形成於該第一接合層內且形成放置於該第一接合層內之一第一感應線圈；提供具有一第二導電圖案之一第二晶粒；使一第二接合層形成於該第二導電圖案上方；使一第二連接構件形成於該第二接合層內且形成放置於該第二接合層內之一第二感應線圈；將該第一連接構件接合至該第二連接構件以形成一連接構件；及將該第一感應線圈接合至該第二感應線圈以形成一電感器。該第一連接構件電連接至該第一導電圖案，且該第二連接構件電連接至該第二導電圖案。

在一些實施例中，該連接構件及該電感器同時形成。在一些實施例中，該方法進一步包含：形成與該第一導電圖案電隔離且放置於該第一接合層內之一第一虛設構件；形成與該第二導電圖案電隔離且放置於該第二接合層內之一第二虛設構件；及將該第一虛設構件接合至該第二虛設構件以形成一虛設構件。在一些實施例中，該虛設構件、該連接構件及該電感器同時形成。在一些實施例中，該方法進一步包含使一第一磁性構件在該第一晶粒中相鄰於該第一導電圖案形成。在一些實施例中，該方法進一步包含使一第二磁性構件在該第二晶粒中相鄰於該第二導電圖案形成，其中自一俯視觀點看，該第二連接構件放置於該第二導電圖案上方且與該第二導電圖案重疊，且自一俯視觀點看，該第二感應線圈放置於該第二磁性構件上方且與該第二磁性構件重疊。

上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構之一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。

10:第一晶粒 20:第二晶粒 100:半導體裝置 101:第一半導體基板 110:第一互連結構 111:裝置 112:淺溝槽隔離(STI) 113:第一介電層 114:導電圖案 115:導電通路 116:第一導電圖案 117:第一磁性構件 120:第一接合層 121:子層 122:子層 123:蝕刻停止層 124:蝕刻停止層 200:半導體裝置 201:第二半導體基板 210:第二互連結構 211:裝置 212:STI 213:第二介電層 214:導電圖案 215:導電通路 216:第二導電圖案 217:第二磁性構件 220:第二接合層 221:子層 222:子層 223:蝕刻停止層 224:蝕刻終止層 300:半導體裝置 301:接合構件 310:連接構件 311:第一接合介面 312:第一連接構件 313:第二連接構件 314:導電通路 315:導電通路 320:虛設構件 321:第二接合介面 322:第一虛設構件 323:第二虛設構件 330:電感器 331:第三接合介面 332:第一感應線圈 333:第二感應線圈 341:第一凹槽 342:位準 343:光阻劑插塞 344:第二光阻劑 345:第二凹槽 346:第三凹槽 347:第四凹槽 400:方法 401:操作 402:操作 403:操作 404:操作 405:操作 406:操作 407:操作 408:操作 409:操作 410:操作 411:操作 500:方法 501:操作 502:操作 503:操作 504:操作 505:操作 506:操作 507:操作 508:操作 D1:第一距離 D2:第二距離 D3:第三距離 W1:第一寬度 W2:第二寬度 W3:第三寬度

自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。

圖1係根據本揭露之一些實施例之一半導體裝置之一剖面圖。

圖2係根據本揭露之一些實施例之一半導體裝置之一部分之一俯視圖。

圖3係根據本揭露之一些實施例之一半導體裝置之一部分之一俯視圖。

圖4係根據本揭露之一些實施例之一半導體裝置之一剖面圖。

圖5係根據本揭露之一些實施例之一半導體裝置之一部分之一俯視圖。

圖6係根據本揭露之一些實施例之一半導體裝置之一剖面圖。

圖7係根據本揭露之一些實施例之一半導體裝置之一部分之一俯視圖。

圖8係根據本揭露之一些實施例之製造一半導體裝置之一方法之一流程圖。

圖9至圖20係根據本揭露之一些實施例之製造一半導體裝置之方法之一或多個階段之剖面圖。

圖21係根據本揭露之一些實施例之製造一半導體裝置之一方法之一流程圖。

10:第一晶粒

120:第一接合層

301:接合構件

310:連接構件

311:第一接合介面

312:第一連接構件

320:虛設構件

321:第二接合介面

322:第一虛設構件

330:電感器

332:第一感應線圈

D1:第一距離

D2:第二距離

D3:第三距離

W1:第一寬度

W2:第二寬度

W3:第三寬度

Claims (20)

1. 一種半導體裝置，其包括： 一第一晶粒，其具有一第一接合層； 一第二晶粒，其具有放置於該第一接合層上方且接合至該第一接合層之一第二接合層； 複數個接合構件，其中該複數個接合構件之各者在該第一接合層及該第二接合層內延伸，其中該複數個接合構件包含電連接至該第一晶粒中之一第一導電圖案及該第二晶粒中之一第二導電圖案之一連接構件及與該第一導電圖案及該第二導電圖案電隔離之一虛設構件；及 一電感器，其放置於該該第一接合層及該第二接合層內。
2. 如請求項1之半導體裝置，其中該連接構件及該虛設構件相鄰於該電感器放置。
3. 如請求項1之半導體裝置，其中一第一接合介面放置於該連接構件內，且一第二接合介面放置於該虛設構件內且實質上與該第一接合介面共面。
4. 如請求項3之半導體裝置，其中一第三接合介面放置於該電感器內且實質上與該第一接合介面共面。
5. 如請求項1之半導體裝置，其中該電感器放置於該第一導電圖案與該第二導電圖案之間。
6. 如請求項1之半導體裝置，其中自一俯視觀點看，該電感器具有一線圈組態。
7. 如請求項1之半導體裝置，其中該電感器與該等接合構件之一相鄰者之間的一距離在0.4 μm至10 μm之間。
8. 如請求項1之半導體裝置，其中該第一晶粒進一步包含相鄰於該第一導電圖案放置且自一俯視觀點看由該電感器重疊之一第一磁性構件。
9. 如請求項8之半導體裝置，其中該第二晶粒進一步包含相鄰於該第二導電圖案放置之一第二磁性構件，該電感器放置於該第一磁性構件與該第二磁性構件之間，且自一俯視觀點看，該電感器由該第二磁性構件重疊。
10. 一種半導體裝置，其包括： 一第一晶粒，其具有一第一接合層； 一第二晶粒，其具有接合於該第一接合層上方之一第二接合層； 複數個第一接合構件，其等放置於該第一接合層內； 複數個第二接合構件，其等放置於該第二接合層內且分別與該複數個第一接合構件接合； 一電感器，其具有放置於該第一接合層內之一第一感應線圈及放置於該第二接合層內之一第二感應線圈， 其中該第二感應線圈接合於該第一感應線圈上方。
11. 如請求項10之半導體裝置，其中該第一感應線圈與該第二感應線圈垂直對準。
12. 如請求項10之半導體裝置，其中該複數個第一接合構件包含電連接至該第一晶粒中之一第一導電圖案之一第一連接構件及與該第一導電圖案電隔離之一第一虛設構件，且該複數個第二接合構件包含電連接至該第二晶粒中之一第二導電圖案之一第二連接構件及與該第二導電圖案電隔離之一第二虛設構件。
13. 如請求項12之半導體裝置，其中該第二連接構件接合於該第一連接構件上方且與該第一連接構件對準。
14. 如請求項12之半導體裝置，其中該第二虛設構件接合於該第一虛設構件上方且與該第一虛設構件對準。
15. 一種製造一半導體裝置之方法，其包括： 提供具有一第一導電圖案之一第一晶粒； 使一第一接合層形成於該第一導電圖案上方； 使一第一連接構件形成於該第一接合層內且形成放置於該第一接合層內之一第一感應線圈； 提供具有一第二導電圖案之一第二晶粒； 使一第二接合層形成於該第二導電圖案上方； 使一第二連接構件形成於該第二接合層內且形成放置於該第二接合層內之一第二感應線圈； 將該第一連接構件接合至該第二連接構件以形成一連接構件；及 將該第一感應線圈接合至該第二感應線圈以形成一電感器， 其中該第一連接構件電連接至該第一導電圖案，且該第二連接構件電連接至該第二導電圖案。
16. 如請求項15之方法，其中該連接構件及該電感器同時形成。
17. 如請求項15之方法，其進一步包括： 形成與該第一導電圖案電隔離且放置於該第一接合層內之一第一虛設構件； 形成與該第二導電圖案電隔離且放置於該第二接合層內之一第二虛設構件；及 將該第一虛設構件接合至該第二虛設構件以形成一虛設構件。
18. 如請求項17之方法，其中該虛設構件、該連接構件及該電感器同時形成。
19. 如請求項15之方法，其進一步包括： 使一第一磁性構件在該第一晶粒中相鄰於該第一導電圖案形成； 其中自一俯視觀點看，該第一連接構件放置於該第一導電圖案上方且與該第一導體圖案重疊，且自一俯視觀點看，該第一感應線圈放置於該第一磁性構件上且與該第一磁性構件重疊。
20. 如請求項15之方法，其進一步包括： 使一第二磁性構件在該第二晶粒中相鄰於該第二導電圖案形成， 其中自一俯視觀點看，該第二連接構件放置於該第二導電圖案上方且與該第二導電圖案重疊，且自一俯視觀點看，該第二感應線圈放置於該第二磁性構件上方且與該第二磁性構件重疊。