CN118053770A - 半导体结构及其形成方法、以及封装结构 - Google Patents

Abstract

一种半导体结构及其形成方法、以及封装结构，半导体结构包括：基底；介电层，位于基底上，介电层中掩埋有互连层，介电层背向基底的面为键合面；多个键合焊垫，位于键合面一侧的介电层中且顶面被暴露，键合焊垫包括互连键合焊垫和伪键合焊垫；通孔结构，位于互连层和键合焊垫之间的厚度区域内的介电层中，包括顶面相齐平的互连通孔结构和伪通孔结构，互连通孔结构位于互连键合焊垫和互连层之间的介电层中且两者，伪通孔结构的高度小于互连通孔结构的高度，以使伪通孔结构和互连层之间在纵向上具有间隔。本发明在提高互连通孔结构的尺寸均一性的同时，降低伪通孔结构与互连层错误连接的概率，相应提高了所述半导体结构的性能。

Description

半导体结构及其形成方法、以及封装结构

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、以及封装结构。

背景技术

随着集成电路的制造向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制造所需的互连线。为了配合元件缩小后所增加的互连线需求，利用互连线及互连通孔结构实现的两层以上的多层互连线的设计，成为超大规模集成电路技术所必须采用的方法。

在半导体器件的后段制作过程中，不同互连线之间通过通孔(via)结构实现连接，但随着关键尺寸的不断缩小，导致通孔互连结构的制备受到限制。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法、以及封装结构，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；介电层，位于所述基底上，所述介电层中掩埋有互连层；通孔结构，位于所述互连层上方的介电层中，所述通孔结构包括互连通孔结构和伪通孔结构，所述互连通孔结构和伪通孔结构的顶面相齐平，所述互连通孔结构连接所述互连层，所述伪通孔结构的高度小于所述互连通孔结构的高度，以使所述伪通孔结构和互连层之间在纵向上具有间隔。

相应的，本发明实施例还提供一种封装结构，包括：堆叠键合的第一晶圆和第二晶圆，所述第一晶圆和第二晶圆均包括本发明实施例所述的半导体结构；其中，所述第一晶圆的键合面和第二晶圆的键合面相对设置并键合，且位于所述第一晶圆中的键合焊垫与位于所述第二晶圆中的键合焊垫相键合。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底；形成位于所述基底上的介电层，所述介电层中掩埋有互连层；在所述互连层上方的介电层中形成通孔结构，所述通孔结构包括互连通孔结构和伪通孔结构，所述互连通孔结构和伪通孔结构的顶面相齐平，所述互连通孔结构连接所述互连层，所述伪通孔结构的高度小于所述互连通孔结构的高度，以使所述伪通孔结构和互连层之间在纵向上具有间隔。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，通孔结构不仅包括用于连接所述互连层的互连通孔结构，还包括顶面与互连通孔结构相齐平的伪通孔结构，通过增加所述伪通孔结构，有利于提高所述通孔结构整体的分布均匀性和图形密度均一性，从而提高所述互连通孔结构的尺寸均一性，同时，所述伪通孔结构的高度小于所述互连通孔结构的高度，以使所述伪通孔结构和互连层之间在纵向上具有间隔，这有利于克服互连层和互连通孔结构之间的密度差异对制备伪通孔结构的限制，从而能够在设置有所述伪通孔结构的情况下，降低所述伪通孔结构与互连层错误连接的概率，进而提高了所述半导体结构的性能。

附图说明

图1是一种封装结构的剖视图；

图2是图1中第一晶圆和第二晶圆各自面向键合焊垫一侧的俯视图；

图3是本发明半导体结构一实施例的剖视图；

图4是图3中面向键合焊垫一侧的俯视图；

图5是本发明封装结构一实施例的剖视图；

图6是图5中第一晶圆和第二晶圆各自面向键合焊垫一侧的俯视图；

图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。

具体实施方式

由背景可知，目前通孔互连结构的制备受到限制。以下以结合一种封装结构，对通孔互连结构的制备受到各种限制的原因进行分析。

结合参考图1和图2，图1是一种封装结构的剖视图，图2是图1中第一晶圆和第二晶圆各自面向其键合焊垫一侧的俯视图，图2(a)是第二晶圆面向其键合焊垫一侧的俯视图，图2(b)是第一晶圆面向键合焊垫一侧的俯视图。其中，图1是图2在a1a2位置处的剖视图。

封装结构包括：第一晶圆10，包括第一基底(未标示)、第一介电层(未标示)、第一互连通孔结构14和多个第一键合焊垫(未标示)；倒置键合于第一晶圆10上的第二晶圆20，包括第二基底(未标示)、第二介电层(未标示)、第二互连通孔结构24和多个第二键合焊垫(未标示)第二介电层与第一介电层相对设置并键合，第一键合焊垫和第二键合焊垫相对设置并键合，以实现第一晶圆10和第二晶圆20的混合键合(hybrid bonding)。

具体地，第一介电层位于第一基底上，第一介电层中掩埋有第一互连层11，第一键合焊垫位于第一介电层中、且第一键合焊垫的顶面被第一介电层暴露，第一键合焊垫包括分立设置的第一互连键合焊垫12和第一伪键合焊垫13，第一互连通孔结构14位于第一互连层11和第一互连键合焊垫12之间的第一介电层中、并连接第一互连层11和第一互连键合焊垫12。

第二介电层位于第二基底上，第二介电层中掩埋有第二互连层21，第二键合焊垫位于第二介电层中、且第二键合焊垫的顶面被第二介电层暴露，第二键合焊垫包括分立设置的第二互连键合焊垫22和第二伪键合焊垫23，第二互连通孔结构24位于第二互连层21和第二互连键合焊垫22之间的第二介电层中、并连接第二互连层21和第二互连键合焊垫22。

第一互连通孔结构14连接第一互连层11和第一互连键合焊垫12，第二互连通孔结构24连接第二互连层21和第二互连键合焊垫22，因此通过第一互连键合焊垫12和第二互连键合焊垫22的键合，实现了第一晶圆10和第二晶圆20之间的内部电路的电性连接。

此外，在该封装结构中，第一晶圆10和第二晶圆20通过混合键合实现键合，因此为了增强第一键合焊垫和第二键合焊垫之间的整体键合强度，还设置了第一伪键合焊垫13和第二伪键合焊垫23，以增加键合焊垫的数量。而且，形成键合焊垫的制程包括对键合焊垫的材料进行平坦化的步骤，则增加第一伪键合焊垫13和第二伪键合焊垫23，有利于提高第一键合焊垫和第二键合焊垫各自的图形密度均一性，从而提高经平坦化处理形成的第一键合焊垫和第二键合焊垫表面的平整度，保证第一晶圆10和第二晶圆20能够较好地键合。

其中，对于第一伪键合焊垫13和第二伪键合焊垫23，由于其下方未设置有互连通孔结构，第一伪键合焊垫13和第二伪键合焊垫23不会与晶圆内部的互连层相连接，从而防止电性上不必要的误连接。

第一互连通孔结构14和第二互连通孔结构24的形成制程均包括利用刻蚀工艺形成通孔的步骤，若仅形成于互连键合焊垫连接的互连通孔结构，则导致通孔的图形密度(Pattern Density)过低，容易出现刻蚀均一性差的问题，从而导致互连通孔结构的尺寸均一性变差。

为了解决互连通孔结构的尺寸均一性变差的问题，一种方式是在形成互连通孔结构的同时，形成伪通孔结构，以提高通孔的图形密度。但是，经研究发现，在实际设计实例中，由于布线的需要，互连线的密度往往较高，而需要构成电性连接的互连通孔结构所需的密度往往较低，若再设置伪通孔结构，容易导致伪通孔结构无法避开互连线，从而导致伪通孔结构与互连线发生误连接，进而影响电路的正常工作。

同理，在其他应用场景中，若为了提高互连通孔结构的尺寸均一性，而设置伪通孔结构，也容易导致伪通孔结构与前层互连层发生误连接，进而影响电路的正常工作。例如，后段制程(BEOL)包括多层互连层的堆叠，相邻层互连层则通过互连通孔结构实现电连接，若出现伪通孔结构与前层互连层发生误连接的情况，则相继堆叠的另一层互连层容易通过该伪通孔结构与前层互连层发生误连接。

综上，目前通孔结构的制备受到各种限制，导致难以提高通孔结构的尺寸均一性。

为了解决技术问题，本发明实施例提供一种半导体结构，包括：基底；介电层，位于基底上，介电层中掩埋有互连层；通孔结构，位于互连层上方的介电层中，通孔结构包括互连通孔结构和伪通孔结构，互连通孔结构和伪通孔结构的顶面相齐平，互连通孔结构连接互连层，伪通孔结构的高度小于互连通孔结构的高度，以使伪通孔结构和互连层之间在纵向上具有间隔。

本发明实施例提供的半导体结构中，通过增加伪通孔结构，有利于提高通孔结构整体的分布均匀性和图形密度均一性，从而提高互连通孔结构的尺寸均一性，同时，伪通孔结构的高度小于互连通孔结构的高度，以使伪通孔结构和互连层之间在纵向上具有间隔，这有利于克服互连层和互连通孔结构之间的密度差异对制备伪通孔结构的限制，从而能够在设置有伪通孔结构的情况下，降低伪通孔结构与互连层错误连接的概率，进而提高了半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

结合参考图3和图4，图3是本发明半导体结构一实施例的剖视图，图4是图3中面向键合焊垫一侧的俯视图。其中，图3是图4在a1a2位置处的剖视图。

半导体结构包括：基底100；介电层110，位于基底100上，介电层110中掩埋有互连层120；通孔结构140，位于互连层120上方的介电层110中，通孔结构140包括互连通孔结构141和伪通孔结构142，互连通孔结构141和伪通孔结构142的顶面相齐平，互连通孔结构141连接互连层120，伪通孔结构142的高度小于互连通孔结构141的高度，以使伪通孔结构142和互连层120之间在纵向上具有间隔。

此处，纵向指的是基底100表面的法线方向。

基底100用于为形成半导体结构提供工艺平台。本实施例中，基底100为硅衬底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

介电层110用于实现各种器件或者导电部件之间的电隔离。例如，器件可以为形成在衬底上的MOS器件等，导电部件可以包括后段制程形成的互连结构或通孔结构140等，其中，互连结构则包括互连层120。

作为一种示例，介电层110的材料为介质材料，例如：氧化硅、氮化硅、氮氧化硅、高k介质材料、低k介质材料和超低k介质材料中的一种或多种。其中，高k介质材料是指介电常数(k)值大于3.9的介电材料，低k介质材料是指介电常数值小于或等于3.9的介电材料，超低k介质材料是指介电常数值小于2.6的介电材料。在另一些实施例中，介电层的材料还可以为树脂材料。

介电层110中掩埋有互连层120，互连层120为采用后段工艺形成的互连结构，互连层120用于与基底100内或基底100上的特定器件电连接，从而将各器件的电性引出或者实现器件之间的电连接。具体地，后段工艺形成的互连结构通常包括互连层120，且互连层120的层数为多层，该多层的互连层220分别位于介电层110的不同厚度位置处。

作为一种示例，互连层120的材料为铜。在其他实施例中，互连层的材料还可以为其他导电材料，例如铝等。

通孔结构140包括互连通孔结构141和伪通孔结构142，互连通孔结构141连接互连层120，用于将与之电连接的互连层120的电性引出，从而实现该互连层120与其他导电部件或者电路的电连接。

根据设计需要，互连通孔结构141与某一层的互连层120相连接。例如，图3中示意出互连通孔结构141与顶层互连层120T相连接的情形。其中，顶层互连层120T指的是最顶层的互连层120，也即最远离基底100的互连层120。

本实施例中，通过在通孔结构140中增加伪通孔结构142，有利于提高通孔结构140整体的分布均匀性和图形密度均一性，从而提高互连通孔结构141的尺寸均一性。在一个实施例中，在介电层110中形成互连通孔后，在互连通孔中填充导电材料，以形成该通孔结构140，因此，增加伪通孔结构142意味着提高了互连通孔的分布均匀性和图形密度均一性，从而提高互连通孔的尺寸均一性，进而提高互连通孔结构141的尺寸均一性。

其中，互连通孔结构141和伪通孔结构142的顶面相齐平，使得互连通孔结构141和伪通孔结构142在介电层110中位于同层，以免对形成于互连通孔结构141上方的其他导电部件的形成产生影响。

此外，伪通孔结构142的高度小于互连通孔结构141的高度，以使伪通孔结构142和互连层120之间在纵向上具有间隔，这有利于克服互连层120和互连通孔结构141之间的密度差异对制备伪通孔结构142的限制，从而能够在设置有伪通孔结构142的情况下，降低伪通孔结构142与互连层120错误连接的概率，进而提高半导体结构的性能。例如，若伪通孔结构142与互连层120发生误连接，则位于互连通孔结构141上方的其他导电部件容易通过伪通孔结构142与互连层120发生误连接，从而影响该半导体结构内部的电路的正常工作。

需要说明的是，伪通孔结构142和互连通孔结构141的高度差不宜过小，也不宜过大。如果高度差过小，则使伪通孔结构142和互连层120之间在纵向上具有间隔的工艺窗口较小，也即容易导致伪通孔结构142和互连层120错误连接的概率变高；如果高度差过大，相应导致伪通孔结构142的高度过小，则容易导致提高伪通孔结构142和互连通孔结构141的整体分布均匀性和图形密度均一性的效果不佳，例如，当进行刻蚀以形成互连通孔时，互连通孔的深度过小，则容易导致在用于容纳伪通孔结构142材料的互连通孔，在刻蚀过程中平衡刻蚀均匀性的效果不佳，相应导致提高互连通孔结构141的尺寸均一性的效果不佳，而且，若伪通孔结构142的高度过小，则容易导致伪通孔结构142与介电层110接触的牢固性不佳，在对通孔结构140的材料进行平坦化处理的过程中，容易出现伪通孔结构142的材料缺失等问题。为此，本实施例中，伪通孔结构142和互连通孔结构141的高度差为0.01微米至10微米。

作为一种示例，为了进一步降低伪通孔结构142和互连层120错误连接的概率、提高互连通孔结构141的尺寸均一性的效果、以及提升伪通孔结构142与介电层110接触的牢固性，伪通孔结构142和互连通孔结构141的高度差为0.2微米至0.3微米。

本实施例中，通孔结构140的材料为铜。在其他实施例中，通孔结构的材料还可以为其他导电材料，例如铝等。

本实施例中，互连通孔结构141和伪通孔结构142在同一制程中形成，因此互连通孔结构141和伪通孔结构142的材料相同。互连通孔结构141和伪通孔结构142在同一制程中形成，则在同一刻蚀步骤中刻蚀介电层110，以形成用于分别容纳互连通孔结构141和伪通孔结构142的材料的第一互连通孔和第二互连通孔，第二互连通孔的形成提高了第一互连通孔和第二互连通孔整体的的分布均匀性和图形密度均一性，从而能够提高刻蚀过程中的刻蚀均匀性，进而提高了第一互连通孔和第二互连通孔的尺寸均一性。

本实施例中，以半导体结构后续需应用于封装制程为例，半导体结构即为待键合晶圆，因此，介电层110背向基底100的面即为键合面(未标示)。

随着半导体集成电路的集成度越来越高，芯片中晶体管的集成度逐渐达到上限，因此出现了3D集成电路(Integrated Circuit，IC)技术。3D集成电路被定义为一种系统级集成结构，具体通过键合工艺实现多个芯片之间的垂直互连，增加了芯片的空间，提高了晶体管的集成度，同时还能提高集成电路的工作速度，降低集成电路的功耗。目前在3D集成电路技术中，晶圆之间的金属-金属键合作为3DIC中的一项关键技术，在高端产品上的有重要的应用趋势。

因此，半导体结构还包括：多个键合焊垫130，位于键合面一侧的介电层110中，且键合焊垫130的顶面被键合面暴露，键合焊垫130包括分立设置的互连键合焊垫131和伪键合焊垫132。

通过互连键合焊垫131进行金属-金属键合，以实现两个具有互连键合焊垫131的半导体结构的键合，同时，互连键合焊垫131与半导体结构内部的互连层120电连接，从而在键合后，使得堆叠的半导体结构(例如，堆叠的晶圆或者堆叠的芯片)之间的内部电路实现电性连接，从而实现3D集成电路封装。

需要说明的是，伪键合焊垫132并不实现与半导体结构内部的互连层120的电连接，通过设置伪键合焊垫132，以提高键合焊垫130的数量、分布均匀性和图形密度均一性。

其中，形成键合焊垫130的制程包括刻蚀介电层110以形成互连开口的步骤，提高键合焊垫130的数量、分布均匀性和图形密度均一性，有利于提高刻蚀的均一性，从而提高键合焊垫130的尺寸精度(例如，尺寸均一性)；而且，形成键合焊垫130的制程还包括对形成在互连开口中的导电材料进行平坦化的步骤，提高键合焊垫130的分布均匀性和图形密度均一性，相应有利于降低平坦化过程中产生凹陷(dishing)的概率，从而提高键合焊垫130的顶面平坦度，相应提高金属-金属键合的键合强度；此外，与介质-介质相比，金属-金属键合的键合强度更高，因此提高键合焊垫130的数量，相应提高了键合焊垫130在键合面中的面积占比，从而也有利于提高键合强度。

具体地，如图4所示，多个键合焊垫130呈阵列排布，这使得键合焊垫130的排布具有规律性，相应降低了版图设计的复杂度。此外，出于设计的考量，在特定的应用场景下，例如，半导体结构包含呈周期性分布的存储器或传感器时，通过使多个键合焊垫130呈阵列排布，也能与器件的分布特性相匹配，从而易于满足对键合焊垫130的节距(pitch)的要求。

相应的，通孔结构140位于互连层120和键合焊垫130之间的厚度区域内的介电层110中。具体地，互连通孔结构141位于互连键合焊垫131和互连层120之间、且连接互连键合焊垫131和互连层120，从而实现互连键合焊垫131与半导体结构的内部电路的电连接。

本实施例中，互连键合焊垫131与互连通孔结构141一一对应并相连接，从而使得各个互连键合焊垫131通过对应的互连通孔结构141与特定互连层120实现电连接。

本实施例中，伪通孔结构142与伪键合焊垫132相连接，这与互连键合焊垫131和互连通孔结构141所构成的结构相类似，区别在于伪通孔结构142的高度更小，从而有利于减小对现有设计和制程的改动。

需要说明的是，此处的相连接可以包括对准相连或者交错相连。其中，对准相连指的是：在同一投影面上，伪通孔结构142的投影位于伪键合焊垫132的投影内部；交错相连指的是：在同一投影面上，伪通孔结构142的投影与伪键合焊垫132的投影部分重叠。

本实施例中，伪键合焊垫132与伪通孔结构142一一对应并相连接，从而提高伪通孔结构142的分布均匀性和图形密度均一性，这有利于提高伪通孔结构142的形貌质量和尺寸均一性。而且，在形成键合焊垫130时，伪通孔结构142的均匀分布，也能相应提高键合焊垫130的形貌质量和尺寸均一性。

如图3所示，以多个键合焊垫130呈阵列排布为例，则多个通孔结构140也相应呈阵列排布，这使得通孔结构140的排布具有规律性，相应降低了版图设计的复杂度。在其他实施例中，根据实际需要，也可以为：同一个伪键合焊垫连接多个伪通孔结构。

还需要说明的是，由于伪通孔结构并不起到电性互连的作用，因此在其他实施例中，伪通孔结构也可以与伪键合焊垫错开设置。

本实施例中，键合焊垫130的材料为铜。在其他实施例中，键合焊垫的材料还可以为其他导电材料，例如铝等。

本实施例中，对应连接的键合焊垫130与通孔结构140采用双大马士革工艺形成，因此相连接的键合焊垫130与通孔结构140为一体结构。在其他实施例中，键合焊垫与通孔结构也可以各自采用单大马士革工艺形成的，相连接的键合焊垫与通孔结构也可以不是一体结构，两者实现电学上的连接，例如，通过物理接触的方式实现连接。

需要说明的是，本实施例以半导体结构后续需应用于封装制程为例，但不仅限于包含键合焊垫的情况。在另一些实施例中，通孔结构也可以与其他互连结构进行连接。例如，在后段制程中，不同互连线之间通过通孔结构实现连接，因此，若通孔结构上方设置有另一层互连层，则通过设置伪通孔结构，也能在提高互连通孔结构的尺寸均一性的同时，降低伪通孔结构与前层互连层错误连接的概率，从而降低伪通孔结构端部两侧的互连层发生错误连接的概率。

结合参考图5和图6，图5是本发明封装结构一实施例的剖视图，图6是图5中第一晶圆和第二晶圆各自面向键合焊垫一侧的俯视图，图6(a)是第二晶圆面向其键合焊垫一侧的俯视图，图2(b)是第一晶圆面向其键合焊垫一侧的俯视图。其中，图6是图5在a1a2位置处的剖视图。

封装结构包括：堆叠键合的第一晶圆W1和第二晶圆W2，第一晶圆W1和第二晶圆W2均包括前述实施例的半导体结构，第一晶圆W1和第二晶圆W2均包括基底200、介电层210、通孔结构240和多个键合焊垫230。

具体地，在第一晶圆W1和第二晶圆W2的任一者中，介电层210位于基底200上，介电层210中掩埋有互连层220；键合焊垫230位于键合面一侧的介电层210中，且键合焊垫230的顶面被键合面暴露，键合焊垫230包括分立设置的互连键合焊垫231和伪键合焊垫232；通孔结构240位于互连层220和键合焊垫230之间的厚度区域内的介电层210中，通孔结构240包括互连通孔结构241和伪通孔结构242，互连通孔结构241和伪通孔结构242的顶面相齐平，互连通孔结构241位于互连键合焊垫231和互连层220之间、且连接互连键合焊垫231和互连层220，伪通孔结构242的高度小于互连通孔结构241的高度，以使伪通孔结构242和互连层220之间在纵向上具有间隔。

其中，介电层210背向所在基底200的面为键合面，第一晶圆W1的键合面和第二晶圆W2的键合面相对设置并键合，且位于第一晶圆W1中的键合焊垫230与位于第二晶圆W2中的键合焊垫230相键合。

本实施例中，第一晶圆W1中的伪键合焊垫232并不实现与第一晶圆W1内部的互连层220的电连接，第二晶圆W2中的伪键合焊垫232并不实现与第二晶圆W2内部的互连层220的电连接，通过设置伪键合焊垫232，以提高键合焊垫230的数量以及分布均匀性和图形密度均一性。

其中，形成键合焊垫230的制程包括刻蚀介电层210以形成互连开口的步骤，提高键合焊垫230的数量、分布均匀性和图形密度均一性，有利于提高刻蚀的均一性，从而提高键合焊垫230的尺寸精度(例如，尺寸均一性)；而且，形成键合焊垫230的制程还包括对形成在互连开口中的导电材料进行平坦化的步骤，提高键合焊垫的分布均匀性和图形密度均一性，相应有利于降低互连开口中的导电材料在平坦化过程中产生顶面凹陷的概率，从而提高键合焊垫230的顶面平坦度，相应使得第一晶圆W1和第二晶圆W2中的键合焊垫230在金属-金属键合过程中的键合强度；此外，与介质-介质相比，金属-金属键合的键合强度更高，因此提高键合焊垫230的数量，相应提高了键合焊垫230在键合面中的面积占比，从而也有利于提高键合强度。

通孔结构240不仅包括用于连接互连层220的互连通孔结构241，还包括顶面与互连通孔结构241相齐平的伪通孔结构242，通过增加伪通孔结构242，有利于提高通孔结构240整体的分布均匀性和图形密度均一性，从而提高互连通孔结构241的尺寸均一性，同时，伪通孔结构242的高度小于互连通孔结构241的高度，以使伪通孔结构242和互连层220之间在纵向上具有间隔，这有利于克服互连层220和互连通孔结构241之间的密度差异对制备伪通孔结构242的限制，从而能够在设置有伪通孔结构242的情况下，降低伪通孔结构242与互连层220错误连接的概率，相应降低伪键合焊垫232通过伪通孔结构242与互连层220发生错误连接的概率，进而提高了半导体结构的性能。

本实施例中，第一晶圆W1和第二晶圆W2以混合键合的方式实现键合，混合键合包含介质对介质的键合、以及金属对金属的键合，也即不仅第一晶圆W1和第二晶圆W2中的键合焊垫230实现金属-金属键合，第一晶圆W1和第二晶圆W2中的介电层210也实现介质-介质键合。

具体地，第一晶圆W1和第二晶圆W2均包括前述实施例的半导体结构，对第一晶圆W1和第二晶圆W2中对应基底200、介电层210、通孔结构240和多个键合焊垫230的具体描述，可参考前述实施例的相应描述，在此不再赘述。

本实施例中，第二晶圆W2包括多层堆叠的互连层220，封装结构还包括：贯通孔(TSV)结构400，从第二晶圆W2的基底一侧贯穿第二晶圆W2的基底200，并延伸至第二晶圆W2的介电层210中，以与对应的互连层220实现电连接；外接焊垫410，位于贯通孔结构400的顶部并与贯通孔结构400电连接；保护层420，覆盖第二晶圆W2的基底200以及外接焊垫410的侧壁，保护层420暴露外接焊垫410的顶部。

需要说明的是，第二晶圆W2的基底200为经过减薄处理的基底200，贯通孔结构400贯穿第二晶圆W2的基底200，将第二晶圆W2的正面和背面连接在一起，从而使得第二晶圆W2和第一晶圆W1可以与电路板或者其他芯片进行连接，也可继续堆叠形成多层堆叠的3DIC。

具体地，根据设计需要，贯通孔结构400与某一层互连层220相连接。例如，图5中示意出贯通孔结构400与底层互连层(未标示)相连接的情形。其中，底层互连层指的是最底层的互连层220，也即最靠近基底200的互连层220。

相应的，本发明还提供一种半导体结构的形成方法。图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。

参考图7，提供基底500。

基底500用于为形成半导体结构提供工艺平台。本实施例中，基底500为硅衬底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

继续参考图8，形成位于基底500上的介电层510，介电层510中掩埋有互连层520。

介电层510用于实现各种器件或者导电部件之间的电隔离。例如，器件可以为形成在衬底上的MOS器件等，导电部件可以包括后段制程形成的互连结构或通孔结构等，其中，互连结构则包括互连层520。

作为一种示例，介电层510的材料为介质材料，例如：氧化硅、氮化硅、氮氧化硅、高k介质材料、低k介质材料和超低k介质材料中的一种或多种。其中，高k介质材料是指介电常数(k)值大于3.9的介电材料，低k介质材料是指介电常数值小于或等于3.9的介电材料，超低k介质材料是指介电常数值小于2.6的介电材料。在另一些实施例中，介电层的材料还可以为树脂材料。

本实施例中，介电层510的厚度值达到目标值。

具体地，以所形成的半导体结构后续需应用于封装制程中为例，则介电层510背向基底500的面为键合面。

介电层510中掩埋有互连层520，互连层520为采用后段工艺形成的互连结构，互连层520用于与基底500内或基底500上的特定器件电连接，从而将各器件的电性引出或者实现器件之间的电连接。可以理解的是，后段工艺形成的互连结构通常包括互连层520，且互连层520的层数为多层，该多层互连层520分别位于介电层510的不同厚度位置处。

作为一种示例，互连层520的材料为铜。在其他实施例中，互连层的材料还可以为其他导电材料，例如铝等。

继续参考图7，并结合参考图8至图14，在互连层520上方的介电层510中形成通孔结构580(如图14所示)，通孔结构580包括互连通孔结构581和伪通孔结构582，互连通孔结构581和伪通孔结构582的顶面相齐平，互连通孔结构581连接互连层520，伪通孔结构582的高度小于互连通孔结构581的高度，以使伪通孔结构582和互连层520之间在纵向上具有间隔。

此处，纵向指的是基底500表面的法线方向。

互连通孔结构581连接互连层520，用于将与之电连接的互连层520的电性引出，从而实现该互连层520与其他导电部件或者电路的电连接。具体地，后段工艺形成的互连结构通常包括多层的互连层520，该多层的互连层520分别位于介电层510的不同厚度位置处，则根据设计需要，互连通孔结构581与某一层的互连层520相连接。例如，图7中示意出通孔结构581与顶层互连层(未标示)相连接的情形。此处，顶层互连层指的是：最顶层的互连层520。

本实施例中，通过在通孔结构580中增加伪通孔结构582，有利于提高通孔结构580整体的分布均匀性和图形密度均一性，从而提高互连通孔结构581的尺寸均一性。

其中，互连通孔结构581和伪通孔结构582的顶面相齐平，使得互连通孔结构581和伪通孔结构582在介电层510中位于同层，以免对形成于互连通孔结构581上方的其他导电部件的形成产生影响。此外，伪通孔结构582的高度小于互连通孔结构581的高度，以使伪通孔结构582和互连层520之间在纵向上具有间隔，这有利于克服互连层520和互连通孔结构581之间的密度差异对制备伪通孔结构582的限制，从而能够在设置有伪通孔结构582的情况下，降低伪通孔结构582与互连层520错误连接的概率，进而提高了半导体结构的性能。例如，若伪通孔结构582与互连层520发生误连接，则形成于互连通孔结构581上方的其他导电部件容易通过伪通孔结构582与互连层520发生误连接，从而影响该半导体结构内部的电路的正常工作。

需要说明的是，伪通孔结构582和互连通孔结构581的高度差不宜过小，也不宜过大。如果高度差过小，则使伪通孔结构582和互连层520之间在纵向上具有间隔的工艺窗口较小，也即容易导致伪通孔结构582和互连层520错误连接的概率变高；如果高度差过大，相应导致伪通孔结构582的高度过小，则容易导致提高伪通孔结构582和互连通孔结构581的整体分布均匀性和图形密度均一性的效果不佳，例如，当进行刻蚀以形成互连通孔时，互连通孔的深度过小，则容易导致在用于容纳伪通孔结构582材料的互连通孔，在刻蚀过程中平衡刻蚀均匀性的效果不佳，相应导致提高互连通孔结构581的尺寸均一性的效果不佳，而且，若伪通孔结构582的高度过小，则容易导致伪通孔结构582与介电层510接触的牢固性不佳，在对伪通孔结构582和互连通孔结构581的材料进行平坦化处理的过程中，容易出现伪通孔结构582的材料缺失等问题。为此，本实施例中，伪通孔结构582和互连通孔结构581的高度差为0.01微米至10微米。

作为一种示例，为了进一步降低伪通孔结构582和互连层520错误连接的概率、提高互连通孔结构580的尺寸均一性的效果、以及提升伪通孔结构582与介电层510接触的牢固性，伪通孔结构582和互连通孔结构581的高度差为0.2微米至0.3微米。

本实施例中，通孔结构580的材料为铜。在其他实施例中，通孔结构的材料还可以为其他导电材料，例如铝等。

本实施例中，互连通孔结构581和伪通孔结构582在同一制程中形成，因此互连通孔结构581和伪通孔结构582的材料相同。以下结合附图，对形成通孔结构580的步骤做详细说明。

结合参考图7至图10，在互连层520背向基底500的一侧，在介电层510中形成互连通孔537(如图10所示)，互连通孔537包括第一互连通孔533(如图10所示)和第二互连通孔534(如图10所示)，第一互连通孔533的底部暴露互连层520，第二互连通孔534的深度小于第一互连通孔533的深度，以使第二互连通孔534和互连层520之间在纵向上具有间隔。

通过形成深度不同的第一互连通孔533和第二互连通孔534，从而为后续形成高度不同的互连通孔结构581和伪通孔结构582提供空间位置。

本实施例中，在同一刻蚀步骤中形成深度不同的第一互连通孔533和第二互连通孔534，从而提高互连通孔537整体的分布均匀性和图形密度均一性，以提高在形成互连通孔537的过程中的刻蚀均匀性，进而提高互连通孔537的尺寸均一性。

因此，形成互连通孔537的步骤包括：如图7所示，形成覆盖介电层510的光掩膜材料层530；如图8所示，对光掩膜材料层530的不同区域进行不同深度的曝光；如图9所示，在曝光后，对光掩膜材料层530进行显影，以形成具有第一掩膜开口531和第二掩膜开口532的光掩膜层536，第二掩膜开口532的深度小于第一掩膜开口531的深度；如图10所示，以光掩膜层536为掩膜，沿第一掩膜开口531和第二掩膜开口532刻蚀介电层510，形成与第一掩膜开口531相对应的第一互连通孔533、以及与第二掩膜开口532相对应的第二互连通孔534；去除光掩膜层536。

对光掩膜材料层530的不同区域进行不同深度的曝光，则在显影后，曝光厚度更小的区域的光掩膜材料层530的去除厚度更小，从而使得第二掩膜开口532的深度小于第一掩膜开口531的深度。此处，光掩膜材料层指的是可光刻的掩膜材料层。

其中，第二掩膜开口532的深度小于第一掩膜开口531的深度，也即第二掩膜开口532底部的光掩膜层536厚度量大于第一掩膜开口531底部的光掩膜层536厚度量，相应的，在沿第一掩膜开口531和第二掩膜开口532刻蚀介电层510的过程中，第一掩膜开口531底部的介电层510先开始被刻蚀，而在第二掩膜开口532位置处，需要先把第二掩膜开口532底部的光掩膜层536刻蚀去除后才能刻蚀介电层510，从而导致第二掩膜开口532和第一掩膜开口531底部的介电层510被刻蚀的总时间不同，进而使得第二互连通孔534的深度小于第一互连通孔533的深度。

具体地，采用干法刻蚀工艺刻蚀介电层510，以提高互连通孔537的形貌质量。

如图9所示，作为一种示例，第一掩膜开口531贯穿整个厚度的光掩膜层536，第二掩膜开口532贯穿部分厚度的光掩膜层536。

具体地，为了简化曝光工艺的步骤、并减少光罩的使用，采用同一张光罩对光掩膜材料层530的不同区域进行不同深度的曝光。为此，如图8所示，对光掩膜材料层530的不同区域进行不同深度的曝光的步骤包括：提供光罩540，光罩540包括多种具有不同透光性的透光区M；利用光罩540，经由透光区M对光掩膜材料层530的不同区域进行曝光，透光性越强的透光区M对应的曝光深度越大。

具体到本实施例中，第二掩膜开口532的深度小于第一掩膜开口531的深度，因此透光区M包括第一透光区m1和第二透光区m2，第二透光区m2的透光性低于第一透光区m1的透光性。在一个具体实施例中，采用半色调光罩(Half Tone Mask，HTM)进行不同深度的曝光。

光罩540包括基板，基板包括遮光区(未标示)以及具有不同透光性的透光区M，具有不同透光性的透光区M适于实现不同深度的曝光。例如，为了实现不同的透光性，在该光罩540中，基板具有设置于第二透光区m2的滤光膜，滤光膜适于降低第二透光区m2的透光性。或者，基板包括位于第一透光区m1的透光孔、以及位于第二透光区m2的透光格栅。在同一个第二透光区m2中，透光格栅则包括多个子透光孔，多个子透光孔之间并非完全连通，多个子透光孔之间的区域不具有透光性，从而相比透光孔具有更低的透光性。

需要说明的是，在另一些实施例中，也可以采用不同的光罩，分别对光掩膜材料层的不同区域进行曝光，通过调整曝光参数，实现不同深度的曝光。

如图14所示，在互连通孔537中形成导电材料，以形成位于第一互连通孔533中的互连通孔结构581、以及位于第二互连通孔534中的伪通孔结构582。具体地，向互连通孔537中填充导电材料后，对导电材料进行平坦化处理，保留位于第一互连通孔533中的导电材料作为互连通孔结构581，保留位于第二互连通孔534中的导电材料作为伪通孔结构582。

本实施例中，形成通孔结构580后，通孔结构580掩埋于介电层510中，形成方法还包括：在键合面一侧，在通孔结构580上方的剩余厚度的介电层510中形成多个键合焊垫570，键合焊垫570的顶面被键合面暴露，键合焊垫570包括分立设置的互连键合焊垫571和伪键合焊垫572，互连键合焊垫571连接互连通孔结构581。

相应的，互连通孔结构581位于互连键合焊垫571和互连层520之间、且连接互连键合焊垫571和互连层520，从而实现互连键合焊垫571与半导体结构的内部电路的电连接。

随着半导体集成电路的集成度越来越高，芯片中晶体管的集成度逐渐达到上限，因此出现了3DIC技术。3DIC被定义为一种系统级集成结构，具体通过键合工艺实现多个芯片之间的垂直互连，增加了芯片的空间，提高了晶体管的集成度，同时还能提高集成电路的工作速度，降低集成电路的功耗。目前在3DIC技术中，晶圆之间的金属-金属键合作为3DIC中的一项关键技术，在高端产品上的有重要的应用趋势。

本实施例中，在通孔结构580上方的剩余厚度的介电层510中形成多个键合焊垫570的步骤中，多个键合焊垫570呈阵列排布，这使得键合焊垫570的排布具有规律性，相应降低了版图设计的复杂度。此外，出于设计的考量，在特定的应用场景下，例如，所形成的半导体结构包含呈周期性分布的存储器或传感器时，通过使多个键合焊垫570呈阵列排布，也能与器件的分布特性相匹配，从而易于满足对键合焊垫570的节距的要求。

本实施例中，键合焊垫570的材料为铜。在其他实施例中，键合焊垫的材料还可以为其他导电材料，例如铝等。

本实施例中，互连键合焊垫571与互连通孔结构581一一对应并相连接，从而使得各个互连键合焊垫571通过对应的互连通孔结构581与特定互连层520实现电连接。

本实施例中，伪键合焊垫572与伪通孔结构582相连接，这使得伪键合焊垫572与伪通孔结构582所构成的结构，与互连键合焊垫571和互连通孔结构581所构成的结构相类似，区别在于伪通孔结构582的高度更小，从而有利于减小对现有设计和制程的改动。需要说明的是，此处的相连接可以包括对准相连或者交错相连。

本实施例中，伪键合焊垫572与伪通孔结构582一一对应并相连接，从而提高伪通孔结构582的分布均匀性和图形密度均一性，这有利于提高伪通孔结构582的形貌质量和尺寸均一性。而且，在形成键合焊垫570时，伪通孔结构582的均匀分布，也能相应提高键合焊垫570的形貌质量和尺寸均一性。

本实施例中，以多个键合焊垫570呈阵列排布为例，则多个通孔结构580也相应呈阵列排布，这使得通孔结构580的排布具有规律性，相应降低了版图设计的复杂度。在其他实施例中，根据实际需要，也可以为：同一个伪键合焊垫连接多个伪通孔结构。

还需要说明的是，由于伪通孔结构并不起到电性互连的作用，因此在其他实施例中，伪通孔结构也可以与伪键合焊垫错开设置。

本实施例中，采用双大马士革工艺形成通孔结构580和键合焊垫570。通过采用双大马士革工艺，减少沉积形成介电层510的次数，用于容纳通孔结构580和用于容纳键合焊垫570的介电层可以在同一步骤中形成；而且，能够在同一步骤中填充通孔结构580和键合焊垫570对应的导电材料、以及对导电材料进行平坦化处理，有利于简化工艺步骤。

因此，结合参考图11至图13，形成方法还包括：在互连通孔537中形成导电材料之前，在键合面一侧的部分厚度的介电层510中形成互连开口560(如图13所示)，用于形成互连通孔结构581的互连通孔537顶部与相对应的互连开口560底部相连通。

本实施例中，伪键合焊垫572与伪通孔结构582相连接，相应的，用于形成伪通孔结构582的互连通孔537顶部也与对应的互连开口560的底部相连通。

具体地，形成互连开口560的步骤包括：如图11所示，形成覆盖介电层510的光掩膜材料层550；如图12所示，图形化光掩膜材料层550，以形成具有第三掩膜开口555的光掩膜层556，光掩膜层556暴露相对应的互连通孔537；以光掩膜层556为掩膜，沿第三掩膜开口555刻蚀介电层510，形成与第三掩膜开口555相对应的互连开口560；去除光掩膜层556。

需要说明的是，形成互连开口560所采用的光掩膜材料层550，与前述形成互连通孔537所采用的光掩膜材料层530不同，可以将形成互连通孔537所采用的光掩膜材料层530定义为第一光掩膜材料层，将形成互连开口560所采用的光掩膜材料层550定义为第二光掩膜材料层。同理，形成互连开口560所采用的光掩膜层556，与前述形成互连通孔537所采用的光掩膜层536不同，可以将形成互连通孔537所采用的光掩膜层536定义为第一光掩膜层，将形成互连开口560所采用的光掩膜层556定义为第二光掩膜层。

还需要说明的是，沿第三掩膜开口555刻蚀介电层510的步骤中，对介电层510的刻蚀厚度小于第二互连通孔534的深度，从而形成与互连通孔537相连通的互连开口560。具体地，采用干法刻蚀工艺刻蚀介电层510，以提高互连开口560的形貌质量。

如图13所示，在互连通孔537中形成导电材料的过程中，还在互连开口560中形成导电材料，以形成位于互连开口560中的键合焊垫570，键合焊垫570包括分立设置的互连键合焊垫571和伪键合焊垫572，互连键合焊垫571连接互连通孔结构581，伪键合焊垫572连接伪通孔结构582。

需要说明的是，本实施例以先形成互连通孔537为例。在另一些实施例中，也可以先形成互连开口，或者，采用一体化刻蚀(all in one，AIO)刻蚀的方式形成互连通孔和互连开口。

此外，在其他实施例中，也可以采用单大马士革工艺分别形成键合焊垫和通孔结构。在该实施例中，形成位于基底上的介电层的步骤则包括：在基底上形成具有第一厚度值的介电层；在已形成的介电层上形成具有第二厚度值的介电层，以使介电层的总厚度达到目标值，具有第二厚度值的介电层背向基底的面为键合面。

相应的，形成互连通孔的步骤包括：在形成具有第二厚度值的介电层之前，在具有第一厚度值的介电层中形成互连通孔。

相应的，在互连通孔中形成导电材料，以形成位于第一互连通孔中的互连通孔结构、以及位于第二互连通孔中的伪通孔结构之后，在已形成的介电层上形成覆盖通孔结构且具有第二厚度值的介电层。

在形成具有第二厚度值的介电层后，形成方法相应还包括：在具有第二厚度值的介电层中形成互连开口，互连开口的底部暴露相对应的互连通孔结构；在互连开口中形成导电材料，以形成位于互连开口中的键合焊垫，键合焊垫包括分立设置的互连键合焊垫和伪键合焊垫，互连键合焊垫连接互连通孔结构。

相类似的，当伪键合焊垫与伪通孔结构相连接时，则其余互连开口的底部还暴露相对应的伪通孔结构。

需要说明的是，本实施例以在通孔结构上形成键合焊垫为例进行说明，但不仅限于形成键合焊垫。在另一些实施例中，也可以在通孔结构上形成其他类型的互连结构。例如，在后段制程中，不同互连线之间通过通孔结构实现连接，因此，若需要在通孔结构上形成另一层互连层，则通过设置伪通孔结构，也能在提高互连通孔结构的尺寸均一性的同时，降低伪通孔结构与前层互连层错误连接的概率，从而降低伪通孔结构端部两侧的互连层发生错误连接的概率。

还需要说明的是，本实施例半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：

基底；

介电层，位于所述基底上，所述介电层中掩埋有互连层；

通孔结构，位于所述互连层上方的介电层中，所述通孔结构包括互连通孔结构和伪通孔结构，所述互连通孔结构和伪通孔结构的顶面相齐平，所述互连通孔结构连接所述互连层，所述伪通孔结构的高度小于所述互连通孔结构的高度，以使所述伪通孔结构和互连层之间在纵向上具有间隔。

2.如权利要求1所述的半导体结构，其特征在于，所述介电层背向所述基底的面为键合面；

所述半导体结构还包括：多个键合焊垫，位于所述键合面一侧的介电层中，且所述键合焊垫的顶面被所述键合面暴露，所述键合焊垫包括分立设置的互连键合焊垫和伪键合焊垫；

所述通孔结构位于所述互连层和键合焊垫之间的厚度区域内的介电层中，所述互连通孔结构位于所述互连键合焊垫和互连层之间、且连接所述互连键合焊垫和互连层。

3.如权利要求2所述的半导体结构，其特征在于，多个所述键合焊垫呈阵列排布。

4.如权利要求2所述的半导体结构，其特征在于，所述伪通孔结构与所述伪键合焊垫相连接，或者，所述伪通孔结构与所述伪键合焊垫错开设置。

5.如权利要求4所述的半导体结构，其特征在于，所述伪键合焊垫与所述伪通孔结构一一对应并相连接，或者，同一个所述伪键合焊垫连接多个所述伪通孔结构。

6.如权利要求2所述的半导体结构，其特征在于，相连接的所述键合焊垫与通孔结构为一体结构。

7.如权利要求1或2所述的半导体结构，其特征在于，所述互连通孔结构和伪通孔结构的材料相同。

8.如权利要求1或2所述的半导体结构，其特征在于，所述伪通孔结构和所述互连通孔结构的高度差为0.01微米～10微米。

9.一种封装结构，其特征在于，包括：

堆叠键合的第一晶圆和第二晶圆，所述第一晶圆和第二晶圆均包括如权利要求2～8中任一项所述的半导体结构；

其中，所述第一晶圆的键合面和第二晶圆的键合面相对设置并键合，且位于所述第一晶圆中的键合焊垫与位于所述第二晶圆中的键合焊垫相键合。

10.一种半导体结构的形成方法，其特征在于，包括：

提供基底；

形成位于所述基底上的介电层，所述介电层中掩埋有互连层；

在所述互连层上方的介电层中形成通孔结构，所述通孔结构包括互连通孔结构和伪通孔结构，所述互连通孔结构和伪通孔结构的顶面相齐平，所述互连通孔结构连接所述互连层，所述伪通孔结构的高度小于所述互连通孔结构的高度，以使所述伪通孔结构和互连层之间在纵向上具有间隔。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述介电层背向所述基底的面为键合面，所述形成方法还包括：

在所述键合面一侧，在所述通孔结构上方的剩余厚度的介电层中形成多个键合焊垫，所述键合焊垫的顶面被所述键合面暴露，所述键合焊垫包括分立设置的互连键合焊垫和伪键合焊垫，所述互连键合焊垫连接所述互连通孔结构。

12.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述通孔结构的步骤包括：在所述互连层背向所述基底的一侧，在所述介电层中形成互连通孔，所述互连通孔包括第一互连通孔和第二互连通孔，所述第一互连通孔底部暴露所述互连层，所述第二互连通孔的深度小于所述第一互连通孔的深度，以使所述第二互连通孔和互连层之间在纵向上具有间隔；

在所述互连通孔中形成导电材料，以形成位于所述第一互连通孔中的互连通孔结构、以及位于所述第二互连通孔中的伪通孔结构。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成位于所述基底上的介电层的步骤中，所述介电层的厚度值达到目标值，所述介电层背向所述基底的面为键合面；

所述形成方法还包括：

在所述互连通孔中形成导电材料之前，在所述键合面一侧的部分厚度的介电层中形成互连开口，用于形成所述互连通孔结构的互连通孔顶部与相对应的所述互连开口的底部相连通；

在所述互连通孔中形成导电材料的过程中，还在所述互连开口中形成导电材料，以形成位于所述互连开口中的键合焊垫，所述键合焊垫包括分立设置的互连键合焊垫和伪键合焊垫，所述互连键合焊垫连接所述互连通孔结构。

14.如权利要求12所述的半导体结构的形成方法，其特征在于，形成位于所述基底上的介电层的步骤包括：在所述基底上形成具有第一厚度值的介电层；在已形成的所述介电层上形成具有第二厚度值的介电层，以使所述介电层的总厚度达到目标值，所述具有第二厚度值的介电层背向所述基底的面为键合面；

形成所述互连通孔的步骤包括：在形成具有第二厚度值的所述介电层之前，在具有第一厚度值的所述介电层中形成互连通孔；

在形成具有第二厚度值的所述介电层后，所述形成方法还包括：在具有第二厚度值的所述介电层中形成互连开口，所述互连开口的底部暴露相对应的所述互连通孔结构；

在所述互连开口中形成导电材料，以形成位于所述互连开口中的键合焊垫，所述键合焊垫包括分立设置的互连键合焊垫和伪键合焊垫，所述互连键合焊垫连接所述互连通孔结构。

15.如权利要求12～14中任一项所述的半导体结构的形成方法，其特征在于，形成所述互连通孔的步骤包括：形成覆盖所述介电层的光掩膜材料层；

对所述光掩膜材料层的不同区域进行不同深度的曝光；

在所述曝光后，对所述光掩膜材料层进行显影，以形成具有第一掩膜开口和第二掩膜开口的光掩膜层，所述第二掩膜开口的深度小于所述第一掩膜开口的深度；

以所述光掩膜层为掩膜，沿所述第一掩膜开口和第二掩膜开口刻蚀所述介电层，形成与所述第一掩膜开口相对应的第一互连通孔、以及与所述第二掩膜开口相对应的第二互连通孔。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，对所述光掩膜材料层的不同区域进行不同深度的曝光的步骤包括：提供光罩，所述光罩包括多种具有不同透光性的透光区；

利用所述光罩，经由所述透光区对所述光掩膜材料层的不同区域进行曝光，透光性越强的所述透光区对应的曝光深度越大。

17.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述通孔结构上方的剩余厚度的介电层中形成多个键合焊垫的步骤中，多个所述键合焊垫呈阵列排布。

18.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述通孔结构上方的剩余厚度的介电层中形成多个键合焊垫的步骤中，所述伪键合焊垫与所述伪通孔结构相连接，或者，所述伪键合焊垫与所述伪通孔结构错开设置。

19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述伪键合焊垫与所述伪通孔结构一一对应并相连接，或者，同一个所述伪键合焊垫连接多个所述伪通孔结构。