JP2007043154A

JP2007043154A - ウェハスルーコンタクトを有する半導体構造の製造方法及び対応する半導体構造

Info

Publication number: JP2007043154A
Application number: JP2006206645A
Authority: JP
Inventors: Harry Hedler; ヘドラーハリー; Roland Irsigler; イルジーグラーローランド
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2005-08-02
Filing date: 2006-07-28
Publication date: 2007-02-15
Also published as: US20070032059A1; CN1909208A

Abstract

【課題】容易に、かつ安全に実現することのできるウェハスルーコンタクトを有する半導体構造の製造方法を提供する。
【解決手段】バルク領域（１ａ）及び活性領域（１ｂ）を有する半導体ウェハ（１）に、活性領域（１ｂ）の上面（０）からバルク領域（１ａ）に延びる複数のコンタクトトレンチ（５ａ〜５ｆ）を形成し、コンタクトトレンチ（５ａ〜５ｆ）の側壁及び底部に第一の誘電体分離層（８）を形成し、複数のコンタクトトレンチ（５ａ〜５ｆ）に第一の導電性充填材（１０）を形成し、半導体ウェハ（１）に配列され、バルク領域（１ａ）の裏面側（Ｂ）から複数のコンタクトトレンチ（５ａ〜５ｆ）に延び、かつ導電性充填材（１０）を露出するビア（Ｖ）を形成し、ビア（Ｖ）の側壁に第二の誘電体分離層（１５）を形成し、露出した導電性充填材（１０）と接触するビア（Ｖ）内に第二の導電性充填材（２０）を提供する。
【選択図】図１Ｆ

Description

本発明は、ウェハスルーコンタクトを有する半導体構造の製造方法及び対応する半導体構造に関する。

シリコンウェハにおけるスルーコンタクト、即ち、ウェハの裏面側と表面側とを接続するコンタクトは、通常、ウェハ表面上にてアルミニウムパッド中にビアを形成し、次に、ビアを充填するため、金属（Ｃｕ、Ｎｉ、Ｓｎ等）又は金属合金（ＳｎＰｂ、ＳｎＡｇ等）の電解又は無電解析出（電解メッキや無電解メッキ）を行うことによって形成される。これらのビアは、通常、湿式化学的エッチング（ＫＯＨ等）又は乾式化学的エッチングによって形成される。ビアの側面壁は、（例えば酸化物を用いて）充填する前に不動態化され、金属薄膜によって被覆される（スパッタリング、ＭＯＣＶＤ等）。電解又は無電解プロセスは、コンタクトホール内のかなり大きな容積を充填しなければならず、そのため、非常に困難で、かつコストがかかる。従って、ホールの深さは、かなり小さく維持しなければならない（通常は５０μｍ未満）。

一又は複数のビアを形成した後、ウェハの裏側を研磨し、また、充填されたビアをその裏側から露出させる。

この方法の欠点として、表面側のアルミニウムパッドが破壊されるか、或いは改質されることにある。これにより、ＷＬＰプロセス・ウェハレベルパッケージングを複雑にする。複数のスルーシリコン・ビアは、ビアの所望のアスペクト比を得るため、比較的大きな空間条件を有している。この空間は、その配置で維持される必要がある（アルミニウムパッドの下にはどんな構造体も許容されない）。これは、現在の記憶チップ配置の大きな変更である。

裏面側からウェハを薄くした後、次の工程は、非常に薄いウェハ（典型的には、＜５０μｍ厚さ）で行う必要があり、これは、取扱上の問題を引き起こす。それとは別に、キャリアウェハを使用することができる。しかし、キャリアウェハプロセスは複雑であり、連続プロセスを制限してしまう虞がある。

複数のスルーシリコン・ビアの製造は、活性層近傍において行われる。従って、記憶チップ等のチップの機能に影響を及ぼすか、あるいは破損してしまう虞がある。

本発明の目的は、容易に、かつ安全に実現することのできるウェハスルーコンタクトを有する半導体構造の改良された製造方法、及び対応する半導体構造を提供することにある。

本発明によれば、この目的は、請求項１に記載の製造方法、及び請求項７に記載の対応する半導体構造によって達成される。
本発明の一般的な思想は、チップの裏面側へのスルーコンタクトの第１の部分、即ち、活性ウェハ領域の表面からバルクウェハ領域に延びるコンタクトトレンチを形成する公知のトレンチ方法を使用することである。本発明による方法では、通常の１５〜３０μｍのコンタクトトレンチを提供するため、ウェハの表面側についての微細構造化プロセスを使用する。

第二プロセス段階で、例えば、ＫＯＨ湿式エッチングプロセスを使用して、大型ビアを提供することによって、深いトレンチを、ウェハの裏面側から接触させ、その後、大型のビアを充填する。半導体チップ構造が存在せず、シリコン材料のみを合理的方法で除去する場所に配列されたビアを形成する粗構造化技術。

深いコンタクトトレンチの群は、好ましくは、アルミニウムパッドの下に配置される。好ましくは、１つの群の深いトレンチは、少なくとも１つのアルミニウムパッドに接続され、また、アルミニウムパッドの領域の少なくとも一部を覆う。

本発明の大きな利点として、スルーコンタクトが、公知の前工程プロセスを用いて形成できることにある。記憶チップ等の既知のチップのレイアウトと比較してほとんど変化のない場合にのみ必要とされる。ウェハは、前と同じ試験手段に従う。アルミニウムパッドは損傷を受けることなく、改質されることもない。深いトレンチのみが接触するため、スルーコンタクトと活性電子部品との間で、かなり大きな距離が維持される。従って、損傷を受ける可能性が最小限に抑えられる。

ウェハの裏面側からのビアのエッチングは、乾式エッチング、湿式エッチング、レーザー穴加工、又は他の適切な方法を通じて実行される。側壁の不動態化、及びトレンチ導体充填プラグの露出後のビアの充填に、スパッタ処理及びメッキ処理（電解メッキや無電解メッキ）が用いられる。他のプロセス、例えば、ハンダ接着剤を用いた充填も適切である。ビアのアスペクト比（幅／深さ）が十分に大きければ、金属化もまた、裏面側への電気的な接続を得るため、スパッタリング／メッキにより行われる。

従属項には、請求項１及び７の主題の好ましい実施態様がそれぞれ挙げられている。
好ましい実施態様によれば、複数のコンタクトトレンチ内の第一の導体充填材は、それが複数のコンタクトトレンチの全てを短絡させるように上面において接続されている。

別の好ましい実施態様によれば、オンウェハ領域は、オンウェハ領域が複数のコンタクトトレンチ上の第三の誘電体分離層を含む上面に形成されている。そして、一又は複数の導体接触プラグは、それらが複数のコンタクトトレンチ中で充填材と接触するように第三の誘電体分離層に形成されている。

別の好ましい実施態様によれば、活性は、約５〜１０μｍの深さを示し、複数のコンタクトトレンチは、約１５〜３０μｍの深さを示し、ウェハは、約１００〜８００μｍの厚さを示す。

別の好ましい実施態様によれば、複数のコンタクトトレンチの導体充填材の露出が光学的に検出される。
別の好ましい実施態様によれば、複数のコンタクトトレンチの導体充填材の露出が化学的に検出される。

本発明の実施態様は、図示され、以下の説明により詳細に説明される。
図１Ａ〜図１Ｆは、本発明の実施態様として、ウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図を示す。

図中、同じ部材記号は、同じ部分、又は機能的に同じ部分を示す。
図１Ａ中、部材番号１は、シリコン半導体ウェハを示す。シリコン半導体ウェハＡの通常の厚さは、１００〜７６０μｍである。シリコン半導体ウェハ１は、ウェハの裏面側Ｂに嵩高い領域１ａと、記憶セル及び周辺デバイス等の集積回路素子がウェハ表面側０に形成される活性領域１ｂとを備えている。図１Ａの上部には、活性領域１ｂの上面０の一部が図示されている。

図１Ｂに示す次のプロセス段階では、記憶キャパシタ・トレンチ７ａ〜７ｆが活性領域１ｂに形成され、複数のコンタクトトレンチ５ａ〜５ｆがバルク領域１ａに至る活性領域１ｂに形成される。記憶キャパシタ・トレンチ７ａ〜７ｆの通常の深さは、５〜１０μｍであり、コンタクトトレンチ５ａ〜５ｆの通常の深さは、１５〜３０μｍである。これらのトレンチ５ａ〜５ｆ及び７ａ〜７ｆは、それぞれトレンチ５ａ〜５ｆ及び７ａ〜７ｆの配置を明確にするため、周知の異方性トレンチプラズマエッチングプロセスと、対応する硬質マスクとを使用し、２つの連続したプロセスを経て形成される。

図１Ｂの上部には、上面０の一部が図示されており、記憶キャパシタ・トレンチ７ａ−７ｆ及びコンタクトトレンチ５ａ〜５ｆが、それぞれ二次元アレイで配列されている状態を表している。

次に、図１Ｃに示すように、誘電体層８は、トレンチ５ａ〜５ｆ，７ａ〜７ｆと、活性領域の上面０とに形成される。その後、ＴｉＮメッキ（図示せず）が誘電体層８に付与され、最終的には、導電性ポリシリコン層１０が、トレンチ５ａ〜５ｆ，７ａ−７ｆをそれぞれ完全に充填する導電性ポリシリコン層１０の構造体を覆うように析出される。連続プロセス段階において、導電性ポリシリコン層１０は、それをコンタクトトレンチ５ａ〜５ｆの全てに共通して接続する態様で上面０において構造化される。１つの記憶キャパシタ・トレンチが１つの記憶セルに属するため、導電性ポリシリコン層１０は、各記憶キャパシタ・トレンチ７ａ〜７ｆとそれぞれ別個に接触する。

図１Ｄに略図で示される次のプロセス段階において、記憶トレンチキャパシタ７ａ〜７ｆ、選択トランジスタ（図示せず）、及び他の回路素子を備える半導体記憶セルは、オンウェハ領域１ｃの活性領域１ｂの上面０に形成される。コンタクトトレンチ５ａ〜５ｆの上方及び周辺のオンウェハ領域１には、例えば、酸化シリコン層等の分離層Ｉが析出される。また、タングステン接触プラグＫ１、Ｋ２、Ｋ３は、接触プラグＫ１、Ｋ２、Ｋ３をポリシリコン層１０に接触させ、コンタクトトレンチ５ａ〜５ｆのポリシリコン充填材１０を短絡させる分離層Ｉに形成される。

図１Ｅに示す次のプロセス段階において、裏面側のビアＶは、シリコン半導体ウェハ１のバルク領域１ａの裏面側Ｂから提供される。この裏面側のビアは、例えば、ＫＯＨを用いて、湿式エッチングプロセスを通じて形成される。裏面側のビアＶの位置は、通常は、表面側／裏面側の配列方法を通じて調節すべきであり、その精度は、光学システムでは１〜２μｍ、赤外システムでは、３〜５μｍである。裏面側のビアＶをエッチングする場合、コンタクトトレンチ５ｂ〜５ｆは、底部側で開口され、Δｈの深さに対応する部分は、ポリシリコン充填材１０が裏面側Ｂに露出されていることを確認するために取り除かれる。

さらに、図１Ｅに示すように、裏面側のビアＶの幅Ｗが複数のコンタクトトレンチ５ｂ〜５ｆを二次元で覆い、かつコンタクトトレンチが短絡されるように設計されることから、コンタクトトレンチ５ａに関しここで示される僅かな配列誤差は重要ではない。

更に、コンタクトトレンチ５ａ〜５ｆの深さが約５μｍであれば、裏面側のビアＶの深さは重要ではない。実際に、公知の湿式エッチングプロセスでは、約３〜６μｍ／分のエッチング速度について２〜３μｍの精度が許容される。エッチングの停止は、化学的又は光学的に提供される。

図１Ｆに示す最終プロセス段階では、不動態化層１５が、裏面側のビアＶの側壁上に形成される。そして、例えば、タングステン金属充填材等の導電性充填材２０は、導電性充填材２０がコンタクトトレンチ５ｂ〜５ｆの導電性ポリシリコン充填材１０と接触する裏面側のビアＶ内に提供される。

ここで、接触プラグＫ１、Ｋ２、Ｋ３、導電性ポリシリコン充填材１０及び導電性金属充填材２０によって、オンウェハ層１ｃの上面からシリコン半導体ウェハ１のバルク領域１ａの裏面側にまで通じる導電性スルーコンタクト又は相互接続について説明してきた。

図１Ｆに示すように、複数のウェハを互いの頂上で単純に積上げることで、ウェハの相互接続を備えるマルチスタック型パッケージが形成されることを、更に述べるべきである。従って、これらのスタック型ウェハを各別のチップスタックに分割してもよい。

本発明は、特定の実施態様について説明してきたが、これには限定されず、種々の方法で変更してもよい。
特に、半導体記憶回路のためのスルーコンタクトの使用は、単に例示にすぎず、微細電子分野の他の多くの用途が想定される。

更に、オンウェハ層１ｃを省き、活性領域の上面からバルク領域の裏面側に至るスルーコンタクトのみを有してもよい。

本発明の一実施態様に基づくウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図。本発明の一実施態様に基づくウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図。本発明の一実施態様に基づくウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図。本発明の一実施態様に基づくウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図。本発明の一実施態様に基づくウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図。本発明の一実施態様に基づくウェハスルーコンタクトを有する半導体構造の製造方法の製造工程、及び対応する半導体構造の概略図。

Claims

ウェハスルーコンタクトを有する半導体構造の製造方法であって、
バルク領域（１ａ）及び活性領域（１ｂ）を有する半導体ウェハ（１）を提供するステップと、
前記半導体ウェハ（１）に設けられ、前記活性領域（１ｂ）の上面（０）から前記バルク領域に延びる複数のコンタクトトレンチ（５ａ〜５ｆ）を形成するステップと、
前記コンタクトトレンチ（５ａ〜５ｆ）の側壁及び底部に第一の誘電体分離層（８）を形成するステップと、
前記複数のコンタクトトレンチ（５ａ〜５ｆ）に第一の導電性充填材（１０）を提供するステップと、
前記半導体ウェハ（１）に配列され、前記バルク領域（１ａ）の裏面側（Ｂ）から前記複数のコンタクトトレンチ（５ａ〜５ｆ）に延び、かつ前記複数のコンタクトトレンチ（５ａ〜５ｆ）の導電性充填材（１０）を露出するビア（Ｖ）を形成するステップと、
前記ビア（Ｖ）の側壁に第二の誘電体分離層（１５）を提供するステップと、及び
前記複数のコンタクトトレンチ（５ａ〜５ｆ）の露出した導電性充填材（１０）と接触する前記ビア（Ｖ）内に第二の導電性充填材（２０）を提供することにより前記ウェハスルーコンタクトを形成するステップと
を備える方法。
請求項１記載の方法において、
前記複数のコンタクトトレンチ（５ａ〜５ｆ）の第一の導電性充填材（１０）は、それが複数のコンタクトトレンチ（５ａ〜５ｆ）の全てを短絡するように上面（０）において接続されている方法。
請求項２記載の方法において、
オンウェハ領域（１ｃ）は、オンウェハ領域（１ｃ）が複数のコンタクトトレンチ（５ａ〜５ｆ）上に第三の誘電体分離層（Ｉ）を含む上面（０）に形成され、１又は複数の導電性接触プラグ（Ｋ１〜Ｋ３）は、それらが複数のコンタクトトレンチ（５ａ〜５ｆ）内の充填材（１０）と接触するように第三の誘電体分離層（Ｉ）内に形成されている方法。
請求項１〜３のうちいずれか一項に記載の方法において、
前記活性は、約５〜１０μｍの深さを示し、前記複数のコンタクトトレンチ（５ａ〜５ｆ）は、約１５〜３０μｍの深さを示し、上記ウェハは、約１００〜８００μｍの厚さを示す方法。
請求項１〜４のうちいずれか一項に記載の方法において、
前記複数のコンタクトトレンチ（５ａ〜５ｆ）の前記充填材（１０）の露出は光学的に検出される方法。
請求項１〜５のうちいずれか一項に記載の方法において、
上記複数のコンタクトトレンチ（５ａ〜５ｆ）の前記充填材（１０）の露出は化学的に検出される方法。
ウェハスルーコンタクトを有する半導体構造であって、
バルク領域（１ａ）及び活性領域（１ｂ）を有する半導体ウェハ（１）と、
前記半導体ウェハ（１）に設けられ、前記活性領域（１ｂ）の上面（０）から前記バルク領域（１ａ）に延びる複数のコンタクトトレンチ（５ａ〜５ｆ）、
前記コンタクトトレンチ（５ａ〜５ｆ）の側壁及び底部に設けられた第一の誘電体分離層（８）と、
前記複数のコンタクトトレンチ（５ａ−５ｆ）に設けられた第一の導電性充填材（１０）と、
前記半導体ウェハ（１）に配列され、前記バルク領域（１ａ）の裏面側（Ｂ）から前記複数のコンタクトトレンチ（５ａ〜５ｆ）に延び、かつ前記複数のコンタクトトレンチ（５ａ〜５ｆ）の導電性充填材（１０）を露出するビア（Ｖ）と、
前記ビア（Ｖ）の側壁に設けられた第二の誘電体分離層（１５）と、
前記複数のコンタクトトレンチ（５ａ〜５ｆ）の露出した導電性充填材（１０）と接触することにより前記ウェハスルーコンタクトを形成する前記ビア（Ｖ）内の第二の導電性充填材（２０）と
を備える半導体構造。
請求項７記載の構造において、
前記複数のコンタクトトレンチ（５ａ〜５ｆ）の第一の導電性充填材（１０）は、それが前記複数のコンタクトトレンチ（５ａ〜５ｆ）の全てを短絡させるように上面（０）において接続されている構造。
請求項８記載の構造において、
オンウェハ領域（１ｃ）は、オンウェハ領域（１ｃ）が複数のコンタクトトレンチ（５ａ〜５ｆ）上に第三の誘電体分離層（Ｉ）を含む上面（０）上に形成され、一又は複数の導電性接触プラグ（Ｋ１〜Ｋ３）は、それらが前記複数のコンタクトトレンチ（５ａ〜５ｆ）の前記充填材（１０）を接触させるように前記第三の誘電体分離層（Ｉ）に形成されている構造。
請求項７〜９のいずれか一項に記載の構造において、
活性は、約５〜１０μｍの深さを示し、前記複数のコンタクトトレンチ（５ａ〜５ｆ）は、約１５〜３０μｍの深さを示し、前記ウェハは、約１００〜８００μｍの厚さを示す構造。