CN108470722B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供器件晶圆，器件晶圆的正面或背面通过芯片连接层粘贴有待集成芯片；刻蚀器件晶圆背向待集成芯片一侧的表面，在器件晶圆内形成露出芯片连接层的顶部开口；在顶部开口侧壁上形成补偿层；以补偿层为掩膜刻蚀顶部开口露出的芯片连接层，在芯片连接层内形成露出待集成芯片且与顶部开口相贯通的底部开口；去除补偿层。本发明通过补偿层占据顶部开口的一部分空间，以补偿层为掩膜刻蚀顶部开口露出的芯片连接层时，由于补偿层提供了刻蚀余量，底部开口可以小于或等于顶部开口的尺寸，因此导电层较容易填充至顶部开口和底部开口中，从而改善导电层对半导体器件之间的电性连接性能，进而优化半导体器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
系统封装可以将多个不同功能的有源元件、无源元件、微机电系统(MEMS)、光学元件等其他元件组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质IC集成，是目前普遍使用的封装方式。相比于系统级芯片(System on Chip，SoC)，系统封装的集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
但是，现有技术晶圆级系统封装容易导致半导体器件的性能下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供器件晶圆，所述器件晶圆的正面或背面通过芯片连接层粘贴有待集成芯片；刻蚀所述器件晶圆背向所述待集成芯片一侧的表面，在所述器件晶圆内形成露出所述芯片连接层的顶部开口；在所述顶部开口的侧壁上形成补偿层；以所述补偿层为掩膜，刻蚀所述顶部开口露出的所述芯片连接层，在所述芯片连接层内形成露出所述待集成芯片且与所述顶部开口相贯通的底部开口；形成所述底部开口后，去除所述补偿层。
可选的，所述补偿层的材料为有机物，在所述顶部开口的侧壁上形成补偿层的步骤包括：形成填充满所述顶部开口的补偿材料层，所述补偿材料层还覆盖所述器件晶圆顶部；对所述补偿材料层进行曝光显影工艺，形成覆盖所述顶部开口侧壁的补偿层。
可选的，去除所述补偿层的工艺包括灰化和湿法刻蚀工艺中的一种或两种。
可选的，所述补偿层的材料为无机物，在所述顶部开口的侧壁上形成补偿层的步骤包括：形成保形覆盖所述顶部开口的侧壁和底部的补偿膜，所述补偿膜还覆盖所述器件晶圆顶部；采用无掩膜刻蚀工艺，刻蚀去除所述器件晶圆顶部和所述顶部开口底部的补偿膜，保留所述顶部开口侧壁上的补偿膜作为补偿层。
可选的，去除所述补偿层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种。
可选的，所述芯片连接层为粘片膜和干膜中的一种或两种。
可选的，所述芯片连接层的厚度为10微米至30微米。
可选的，所述补偿层的厚度与所述芯片连接层的厚度的比值为1：8至1：15。
可选的，所述补偿层的材料为光刻胶、聚酰亚胺、聚苯并恶唑或苯并环丁烯。
可选的，所述补偿层的材料为氮化硅、氧化硅、氮氧化硅、无定形碳、碳化硅、碳氧化硅、碳氮氧化硅或硅。
可选的，去除所述补偿层的步骤中，对所述补偿层的去除速率大于对所述器件晶圆的去除速率。
可选的，刻蚀所述器件晶圆的工艺为干法刻蚀工艺，刻蚀所述芯片连接层的工艺为干法刻蚀工艺。
可选的，去除所述补偿层后，还包括：在所述顶部开口和底部开口内形成导电层。
相应的，本发明还提供一种半导体结构，包括：待集成芯片；固定于所述待集成芯片上的芯片连接层上，所述芯片连接层内形成有露出所述待集成芯片的底部开口；器件晶圆，所述器件晶圆的正面或背面固定于所述芯片连接层上，所述器件晶圆内形成有与所述底部开口相贯通的顶部开口；补偿层，位于所述顶部开口的侧壁上。
可选的，所述芯片连接层为粘片膜和干膜中的一种或两种。
可选的，所述芯片连接层的厚度为10微米至30微米。
可选的，所述补偿层的厚度与所述芯片连接层的厚度的比值为1：8至1：15。
可选的，所述补偿层的材料为光刻胶、聚酰亚胺、聚苯并恶唑、苯并环丁烯、氮化硅、氧化硅、氮氧化硅、无定形碳、碳化硅、碳氧化硅、碳氮氧化硅或硅。
相应的，本发明还提供一种半导体结构，包括：待集成芯片；固定于所述待集成芯片上的芯片连接层，所述芯片连接层内形成有露出所述待集成芯片的底部开口；器件晶圆，所述器件晶圆的正面或背面固定于所述芯片连接层上，所述器件晶圆内形成有与所述底部开口相贯通的顶部开口，所述顶部开口的开口尺寸大于或等于所述底部开口的开口尺寸。
可选的，所述芯片连接层为粘片膜和干膜中的一种或两种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在器件晶圆内形成露出芯片连接层的顶部开口后，在所述顶部开口的侧壁上形成补偿层，通过所述补偿层占据所述顶部开口的一部分空间，以所述补偿层为掩膜刻蚀所述顶部开口露出的所述芯片连接层时，即使所述芯片连接层的刻蚀速率较大，由于所述补偿层提供了刻蚀余量，所述底部开口可以小于或等于所述顶部开口的尺寸；相应的，后续在所述顶部开口和底部开口内形成导电层时，由于所述顶部开口尺寸大于或等于所述底部开口尺寸，所述导电层比较容易填充至所述顶部开口和底部开口中，从而改善所述导电层对半导体器件之间的电性连接性能，进而优化封装后半导体器件的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤对应的结构示意图；
图4至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图10至图14是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图15是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，晶圆级系统封装容易导致半导体器件的性能下降。现结合一种半导体结构的形成方法分析半导体器件的性能下降的原因。
图1至图3是一种半导体结构的形成方法各步骤对应的结构示意图。
参考图1，提供器件晶圆(CMOS Wafer)30，所述器件晶圆30的正面31通过芯片连接层20粘贴有待集成芯片(Die)10。
本实施例中，所述形成方法用于实现晶圆级系统封装，所述器件晶圆30的正面31与多个待集成芯片10通过所述芯片连接层20相粘贴。其中，所述器件晶圆30的正面31指的是所述器件晶圆30中形成有器件结构(图未示)的一面，与所述正面31相对的一面为所述器件晶圆30的背面32。
需要说明的是，为了便于图示，图1仅示意出一个待集成芯片10。
结合参考图1和图2，在所述器件晶圆30的背面32上形成光刻胶层40，所述光刻胶层40内具有露出所述器件晶圆30的图形开口45(如图1所示)；沿所述图形开口45刻蚀所述器件晶圆30，在所述器件晶圆30内形成露出所述芯片连接层20的顶部开口35(如图2所示)。
本实施例中，所述图形开口45的延伸方向为第一方向，垂直于所述第一方向和所述待集成芯片10表面法线方向的为第二方向(如图1中AA1方向所示)。
参考图3，以所述光刻胶层40为掩膜，沿所述顶部开口35刻蚀所述芯片连接层20，在所述芯片连接层20内形成露出所述待集成芯片10的底部开口25。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺，目前通常使用粘片膜(Die Attach Film，DAF)作为所述芯片连接层20，以实现所述器件晶圆30和所述待集成芯片10之间的物理连接，并通过硅通孔(Through-Silicon Via，TSV)刻蚀和电镀技术实现半导体器件之间的电性连接。为了实现半导体器件之间的电性连接，在所述硅通孔刻蚀工艺过程中，必须刻蚀穿由无机器件晶圆30和有机芯片连接层20构成的复合层，且刻蚀形成所述顶部开口35后，所述底部开口25的开口尺寸L2(如图3所示)和形貌主要根据所述顶部开口35的形貌和刻蚀制程而定。
硅通孔刻蚀所采用的刻蚀工艺通常为反应离子干法刻蚀(Reactive IonEtching)工艺，在干法刻蚀过程中会生成不和刻蚀气体反应的聚合物(Polymer)副产物，所述副产物容易附着于开口侧壁以阻止横向刻蚀(即沿所述第二方向的刻蚀)，但是由于所述芯片连接层20为有机材料，刻蚀工艺所采用的刻蚀气体主要为O2，且刻蚀过程中所生成的副产物大部分为气体，因此在刻蚀所述芯片连接层20的过程中，所述底部开口25的侧壁难以得到保护，横向刻蚀相应较为严重；所以，形成所述底部开口25后，所述底部开口25容易出现开口尺寸L2变大的问题，即所述顶部开口35的开口尺寸L1(如图3所示)小于所述底部开口25的开口尺寸L2。其中，所述顶部开口35的开口尺寸L1指的是所述顶部开口35沿所述第二方向的尺寸，所述底部开口25的开口尺寸L2指的是所述底部开口25沿所述第二方向的尺寸。
为了实现半导体器件之间的电性连接，后续还需通过电镀技术在所述顶部开口35和底部开口25内形成导电层，由于所述顶部开口35的开口尺寸L1小于所述底部开口25的开口尺寸L2，因此在靠近所述底部开口25侧壁的位置处，所述器件晶圆30和所述待集成芯片10之间容易形成缝隙(如图3中虚线圈所示)，相应的，所述导电层难以较好地填充于所述缝隙中，甚至所述缝隙中无法形成所述导电层，从而对半导体器件之间的电性连接产生不良影响，进而导致半导体器件的性能下降。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供器件晶圆，所述器件晶圆的正面或背面通过芯片连接层粘贴有待集成芯片；刻蚀所述器件晶圆背向所述待集成芯片一侧的表面，在所述器件晶圆内形成露出所述芯片连接层的顶部开口；在所述顶部开口的侧壁上形成补偿层；以所述补偿层为掩膜，刻蚀所述顶部开口露出的所述芯片连接层，在所述芯片连接层内形成露出所述待集成芯片且与所述顶部开口相贯通的底部开口；形成所述底部开口后，去除所述补偿层。
本发明通过所述补偿层占据所述顶部开口的一部分空间，以所述补偿层为掩膜刻蚀所述顶部开口露出的所述芯片连接层时，即使所述芯片连接层的刻蚀速率较大，由于所述补偿层提供了刻蚀余量，所述底部开口可以小于或等于所述顶部开口的尺寸；相应的，后续在所述顶部开口和底部开口内形成导电层时，由于所述顶部开口尺寸大于或等于所述底部开口尺寸，所述导电层比较容易填充至所述顶部开口和底部开口中，从而改善所述导电层对半导体器件之间的电性连接性能，进而优化封装后半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图4，提供器件晶圆300，所述器件晶圆300的第一正面310或第一背面320通过芯片连接层200粘贴有待集成芯片100。
所述器件晶圆300为完成器件制作的晶圆，所述器件晶圆300可以采用集成电路制作技术所制成，所述器件晶圆300可以包括形成于第一半导体衬底上的N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件中的一种或两种，还可以包括介质层和金属互连结构等结构。
相应的，所述器件晶圆300的材料为无机材料。
本实施例中，所述器件晶圆300具有第一正面310以及与所述第一正面310相对的第一背面320。其中，所述第一正面310指的是所述器件晶圆300中形成有器件(图未示)的一面，所述第一背面320指的是远离所述器件一侧的第一半导体衬底的底部表面。
本实施例中，所述器件晶圆300的第一正面310通过所述芯片连接层200与所述待集成芯片100相粘贴。在其它实施例中，也可以为所述器件晶圆的第一背面通过所述芯片连接层与所述待集成芯片相粘贴。
本实施例中，根据实际工艺需求，所述器件晶圆300的厚度T1为10微米至100微米。
本实施例中，所述形成方法用于实现晶圆级系统封装，因此所述待集成芯片100的数量为多个，所述多个待集成芯片100通过对不同功能的多个晶圆进行切割所获得；所述待集成芯片100可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述待集成芯片100可以为存储芯片、通讯芯片、处理器或逻辑芯片。在其他实施例中，所述待集成芯片还可以是其他功能芯片，所述多个待集成芯片的功能还可以相同。
通过将所述多个待集成芯片100集成于所述器件晶圆300中，并在所述器件晶圆300上完成封装集成制程，从而能够大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
需要说明的是，为了便于图示，图4仅示意出一个待集成芯片100。
本实施例中，所述待集成芯片100具有第二正面110以及与所述第二正面110相对的第二背面120，所述待集成芯片100的第二正面110朝向所述器件晶圆300的第一正面310，当后续形成贯穿所述器件晶圆300且与所述待集成芯片100电连接的导电层时，有利于减小所述导电层的厚度，且有利于降低形成所述导电层的工艺难度，降低工艺成本。
所述待集成芯片100可以采用集成电路制作技术所制成，通常包括形成于第二半导体衬底上的NMOS器件和PMOS器件中的一种或两种，还可以包括介质层和金属互连结构等结构。其中，所述第二正面110指的是所述待集成芯片100中形成有器件(图未示)的一面，所述第二背面120指的是远离所述器件一侧的第二半导体衬底的底部表面。
在晶圆级系统封装工艺中，所述芯片连接层200用于实现所述待集成芯片100和器件晶圆300之间的物理连接。相应的，所述芯片连接层200的材料为有机材料。
本实施例中，所述芯片连接层200为粘片膜(Die Attach Film，DAF)。在其他实施例中，所述芯片连接层还可以为干膜(Dry Film)，或者由粘片膜和干膜构成叠层结构。
其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜内形成图形。
需要说明的是，所述芯片连接层200的厚度T2不宜过小，也不宜过大。如果所述芯片连接层200的厚度T2过小，则容易导致所述芯片连接层200不足以实现所述器件晶圆300与所述待集成芯片100的物理结合；如果所述芯片连接层200的厚度T2过大，相应会增加后续刻蚀所述芯片连接层200的工艺难度，且还会造成工艺成本和时间的浪费。为此，本实施例中，根据实际工艺需求，所述芯片连接层200的厚度T2为10微米至30微米。
结合参考图4至图6，刻蚀所述器件晶圆300背向所述待集成芯片100一侧的表面，在所述器件晶圆300内形成露出所述芯片连接层200的顶部开口350(如图5所示)。
在晶圆级系统封装工艺中，采用所述芯片连接层200实现所述待集成芯片100和所述器件晶圆300之间的物理连接，并通过硅通孔刻蚀和电镀技术实现半导体器件之间的电性连接。相应的，为了实现半导体器件之间的电性连接，在后续的硅通孔刻蚀工艺过程中，必须刻蚀穿由无机器件晶圆300和有机芯片连接层200构成的复合层。
因此，通过刻蚀所述器件晶圆300以形成所述顶部开口350，从而为后续刻蚀所述芯片连接层200提供工艺基础。
具体地，形成所述顶部开口350的步骤包括：在所述器件晶圆300上形成光刻胶层400(如图4所示)，所述光刻胶层400内具有露出所述器件晶圆300的第一图形开口450(如图4所示)；沿所述第一图形开口450刻蚀所述器件晶圆300，在所述器件晶圆300内形成露出所述芯片连接层200的顶部开口350；形成所述顶部开口350后，去除所述光刻胶层400。
本实施例中，为了提高所述顶部开口350的形貌质量，刻蚀所述器件晶圆300的工艺为干法刻蚀工艺。具体地，所述干法刻蚀工艺为反应离子干法刻蚀工艺，所述反应离子干法刻蚀工艺的刻蚀气体包括CF4、CF3和Ar。
本实施例中，所述顶部开口350的延伸方向为第一方向，垂直于所述第一方向和所述待集成芯片100表面法线方向的为第二方向(如图5中BB1方向所示)。
具体地，形成所述顶部开口350，所述顶部开口350沿所述第二方向具有第一尺寸L3(如图6所示)，且所述第一尺寸L3根据所述图形开口450的形貌和刻蚀制程而定。
参考图7，在所述顶部开口350的侧壁上形成补偿层420。
后续步骤还包括刻蚀所述顶部开口350露出的所述芯片连接层200，在所述芯片连接层200内形成底部开口，通过所述补偿层420占据所述顶部开口350的一部分空间，后续以所述补偿层420为掩膜刻蚀所述顶部开口350露出的所述芯片连接层200时，即使所述芯片连接层200的刻蚀速率较大，由于所述补偿层420提供了刻蚀余量，所述底部开口可以小于或等于所述顶部开口350的尺寸，或者，即使在所述底部开口大于所述顶部开口350的尺寸的情况下，也可以有效减小所述顶部开口350和底部开口之间的尺寸差值；相应的，后续在所述顶部开口350和底部开口内形成导电层时，由于所述顶部开口350尺寸大于或等于所述底部开口尺寸，所述导电层比较容易填充至所述顶部开口350和底部开口中，从而改善所述导电层对半导体器件之间的电性连接性能，进而优化封装后半导体器件的性能。
所述补偿层420的材料可以为有机物或无机物，且后续刻蚀所述芯片连接层200时，对所述芯片连接层200的刻蚀速率大于对所述补偿层420的刻蚀速率，也就是说，所述补偿层420与所述芯片连接层200之间具有较高的刻蚀选择比，从而使所述补偿层420能够起到刻蚀掩膜的作用。
需要说明的是，后续形成所述底部开口后还需去除所述补偿层420，为了减小去除所述补偿层420的工艺对所述器件晶圆300的损耗，后续去除所述补偿层420的步骤中，对所述补偿层420的去除速率大于对所述器件晶圆300的去除速率，且为了降低工艺难度，选取工艺常用且工艺集成度较高的材料作为所述补偿层420的材料。
本实施例中，所述补偿层420的材料为有机物。具体地，所述补偿层420的材料为光刻胶。在其他实施例中，所述补偿层的材料还可以为聚酰亚胺(Polyimide)、聚苯并恶唑(PBO)或苯并环丁烯(BCB)。
具体地，在所述顶部开口350的侧壁上形成补偿层420的步骤包括：形成填充满所述顶部开口350的补偿材料层，所述补偿材料层还覆盖所述器件晶圆300顶部；对所述补偿材料层进行曝光显影工艺，形成覆盖所述顶部开口350侧壁的补偿层420。
通过曝光显影的方式以形成所述补偿层420，可以避免额外刻蚀工艺的采用，从而简化了形成所述补偿层420的工艺步骤，有利于降低工艺成本、提高制造效率，而且还能有效避免对所述器件晶圆300、芯片连接层200和待集成芯片100造成等离子体损伤。
需要说明的是，为了降低曝光显影工艺的难度，对所述补偿材料层进行曝光显影工艺后，所形成补偿层420还覆盖所述器件晶圆300顶部，从而降低对尺寸精度的控制难度。在其他实施例中，还可以为：在所述曝光显影工艺后，仅保留所述顶部开口侧壁的补偿材料层作为所述补偿层。
还需要说明的是，所述补偿层420的厚度T3不宜过小，也不宜过大。如果所述补偿层420的厚度T3过小，则容易导致调节所述底部开口的开口尺寸的效果不明显，所述底部开口仍旧容易出现开口尺寸过大的问题；如果所述补偿层420的厚度T3过大，反而会浪费工艺资源和时间，且增加后续去除所述补偿层420的工艺难度，此外还容易引起所述底部开口的开口尺寸过小的问题，不利于后续导电层在所述底部开口中的填充。其中，所述补偿层420的厚度T3指的是：位于所述顶部开口350侧壁的补偿层420沿所述第二方向(如图5中BB1方向所示)的尺寸。
其中，所述补偿层420的厚度T3根据所述芯片连接层200的厚度T2(如图4所示)而定，所述芯片连接层200的厚度T2越大，刻蚀所述芯片连接层200所需的工艺时间则越长，横向刻蚀相应越严重；相应的，为了调节所述底部开口的开口尺寸，所述补偿层420的厚度T3也越大。
为此，本实施例中，为了有效避免出现所述底部开口的开口尺寸过大的问题，所述补偿层420的厚度T3与所述芯片连接层200的厚度T2的比值为1：8至1：15。其中，根据所述芯片连接层200的实际厚度T2以及实际工艺需求，可合理调整所述补偿层420的厚度T3。
参考图8，以所述补偿层420为掩膜，刻蚀所述顶部开口350露出的所述芯片连接层200，在所述芯片连接层200内形成露出所述待集成芯片100且与所述顶部开口350相贯通的底部开口250。
通过形成所述底部开口250，且使所述顶部开口350与所述底部开口250相贯通，从而为实现晶圆级系统封装中的电性连接提供工艺基础。
本实施例中，为了提高所述底部开口250的形貌质量，刻蚀所述芯片连接层200的工艺为干法刻蚀工艺。具体地，所述干法刻蚀工艺为反应离子干法刻蚀工艺。
本实施例中，所述芯片连接层200的材料为粘片膜材料，相应的，所述干法刻蚀工艺的参数包括：刻蚀气体包括O2。
本实施例中，形成所述底部开口250后，所述底部开口250沿所述第二方向(如图5中BB1方向所示)具有第二尺寸L4，且所述第二尺寸L4根据位于所述顶部开口350侧壁的补偿层420的形貌和刻蚀制程而定。
需要说明的是，在干法刻蚀过程中会生成不和刻蚀气体反应的聚合物副产物，所述副产物容易附着于开口侧壁以阻止横向刻蚀(即沿所述第二方向的刻蚀)，但是由于刻蚀所述芯片连接层200所采用的刻蚀气体主要为O2，且干法刻蚀过程中所生成的副产物大部分为气体，因此在刻蚀所述芯片连接层200的过程中，所述底部开口250的侧壁难以得到保护，横向刻蚀相应较为严重。
但是，由于在刻蚀所述芯片连接层200时，以所述补偿层420作为刻蚀掩膜，所述补偿层420的厚度T3(如图7所示)适于弥补由横向刻蚀引起的第二尺寸L4变化量。因此，通过所述补偿层420，能够调节所述第二尺寸L4，避免出现所述第一尺寸L3(如图6所示)小于所述第二尺寸L4的问题，或者，即使在所述第一尺寸L3小于所述第二尺寸L4的情况下，也能够减小所述顶部开口350和底部开口250之间的开口尺寸差值。
本实施例中，通过合理设定所述补偿层420的厚度T3，在形成所述底部开口250后，所述第二尺寸L4和所述第一尺寸L3相等，即所述底部开口250侧壁和所述顶部开口350侧壁齐平。在其他实施例中，所述第二尺寸还可以小于所述第一尺寸。
参考图9，形成所述底部开口250后，去除所述补偿层420(如图8所示)。
通过去除所述补偿层420，从而为后续制程的进行提供工艺基础。
本实施例中，所述补偿层420的材料为光刻胶层，相应的，采用湿法去胶或灰化工艺的一种或两种工艺去除所述补偿层420。
需要说明的是，为了实现晶圆级系统封装中的电性连接，去除所述补偿层420后，所述形成方法还包括：在所述顶部开口350和底部开口250内形成导电层。
通过所述导电层，以实现所述器件晶圆300和待集成芯片100之间、以及所述器件晶圆300和待集成芯片100与其他电路之间的电性连接。
本实施例中，采用电镀工艺在所述顶部开口350和底部开口250内形成导电层，所述导电层的材料为铜。在其他实施例中，所述导电层的材料还可以为铝或钨等半导体工艺常用金属材料。
在所述补偿层420(如图8所示)的作用下，能有效改善在靠近所述底部开口250侧壁的位置处，所述器件晶圆300和所述待集成芯片100之间形成缝隙的问题，因此所述导电层在所述底部开口250中的填充效果和质量较好，从而有利于改善所述导电层的电性连接性能，进而优化封装后半导体器件的性能。
图10至图14是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，本实施例不再赘述。本实施例与前述实施例的不同之处在于：所述补偿层820(如图12所示)的材料为无机物。
相应的，结合参考图10至图12，在所述顶部开口750(如图10所示)的侧壁上形成补偿层820(如图12所示)的步骤包括：在所述器件晶圆700内形成露出所述芯片连接层600的顶部开口750后，形成保形覆盖所述顶部开口750侧壁和底部的补偿膜810(如图11所示)，所述补偿膜810还覆盖所述器件晶圆700顶部；采用无掩膜刻蚀工艺，刻蚀去除所述器件晶圆700顶部和所述顶部开口750底部的补偿膜，保留所述顶部开口750侧壁上的补偿膜作为补偿层820。
所述补偿膜810用于为后续在所述顶部开口750侧壁上形成所述补偿层820提供工艺基础。
需要说明的是，后续还需去除所述补偿层820，为了减小或避免去除所述补偿层820的工艺对所述器件晶圆700造成的损耗，后续去除所述补偿层820的步骤中，对所述补偿层820的去除速率大于对所述器件晶圆700的去除速率，即所述补偿层820和所述器件晶圆700具有较高的刻蚀选择比，且为了降低工艺难度，选取工艺常用且工艺集成度较高的材料作为所述补偿层820的材料。
本实施例中，所述补偿膜810的材料为氮化硅，即所述补偿层820的材料为氮化硅。在其他实施例中，所述补偿膜还可以为氧化硅、氮氧化硅、无定形碳、碳化硅、碳氧化硅、碳氮氧化硅或硅等无机材料。
本实施例中，所述补偿膜810的厚度与所述芯片连接层600的厚度T5(如图11所示)的比值为1：8至1：15，也就是说，所述补偿层820的厚度T4(如图12所示)与所述芯片连接层600的厚度T5的比值为1：8至1：15。其中，所述补偿层820的厚度指的是：位于所述顶部开口750侧壁的补偿层820沿所述第二方向(如图5中BB1方向所示)的尺寸。
本实施例中，所述无掩膜刻蚀工艺为干法刻蚀工艺，从而能够在露出所述芯片连接层600的情况下，仅保留所述顶部开口750侧壁上的补偿膜810，相应能够降低后续去除所述补偿层820的工艺难度。
对所述补偿层820的描述、以及形成所述补偿层820之前的步骤的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图13，以所述补偿层820为掩膜，刻蚀所述顶部开口750露出的所述芯片连接层600，在所述芯片连接层600内形成露出所述待集成芯片500且与所述顶部开口750相贯通的底部开口650。
本实施例中，为了提高所述底部开口650的形貌质量，刻蚀所述芯片连接层600的工艺为干法刻蚀工艺。具体地，所述干法刻蚀工艺为反应离子干法刻蚀工艺。
本实施例中，所述顶部开口750沿所述第二方向具有第一尺寸L6，所述底部开口650沿所述第二方向具有第二尺寸L7，通过合理设定所述补偿层820的厚度T4(如图12所示)，在形成所述底部开口650后，所述第二尺寸L7小于所述第一尺寸L6。在其他实施例中，所述第二尺寸还可以和所述第一尺寸相等，即所述底部开口侧壁和所述顶部开口侧壁齐平。
对形成所述底部开口650的步骤的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图14，形成所述底部开口650后，去除所述补偿层820(如图13所示)。
本实施例中，为了防止所述待集成芯片500受到等离子体损伤，采用湿法刻蚀工艺去除所述补偿层820。具体地，所述补偿层820的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。在其他实施例中，去除所述补偿层的工艺还可以为干法刻蚀工艺，或者为干法刻蚀和湿法刻蚀相结合的工艺。
需要说明的是，为了实现晶圆级系统封装中的电性连接，去除所述补偿层820后，所述形成方法还包括：在所述顶部开口750和底部开口650内形成导电层，以实现所述器件晶圆700和待集成芯片500之间、以及所述器件晶圆700和待集成芯片500与其他电路之间的电性连接。
对所述导电层的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
在所述补偿层820(如图13所示)的作用下，所述第二尺寸L7(如图13所示)小于所述第一尺寸L6(如图13所示)，相应避免了在靠近所述底部开口650侧壁的位置处，所述器件晶圆700和所述待集成芯片500之间形成缝隙的问题，因此所述导电层在所述底部开口650中的填充效果和质量较好，从而有利于改善所述导电层的电性连接性能，进而在晶圆级系统封装工艺中，优化封装后半导体器件的性能。
相应的，本发明还提供一种半导体结构。
继续参考图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：待集成芯片100；固定于所述待集成芯片100上的芯片连接层200，所述芯片连接层200内形成有露出所述待集成芯片100的底部开口250；器件晶圆300，所述器件晶圆300的第一正面310(如图4所示)或第一背面320(如图4所示)固定于所述芯片连接层200上，所述器件晶圆300内形成有与所述底部开口250相贯通的顶部开口350；补偿层420，位于所述顶部开口350的侧壁上。
所述器件晶圆300为完成器件制作的晶圆，所述器件晶圆300可以采用集成电路制作技术所制成，所述器件晶圆300可以包括形成于第一半导体衬底上的NMOS器件和PMOS器件中的一种或两种，还可以包括介质层和金属互连结构等结构。相应的，所述器件晶圆300的材料为无机材料。
本实施例中，所述器件晶圆300具有第一正面310以及与所述第一正面310相对的第一背面320。其中，所述第一正面310指的是所述器件晶圆300中形成有器件(图未示)的一面，所述第一背面320指的是远离所述器件一侧的第一半导体衬底的底部表面。
对所述器件晶圆300的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例中，所述器件晶圆300的第一正面310固定于所述芯片连接层200上。在其它实施例中，也可以为所述器件晶圆的第一背面固定于所述芯片连接层上。
本实施例中，所述半导体结构用于实现晶圆级系统封装，因此所述待集成芯片100的数量为多个，所述多个待集成芯片100通过对不同功能的多个晶圆进行切割所获得；所述集成芯片100可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述待集成芯片100可以为存储芯片、通讯芯片、处理器或逻辑芯片。在其他实施例中，所述待集成芯片还可以是其他功能芯片，所述多个待集成芯片的功能还可以相同。
通过将所述集成芯片100集成于所述器件晶圆300中，并在所述器件晶圆300上完成封装集成制程，从而能够大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
需要说明的是，为了便于图示，图4仅示意出一个待集成芯片100。
本实施例中，所述待集成芯片100具有第二正面110(如图4所示)以及与所述第二正面110相对的第二背面120(如图4所示)，所述待集成芯片100的第二正面110朝向所述器件晶圆300的第一正面310，当形成贯穿所述器件晶圆300且与所述待集成芯片100电连接的导电层时，有利于减小所述导电层的厚度，且有利于降低形成所述导电层的工艺难度，降低工艺成本。
所述待集成芯片100可以采用集成电路制作技术所制成，通常包括形成于第二半导体衬底上的NMOS器件和PMOS器件中的一种或两种，还可以包括介质层和金属互连结构等结构。其中，所述第二正面110指的是所述待集成芯片100中形成有器件(图未示)的一面，所述第二背面120指的是远离所述器件一侧的第二半导体衬底的底部表面。
对所述待集成芯片100的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
所述芯片连接层200用于实现所述待集成芯片100和器件晶圆300之间的物理连接。相应的，所述芯片连接层200的材料为有机材料。
本实施例中，所述芯片连接层200为粘片膜。在其他实施例中，所述芯片连接层还可以为干膜，或者由粘片膜和干膜构成叠层结构。
其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜内形成图形。
需要说明的是，所述芯片连接层200的厚度T2(如图4所示)不宜过小，也不宜过大。如果所述芯片连接层200的厚度T2过小，则容易导致所述芯片连接层200不足以实现所述器件晶圆300与所述待集成芯片100的物理结合；如果所述芯片连接层200的厚度T2过大，则相应会增加刻蚀所述芯片连接层200的工艺难度，且还会造成工艺成本和时间的浪费。为此，本实施例中，根据实际工艺需求，所述芯片连接层200的厚度T2为10微米至30微米。
相贯通的所述顶部开口350和底部开口250用于容纳导电层，从而实现所述器件晶圆300和待集成芯片100之间、以及所述器件晶圆300和待集成芯片100与其他电路之间的电性连接。
本实施例中，所述顶部开口350和底部开口250的延伸方向相同，所述顶部开口350和底部开口250的延伸方向为第一方向，垂直于所述第一方向和所述待集成芯片100表面法线方向的为第二方向(如图5中BB1方向所示)。
需要说明的是，所述顶部开口350沿所述第二方向具有第一尺寸L3(如图6所示)，所述底部开口250沿所述第二方向具有第二尺寸L4，且在半导体制造工艺中，通常为先刻蚀所述器件晶圆300，以形成所述顶部开口350，再刻蚀所述顶部开口350露出的所述芯片连接层200，以形成所述底部开口250。
本实施例中，为了提高所述底部开口250和顶部开口350的形貌质量，刻蚀所述器件晶圆300和芯片连接层200的工艺均为干法刻蚀工艺。具体地，所述干法刻蚀工艺为反应离子干法刻蚀工艺。
其中，在干法刻蚀过程中会生成不和刻蚀气体反应的聚合物副产物，所述副产物容易附着于开口侧壁以阻止横向刻蚀(即沿所述第二方向的刻蚀)，但是由于所述芯片连接层200的材料为有机物，刻蚀所述芯片连接层200所采用的刻蚀气体主要为O2，且干法刻蚀过程中所生成的副产物大部分为气体，因此在刻蚀所述芯片连接层200的过程中，所述底部开口250的侧壁难以得到保护，横向刻蚀相应较为严重。
但是，由于所述顶部开口350侧壁上形成有所述补偿层420，所述补偿层420占据所述顶部开口350的一部分空间，所述补偿层420作为刻蚀所述芯片连接层200时的刻蚀掩膜，即使所述芯片连接层200的刻蚀速率较大，由于所述补偿层420提供了刻蚀余量，所述第二尺寸L4可以小于或等于所述第一尺寸L3，或者，即使在所述第二尺寸L4大于所述第一尺寸L3的情况下，也可以有效减小所述顶部开口350和底部开口250之间的尺寸差值；相应的，当在所述顶部开口350和底部开口250内形成导电层时，由于所述第一尺寸L3尺寸大于或等于所述第二尺寸L4，所述导电层比较容易填充至所述顶部开口350和底部开口250中，从而改善所述导电层对半导体器件之间的电性连接性能，进而优化封装后半导体器件的性能。
所述补偿层420的材料可以为有机物或无机物，且所述补偿层420与所述芯片连接层200之间具有较高的刻蚀选择比，从而使所述补偿层420能够起到刻蚀掩膜的作用。
需要说明的是，为了减小去除所述补偿层420的工艺对所述器件晶圆300的损耗，在去除所述补偿层420的工艺过程中，对所述补偿层420的去除速率大于对所述器件晶圆300的去除速率，且为了降低工艺难度，选取工艺常用且工艺集成度较高的材料作为所述补偿层420的材料。
本实施例中，所述补偿层420的材料为有机物。具体地，所述补偿层420的材料为光刻胶。在其他实施例中，所述补偿层的材料还可以为聚酰亚胺、聚苯并恶唑或苯并环丁烯。
本实施例中，所述补偿层420能够通过曝光显影工艺所形成，可以避免额外刻蚀工艺的采用，从而简化了形成所述补偿层420的工艺步骤，有利于降低工艺成本、提高制造效率，而且还能有效避免对所述器件晶圆300、芯片连接层200和待集成芯片100造成等离子体损伤。
需要说明的是，本实施例中，所述补偿层420还覆盖所述器件晶圆300顶部，从而能够降低曝光显影工艺过程中对尺寸精度的控制难度。在其他实施例中，所述补偿层可以仅位于所述顶部开口侧壁上。
还需要说明的是，所述补偿层420的厚度T3(如图7所示)不宜过小，也不宜过大。如果所述补偿层420的厚度T3过小，则容易导致调节所述第二尺寸L4的效果不明显，仍旧容易出现所述第二尺寸L4过大的问题；如果所述补偿层420的厚度T3过大，反而会浪费工艺资源和时间，且增加去除所述补偿层420的工艺难度，此外还容易引起所述第二尺寸L4过小的问题，不利于导电层在所述底部开口250中的填充。
其中，所述补偿层420的厚度T3根据所述芯片连接层200的厚度T2(如图4所示)而定，所述芯片连接层200的厚度T2越大，刻蚀所述芯片连接层200所需的工艺时间则越长，所述底部开口250的横向刻蚀相应越严重；相应的，为了调节所述第二尺寸L4，所述补偿层420的厚度T3也越大。
为此，本实施例中，为了有效避免出现所述第二尺寸L4过大的问题，所述补偿层420的厚度T3与所述芯片连接层200的厚度T2的比值为1：8至1：15。其中，根据所述芯片连接层200的实际厚度T2以及实际工艺需求，可合理调整所述补偿层420的厚度T3。
本实施例中，通过合理设定所述补偿层420的厚度T3，使得所述第二尺寸L4和所述第一尺寸L3相等，即所述底部开口250侧壁和所述顶部开口350侧壁齐平。在其他实施例中，所述第二尺寸还可以小于所述第一尺寸。
相应的，在所述补偿层420的作用下，能有效改善在靠近所述底部开口250侧壁的位置处，所述器件晶圆300和所述待集成芯片100之间形成缝隙的问题，因此导电层在所述底部开口250中的填充效果和质量较好，从而有利于改善所述导电层对半导体器件之间的电性连接性能，进而优化封装后半导体器件的性能。
本实施例所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。本实施例中，对所述半导体结构的具体描述，可参考前述第一实施例中的相应描述，本实施例在此不再赘述。
继续参考图13，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前述实施例的相同之处，本实施例在此不再赘述。本实施例与前述实施例的不同之处在于：所述补偿层820的材料为无机物。
需要说明的是，为了减小或避免去除所述补偿层820的工艺对所述器件晶圆700造成的损耗，去除所述补偿层820的工艺过程中，对所述补偿层820的去除速率大于对所述器件晶圆700的去除速率，即所述补偿层820和所述器件晶圆700具有较高的刻蚀选择比，且为了降低工艺难度，选取工艺常用且工艺集成度较高的材料作为所述补偿层820的材料。
本实施例中，所述补偿层820为氮化硅。在其他实施例中，所述补偿层还可以为氧化硅、氮氧化硅、无定形碳、碳化硅、碳氧化硅、碳氮氧化硅或硅等无机材料。
本实施例中，所述补偿层820的厚度T4(如图12所示)与所述芯片连接层600的厚度T5(如图11所示)的比值为1：8至1：15。其中，所述补偿层820的厚度T4指的是：位于所述顶部开口750侧壁的补偿层820沿所述第二方向(如图5中BB1方向所示)的尺寸。
本实施例中，，所述顶部开口750和底部开口650的延伸方向均与所述第二方向相垂直，所述顶部开口750沿所述第二方向具有第一尺寸L6，所述底部开口650沿所述第二方向具有第二尺寸L7，通过合理设定所述补偿层820的厚度T4，使所述第二尺寸L7小于所述第一尺寸L6。在其他实施例中所述第二尺寸还可以和所述第一尺寸相等，即所述底部开口侧壁和所述顶部开口侧壁齐平。
本实施例中，通过所述顶部开口750侧壁的补偿层820，避免了在靠近所述底部开口650侧壁的位置处，所述器件晶圆700和所述待集成芯片500之间形成缝隙的问题，因此导电层在所述底部开口650中的填充效果和质量较好，从而有利于改善所述导电层对半导体器件之间的电性连接性能，进而在晶圆级系统封装工艺中，优化封装后半导体器件的性能。
本实施例所述半导体结构可以采用前述第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。本实施例中，对所述半导体结构的具体描述，可参考前述第二实施例中的相应描述，本实施例在此不再赘述。
参考图15，示出了本发明半导体结构又一实施例的结构示意图。
所述半导体结构包括：待集成芯片900；固定于所述待集成芯片900上的芯片连接层910，所述芯片连接层910内形成有露出所述待集成芯片900的底部开口930；器件晶圆920，所述器件晶圆920的正面(未标示)或背面(未标示)固定于所述芯片连接层910上，所述器件晶圆920内形成有与所述底部开口930相贯通的顶部开口940，所述顶部开口940的开口尺寸L8大于或等于所述底部开口930的开口尺寸L9。
所述器件晶圆920为完成器件制作的晶圆，相应的，所述器件晶圆920的材料为无机材料。
所述芯片连接层910用于实现所述待集成芯片900和器件晶圆920之间的物理连接。相应的，所述芯片连接层910的材料为有机材料。
本实施例中，所述芯片连接层910为粘片膜。在其他实施例中，所述芯片连接层还可以为干膜，或者由粘片膜和干膜构成叠层结构。
需要说明的是，在所述半导体结构的形成工艺过程中，通常先通过干法刻蚀的方式形成所述顶部开口940，再通过干法刻蚀的方式形成所述底部开口930，且在形成所述顶部开口940后，在所述顶部开口940的侧壁上形成补偿层，并以所述补偿层为刻蚀掩膜形成所述底部开口930。
其中，在干法刻蚀过程中会生成不和刻蚀气体反应的聚合物副产物，所述副产物容易附着于开口侧壁以阻止横向刻蚀，但是由于所述芯片连接层910的材料为有机物，刻蚀所述芯片连接层910所采用的刻蚀气体主要为O2，且干法刻蚀过程中所生成的副产物大部分为气体，因此在刻蚀所述芯片连接层910以形成所述底部开口930的过程中，所述底部开口930的侧壁难以得到保护，横向刻蚀相应较为严重。
但是，在刻蚀所述芯片连接层910的过程中，由于所述顶部开口940侧壁上形成有所述补偿层，所述补偿层占据所述顶部开口940的一部分空间，因此所述补偿层作为刻蚀所述芯片连接层910时的刻蚀掩膜，即使所述芯片连接层910的刻蚀速率较大，由于所述补偿层提供了刻蚀余量，因此通过调节所述补偿层的厚度，能够使所述顶部开口940的开口尺寸L8大于或等于所述底部开口930的开口尺寸L9。
还需要说明的是，所述半导体结构通常还包括：位于所述顶部开口940和底部开口930内的导电层。
由于所述顶部开口940的开口尺寸L8大于或等于所述底部开口930的开口尺寸L9，所述导电层比较容易填充至所述顶部开口940和底部开口930中，从而提高了所述导电层在所述顶部开口940和底部开口930内的形成质量，相应改善了所述导电层对半导体器件之间的电性连接性能，进而能够优化封装后半导体器件的性能。
本实施例所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用第二实施例所述的形成方法所形成，还可以采用其他形成方法所形成。本实施例中，对所述半导体结构的具体描述，可结合参考前述第一实施例和第二实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆的正面或背面通过芯片连接层粘贴有待集成芯片，所述芯片连接层的材料为有机材料；
刻蚀所述器件晶圆背向所述待集成芯片一侧的表面，在所述器件晶圆内形成露出所述芯片连接层的顶部开口；
在所述顶部开口的侧壁上形成补偿层，所述补偿层的厚度与所述芯片连接层的厚度的比值为1：8至1：15；
以所述补偿层为掩膜，采用含O2的干法刻蚀工艺刻蚀所述顶部开口露出的所述芯片连接层，在所述芯片连接层内形成露出所述待集成芯片且与所述顶部开口相贯通的底部开口，所述顶部开口的开口尺寸大于或等于所述底部开口的开口尺寸；
形成所述底部开口后，去除所述补偿层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述补偿层的材料为有机物，在所述顶部开口的侧壁上形成补偿层的步骤包括：
形成填充满所述顶部开口的补偿材料层，所述补偿材料层还覆盖所述器件晶圆顶部；
对所述补偿材料层进行曝光显影工艺，形成覆盖所述顶部开口侧壁的补偿层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述补偿层的工艺包括灰化和湿法刻蚀工艺中的一种或两种。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述补偿层的材料为无机物，在所述顶部开口的侧壁上形成补偿层的步骤包括：
形成保形覆盖所述顶部开口的侧壁和底部的补偿膜，所述补偿膜还覆盖所述器件晶圆顶部；
采用无掩膜刻蚀工艺，刻蚀去除所述器件晶圆顶部和所述顶部开口底部的补偿膜，保留所述顶部开口侧壁上的补偿膜作为补偿层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述补偿层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述芯片连接层为粘片膜和干膜中的一种或两种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述芯片连接层的厚度为10微米至30微米。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述补偿层的材料为光刻胶、聚酰亚胺、聚苯并恶唑或苯并环丁烯。
9.如权利要求4所述的半导体结构的形成方法，其特征在于，所述补偿层的材料为氮化硅、氧化硅、氮氧化硅、无定形碳、碳化硅、碳氧化硅、碳氮氧化硅或硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述补偿层的步骤中，对所述补偿层的去除速率大于对所述器件晶圆的去除速率。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述器件晶圆的工艺为干法刻蚀工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述补偿层后，还包括：在所述顶部开口和底部开口内形成导电层。
13.一种半导体结构，其特征在于，包括：
待集成芯片；
固定于所述待集成芯片上的芯片连接层，所述芯片连接层内形成有露出所述待集成芯片的底部开口，所述芯片连接层的材料为有机材料；
器件晶圆，所述器件晶圆的正面或背面固定于所述芯片连接层上，所述器件晶圆内形成有与所述底部开口相贯通的顶部开口，所述顶部开口的开口尺寸大于或等于所述底部开口的开口尺寸；
补偿层，位于所述顶部开口的侧壁上，所述补偿层用于作为采用含O2的干法刻蚀工艺刻蚀所述芯片连接层形成底部开口的掩膜，所述补偿层的厚度与所述芯片连接层的厚度的比值为1：8至1：15。
14.如权利要求13所述的半导体结构，其特征在于，所述芯片连接层为粘片膜和干膜中的一种或两种。
15.如权利要求13所述的半导体结构，其特征在于，所述芯片连接层的厚度为10微米至30微米。
16.如权利要求13所述的半导体结构，其特征在于，所述补偿层的材料为光刻胶、聚酰亚胺、聚苯并恶唑、苯并环丁烯、氮化硅、氧化硅、氮氧化硅、无定形碳、碳化硅、碳氧化硅、碳氮氧化硅或硅。
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