CN111769100A

CN111769100A - 半导体结构及其制造方法

Info

Publication number: CN111769100A
Application number: CN201910262648.9A
Authority: CN
Inventors: 吴秉桓; 刘杰
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-04-02
Filing date: 2019-04-02
Publication date: 2020-10-13

Abstract

本发明实施例涉及一种半导体结构及其制造方法，半导体结构包括：半导体单元，所述半导体单元包括至少一片晶圆或者芯片；位于所述半导体单元内且沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。本发明提供一种结构性能优越的半导体结构。

Description

半导体结构及其制造方法

技术领域

本发明实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。

背景技术

随着集成电路设计和制造水平的不断发展，在封装技术领域，普通的2DIC 封装结构会带来线路过长的问题，致使电路的运算速度降低且功耗增加，3D封装结构应运而生。3D封装结构可以有效的减小线路长度，提高运算速度，降低功耗。

3D封装结构中，主要通过在垂直方向上放置多个芯片以减小芯片的平面面积，并且，多层芯片(die)或晶圆(wafer)之间可以通过TSV(Trough-Silicon Via，穿透硅通孔)结构实现不同层间的互连。TSV结构的作用主要包括：一方面，通过TSV结构实现上层芯片或晶圆与下层芯片或晶圆之间的互连；另一方面，由于TSV结构的材料热导率通常高于硅等半导体材料的热导率，因而在3D 封装结构中设置TSV结构有诸如电路的散热。

然而，现有的具有TSV的封装结构的性能仍有待提高。

发明内容

本发明实施例解决的技术问题为提供一种半导体结构及其制造方法，提供一种全新的半导体结构，改善半导体结构性能。

为解决上述技术问题，本发明实施例提供一种半导体结构，包括：半导体单元，所述半导体单元包括至少一片晶圆或者芯片；位于所述半导体单元内且沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。

本发明实施例还提供一种半导体结构的制造方法，包括：提供半导体单元，所述半导体单元包括至少一片晶圆或者芯片；在所述半导体单元内形成沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二 TSV结构均沿第二方向延伸，所述第二方向与第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

本发明实施例提供一种结构性能优越的半导体结构，包括至少一片晶圆或者芯片的半导体单元，且半导体单元内具有沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。不同于现有的各TSV结构的长度均相等的情形，本发明实施例提供一种全新的半导体结构，由于第一TSV结构与第二TSV结构的长度不同，使得半导体结构的内部布局更为灵活，有利于改善半导体结构的性能。

另外，半导体结构还包括第一导电层，所述第一导电层与所述第一顶端相接触；第二导电层，所述第二导电层与所述第二顶端相接触，且所述第二导电层与所述第一导电层处于不同层位置。由于第一导电层与第二导电层处于不同层位置，使得导电层的布局密度显著降低，从而提高第一导电层以及第二导电层的位置精确度和形貌精确度，降低导电层布局难度；并且，由于第一TSV结构的第一顶端之间与第一导电层相接触，而不是通过至少一层导电层进行电路转接再连接至第一导电层上，因此本发明实施例的第一TSV结构与第一导电层之间的等效电阻值小，有利于进一步的改善半导体结构的性能，例如提高半导体结构的运行速度。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种半导体结构的剖面结构示意图；

图2为本发明一实施例提供的半导体结构的剖面结构示意图；

图3为本发明另一实施例提供的半导体结构的剖面结构示意图；

图4为本发明又一实施例提供的半导体结构的剖面结构示意图；

图5及图6为本发明一实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图；

图7至图11为本发明另一实施例提供的半导体结构制造方法各步骤对应的剖面结构示意图；

图12至图14为本发明又一实施例提供的半导体结构的制造方法的各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中具有TSV的半导体结构的性能有待提高，其中，半导体结构可以为单一晶圆或者单一芯片，还可以为晶圆与芯片的堆叠结构、晶圆与晶圆的堆叠结构或者芯片与芯片的堆叠结构。

图1为一种半导体结构的剖面结构示意图，以半导体结构包括单一芯片为例。参考图1，芯片包括：衬底10，所述衬底10具有正面和与正面相对的背面；位于衬底10正面的介质叠层11，且介质叠层11内具有处于同层的多个相互隔开的底层导电层12，介质叠层11内还具有顶层导电层14，且顶层导电层14通过导电孔15与底层导电层12电连接；至少两个TSV结构13，每一TSV结构 13贯穿所述衬底10且还位于部分介质叠层11内，且TSV结构13底端由所述衬底10背面暴露出来，TSV结构13顶端与导电层12相接触。

上述半导体结构中，由于各TSV结构13的长度L均相等，使得半导体结构的性能受到限制。例如：

一方面，为了实现与各TSV结构13的电连接，需要在芯片同一层有限的设计区域内设置多个相互隔开的底层导电层12，造成底层导电层12的布局密度过大，不仅会相应制造难度，且还容易导致相邻底层导电层12之间发生不必要的电连接。

另一方面，某些TSV结构13实际需要与顶层导电层14或者中间导电层(未图示)电连接，中间导电层为处于底层导电层12与顶层导电层14中间的导电层，由于各TSV结构13的长度L相等，使得每一TSV结构13均先与底层导电层12相接触后，再将相应TSV结构13通过导电孔14电连接至顶层导电层，在一些情况下，甚至还需要经过多层中间导电层进行电路转接，如此，将会带来电阻值过大的问题，影响运算速度。

为解决上述问题，本发明实施例提供一种半导体结构，半导体单元，所述半导体单元包括至少一片晶圆或者芯片；位于所述半导体单元内且沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV 结构均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度于所述第二TSV结构的长度不同。通过设置具有不同长度的第一TSV结构以及第二TSV结构，使得半导体结构的结构更灵活，与第一TSV结构以及第二TSV结构电连接的导电层无需设置在同一层，且降低了半导体结构中电连接结构的电阻值。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图2为本发明一实施例提供的半导体结构的剖面结构示意图。

参考图2，本实施例提供的半导体结构包括：半导体单元，所述半导体单元包括至少一片晶圆或者芯片；位于所述半导体单元内且沿第一方向排列的第一 TSV结构103以及第二TSV结构104，所述第一TSV结构103与所述第二TSV 结构104均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构103的长度于所述第二TSV结构104的长度不同。

以下将结合附图对本实施例提供的半导体结构进行详细说明。

所述半导体单元包括一片晶圆(wafer)或者一个芯片(die)。其中，晶圆与芯片之间的区别主要为：可以采用集成电路制作技术制作晶圆，例如在衬底上通过沉积、刻蚀、掺杂等工艺形成NMOS器件、PMOS器件、CMOS器件等，在器件上形成介质层、互连结构以及与互连结构电连接的焊盘等结构，以在晶圆中形成多个芯片；将晶圆进行切割处理后，形成若干颗芯片。

本实施例中，以所述半导体单元包括一个芯片作为示例。所述芯片可以为有源元件、无源元件、微机电系统或者光学元件。具体地，按照功能类型区分，所述芯片可以为存储芯片、通讯芯片、处理芯片、闪存芯片、逻辑芯片或者特定功能芯片，例如，处理芯片可以为图像传感器芯片、温度传感器芯片或者压力传感器芯片等，特定功能芯片可以为为了某些特定功能而开发的芯片，例如 Wifi芯片、蓝牙芯片或者电源管理芯片等。

所述半导体单元具有正面F以及与所述正面F相对的背面B；所述半导体单元包括衬底101以及位于所述衬底101表面的功能叠层102。其中，所述半导体单元的正面F指的是，所述功能叠层102背离所述衬底101的表面；所述半导体单元的背面B指的是，所述衬底101背离所述功能叠层102的表面。

本实施例中，所述衬底101为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、III-V族衬底或者蓝宝石衬底等。所述功能叠层包括至少一层介质层(dielectric layer)以及位于所述介质层内的互连结构，且所述功能叠层内还具有NMOS晶体管、PMOS晶体管或者CMOS晶体管的栅极结构。

本实施例中，所述第一方向与所述第二方向相垂直，以第一方向为X方向，第二方向为Y方向作为示例。

所述第一TSV结构103具有第一长度L1，所述第二TSV结构104具有第二长度L2，且第一长度L1比第二长度L2长。也就是说，第一TSV结构103 位于功能叠层102内的深度与第二TSV结构104位于功能叠层102内的深度不同，从而能够满足具有不同信号连接路径的需求。

所述第一TSV结构103具有第一顶端以及与所述第一顶端相对的第一底端，第一顶端指向第一底端的方向与第二方向平行；第二TSV结构104具有第二顶端以及与所述第二顶端相对的第二底端，第二顶端指向第二底端的方向与第二方向平行。本实施例中，所述第一底端与所述第二底端齐平。

由于第一底端与第二底端齐平且第一长度L1比第二长度L2长，因而第一顶端与第二顶端位于半导体单元内的深度不同，进而，可以设置处于不同层位置的导电层分别与第一TSV结构103以及第二TSV结构104接触连接。具体地，半导体结构还包括：第一导电层105，所述第一导电层105与所述第一顶端相接触；第二导电层106，所述第二导电层106与所述第二顶端相接触，且所述第二导电层106与所述第一导电层105处于不同层位置。这样设置的好处包括：

一方面，由于第一TSV结构103的第一长度L1与第二TSV结构104的第二长度L2不同，且第一底端与第二底端齐平，使得第一顶端与第二顶端能够分别与处于不同层位置的导电层电连接，对于第一TSV结构103而言，第一TSV 结构103能够直接与第一导电层105相接触而实现电连接，而无需经过与第二导电层106同层的导电层以及额外的互连结构实现与第一导电层的电连接，从而有利于减小第一TSV结构103与第一导电层105之间的等效电阻值，提高运行速度。

另一方面，由于第一导电层105与第二导电层106处于不同层位置，有利于减小导电层的布局密度，防止由于布局密度大带来的导电层位置偏差问题，，提高半导体结构的良率。若第一TSV结构的长度与第二TSV结构的长度相同，则相应在第一TSV结构的第一顶端对应位置也需要制作第二导电层，即第一导电层与第二导电层处于同层位置，这将使得有限布局空间内需要布局的导电层密度变大，不仅会提高导电层布局难度且还会影响形成的导电层质量。

所述第一导电层105的材料为金属，所述第二导电层106的材料为金属。

所述第一TSV结构103的材料包括铜、铝、钨、银、钛、金或锡等；所述第二TSV结构104的材料包括铜、铝、钨、银、钛金或锡等。本实施例中，所述第一TSV结构103的材料与第二TSV结构104的材料相同，可以在同一制作工艺中形成第一TSV结构103以及第二TSV结构104。在其他实施例中，第一 TSV结构的材料与第二TSV结构的材料也可以不同。

半导体结构还可以包括：与所述第一导电层105处于同层位置的第三导电层108；位于所述第二导电层106与第三导电层108之间的导电插塞107，通过所述导电插塞107电连接第二导电层106与第三导电层108。在其他实施例中，第二导电层与第三导电层之间还可以设置至少一层导电层，且相邻层导电层通过导电插塞电连接。

本实施例中，所述第一导电层105以及第二导电层106位于所述半导体单元内，更具体的，第一导电层105位于所述功能叠层102内，且第一导电层105 背离第一TSV结构103的表面位于所述功能叠层102内。在其他实施例中，第一导电层背离第一TSV结构的表面还可以由功能叠层暴露出，或者，第一导电层还可以位于半导体单元正面。本实施例中，所述半导体单元的背面B暴露出所述第一TSV结构103的第一底端，所述半导体单元的背面B暴露出所述第二 TSV结构104的第二底端。更为具体的，所述第一TSV结构103的第一底端以及第二TSV结构104的第二底端由所述衬底101暴露出。

本实施例中，所述第二TSV结构104的第二顶端位于所述功能叠层102内，也就是说，所述第二TSV结构104一部分位于所述衬底101内，且第二TSV结构104另一部分位于所述功能叠层102内。具体地，可以采用后通孔(via last) 以及背面(back side)TSV工艺，即在前段工艺(FEOL，Front End of Line)以及后段工艺(BEOL，Back End of Line)完成后，对晶圆或者芯片的背面进行刻蚀以制作TSV孔。

其中，在初始晶圆上制作NMOS晶体管、PMOS晶体管、CMOS晶体管的工艺为前段工艺，包括栅极制作工艺、源极制作工艺以及漏极制作工艺。对初始晶圆进行掺杂、刻蚀、减薄等处理后，处理过的初始晶圆作为衬底101。

后段工艺包括：在前段工艺形成NMOS晶体管、PMOS晶体管、CMOS晶体管后，制作若干层互连结构的工艺步骤，其中，部分厚度的功能叠层202为在后段工艺中形成的。

本实施例中，在垂直于所述半导体单元的背面B方向上，所述第一TSV结构103的剖面为长方形，第一TSV结构103侧壁与半导体单元的背面B垂直；所述第二TSV结构104的剖面为长方形，所述第二TSV结构104侧壁与半导体单元的背面B垂直。在其他实施例中，在垂直于半导体单元的背面方向上，第一TSV结构和第二TSV结构的剖面还可以为梯形或其它形状。在沿所述第二方向上，所述第一TSV结构103的长度L1与所述第二TSV结构104的长度L2 之差不宜过小，也不宜过大，若第一长度L1与第二长度L2之差过小，则在沿第二方向上第一导电层105与第二导电层106之间的距离相对较小，不利于有效降低第一导电层105以及第二导电层106布局难度；若第一长度L1与第二长度L2之差过大，则半导体单元整体厚度相对较厚，不利于器件小型化微型化发展。

为此，本实施例中，在沿第二方向上，第一TSV结构103的长度与第二TSV 结构104的长度之差在0.5μm～10μm范围内，即第一长度L1与第二长度L2之差在0.5μm～10μm范围内，例如为1μm、3μm、5μm、8μm等。

需要说明的是，本实施例中以半导体结构包括一个芯片为例，在其他实施例中，半导体结构还可以包括一片晶圆。

此外，还需要说明的是，本实施例中以所述半导体结构包括两个TSV结构即第一TSV结构103以及第二TSV结构104为例，在其他实施例中，半导体结构中还可以包括三个以及三个以上的TSV结构，且可以根据实际需求合理设置不同TSV结构的长度的差值。

半导体结构还可以包括：与所述半导体单元的正面F或者背面B相键合的上层芯片或者上层晶圆。本实施例中，由于第一导电层105以及第二导电层106 位于功能叠层102内，因此，上层芯片或者上层晶圆与半导体单元的背面B相键合，第一TSV结构103的第一底端以及第二TSV结构104的第二底端与上层芯片或者上层晶圆之间接触连接。

半导体结构还可以包括：半导体单元背面B的再布线层(RDL，RedistributionLayer)，部分再布线层与第一TSV结构103的第一底端电连接，另一部分再布线层与第二TSV结构104的第二底端电连接。通过再布线层实现第一TSV结构 103与第二TSV结构104电连接位置的再分布。

本实施例提供的半导体结构，具有长度不同的第一TSV结构103以及第二 TSV结构104，使得半导体结构的设计灵活度更高，性能更优良。具体地，第一导电层105和第二导电层106能够处于不同层位置，使得半导体结构中与第一 TSV结构103以及第二TSV结构104电连接的导电层的布局更为宽松，降低布局难度且提高性能可靠性；另外，第一TSV结构103直接与第一导电层105接触电连接，而不同通过其他导电层进行电路转接再与第一导电层电连接，有利于减小第一TSV结构103与第一导电层105之间的等效电阻值，从而提高半导体结构的性能，如增加运算速度等。

本发明另一实施例还提供一种半导体结构，与前一实施例不同的是，本实施例中第二TSV结构的第二顶端与衬底表面齐平。以下将结合附图对本实施例提供的半导体结构进行详细说明，需要说明的是，与前一实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。

图3为本发明另一实施例提供的半导体结构的剖面结构示意图。

参考图3，本实施例提供的半导体结构包括：半导体单元，所述半导体单元包括至少一片晶圆或者芯片；位于半导体单元内且沿第一方向排列的第一TSV 结构203以及第二TSV结构204，所述第一TSV结构203与所述第二TSV结构 204均沿第二方向延伸，所述第二方向与第一方向不同，且在沿所述第二方向上，第一TSV结构203的长度与第二TSV结构204的长度不同。

以下将结合附图进行详细说明。

本实施例中，所述第一方向与第二方向相垂直，以第一方向为X方向，第二方向为Y方向作为示例。

所述第一TSV结构203具有第一顶端以及与所述第一顶端相对的第一底端，所述第二TSV结构204具有第二顶端以及与所述第二顶端相对的第二底端；所述第一底端与所述第二底端齐平。

第一TSV结构203具有第一长度H1，第二TSV结构204具有第二长度H2，且第一长度H1比第二长度H2长。本实施例中，在沿所述第二方向上，所述第一TSV结构203的长度与所述第二TSV结构204的长度之差在0.5μm～10μm范围内，也就是说，第一长度H1与第二长度H2的差值在0.5μm～10μm范围内，例如为1μm、3μm、5μm、8μm等。

所述半导体单元具有正面F和与所述正面F相对的背面B；所述半导体单元的背面B暴露出所述第一TSV结构203的第一底端；所述半导体单元的背面暴露出所述第二TSV结构204的第二底端。具体地，本实施例中，所述半导体单元为单个芯片，半导体单元包括衬底201以及位于所述衬底201表面的功能叠层202，其中，功能叠层202背离衬底201的表面为半导体单元的正面F，衬底201背离功能叠层202的表面为半导体单元的背面B。

在其他实施例中，半导体单元还可以为单片晶圆。

与前一实施例不同的是，本实施例中，所述第二TSV结构204的第二顶端与所述衬底201表面齐平，更具体的，所述衬底201表面指的是，所述衬底201 朝向功能叠层202的表面。可以采用先通孔(via first)工艺制作第二TSV结构 204，在对初始晶圆进行前段工艺(FEOL，Front End of Line)之前刻蚀初始晶圆形成第二TSV孔，在第二TSV孔内填充导电材料形成第二TSV结构204。

所述第一TSV结构203可以采用中间通孔(via middle)工艺制作，在进行前段工艺以及进行后段工艺(BEOL，Back End of Line)之后制作第一TSV结构203。本实施例中，所述第一TSV结构203的第一顶端由所述半导体单元的正面F暴露出，更具体的，所述第一TSV结构203的第一顶端与半导体单元的正面F齐平。在其他实施例中，所述第一TSV结构的第一顶端还可以高于半导体单元的正面。

本实施例中，所述第一TSV结构203的材料与所述第二TSV结构204的材料不同。具体地，第二TSV结构204材料的耐热性比第一TSV结构203材料的耐热性强，从而使得前段工艺以及后段工艺中的热处理不会对第二TSV结构204 造成损伤。本实施例中，第一TSV结构203的材料包括多晶硅。第二TSV结构 204的材料包括铜、铝、钨、银、钛金或锡等。

半导体结构还包括：第一导电层205，所述第一导电层205与所述第一顶端相接触；第二导电层206，所述第二导电层206与所述第二顶端相接触，且所述第二导电层206与所述第一导电层205处于不同层位置。

本实施例中，所述第一导电层205位于所述半导体单元的正面F，即，第一导电层205位于功能叠层202表面；所述第二导电层206位于所述衬底201表面且位于功能叠层202内。

半导体结构还可以包括：与第一导电层205处于同层的第三导电层209，且第二TSV结构204电连接至第三导电层209。本实施例中，功能叠层202内还具有至少一层中间导电层208以及位于相邻导电层之间的导电插塞207，通过所述中间导电层208以及导电插塞207实现第二导电层206与第三导电层209的电连接。

由于第一TSV结构203的第一底端以及第二TSV结构204的第二底端被半导体单元的背面B暴露出，且第一导电层205以及第三导电层209被半导体单元的正面F暴露出，使得半导体单元的正面F以及背面B均可以作为与其他芯片或者其他晶圆相键合的面。

半导体结构还可以包括：与所述半导体单元相键合的上层芯片或者上层晶圆。

本实施例提供的半导体结构，具有长度不同的第一TSV结构203以及第二 TSV结构204，使得半导体结构的设计灵活度更高，性能更优良。具体地，第一导电层205和第二导电层206能够处于不同层位置，使得半导体结构中与第一 TSV结构203以及第二TSV结构204电连接的导电层的布局更为宽松，降低布局难度且提高性能可靠性；另外，第一TSV结构203直接与第一导电层205接触电连接，而不同通过其他导电层进行电路转接再与第一导电层电连接，有利于减小第一TSV结构203与第一导电层205之间的等效电阻值，从而提高半导体结构的性能，如增加运算速度等。

此外，本实施例提供的半导体结构中，既可以在半导体单元的正面F上键合其他晶圆或者其他芯片，还可以在半导体单元的背面B上键合其他晶圆或者其他芯片。

本发明又一实施例还提供一种半导体结构，与前述实施例不同的是，本实施例中，下层半导体单元以及与下层半导体单元相键合的上层半导体单元，其中半导体单元为晶圆或者芯片。以下将结合附图进行详细说明。需要说明的是，与前述实施例相同或者相应的部分，以下将不做详细赘述。

图4为本发明又一实施例提供的半导体结构的剖面结构示意图。

参考图4，本实施例提供的半导体结构包括：半导体单元，所述半导体单元包括至少一片晶圆或者芯片；位于所述半导体单元内且沿第一方向排列的第一 TSV结构303以及第二TSV结构304，所述第一TSV结构303与所述第二TSV 结构304均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构303的长度与所述第二TSV结构304的长度不同。

以下将结合附图进行详细说明。

所述第一TSV结构303具有第一顶端以及与所述第一顶端相对的第一底端，所述第二TSV结构304具有第二顶端以及与所述第二顶端相对的第二底端；所述第一底端与所述第二底端齐平。

本实施例中，所述第一方向与第二方向相垂直，以所述第一方向为X方向、所述第二方向为Y方向作为示例。在第二方向上，所述第一TSV结构303具有第一长度W1，所述第二TSV结构304具有第二长度W2。有关所述第一长度 W1与第二长度W2的差值，可参考前述实施例的说明，在此不再赘述。

本实施例中，所述半导体单元包括下层半导体单元400以及与所述下层半导体单元400相键合的上层半导体单元300。其中，下层半导体单元400为第一晶圆或者第一芯片，上层半导体单元300为第二晶圆或者第二芯片；半导体单元可以为晶圆与晶圆键合的叠层结构、晶圆与芯片键合的叠层结构或者芯片与芯片键合的叠层结构。

其中，所述第一TSV结构303贯穿所述上层半导体单元300，且所述第一 TSV结构303的第一顶端位于所述下层半导体单元400内；所述第二TSV结构 304贯穿所述上层半导体单元300，且所述第二TSV结构304的第二顶端位于所述下层半导体单元400内。

有关所述第一TSV结构303与第二TSV结构304的材料，可参考前述实施例的说明。本实施例中，所述第一TSV结构303的材料与第二TSV结构304的材料相同。

本实施例中，所述半导体单元具有正面F和与所述正面F相对的背面B，所述正面F为所述上层半导体单元300背离所述下层半导体单元400的表面，所述背面B为所述下层半导体单元400背面所述上层半导体单元300的表面；所述半导体单元的正面F暴露出所述第一底端，所述半导体单元的正面B暴露出所述第二底端。

具体地，所述下层半导体单元400包括第一衬底401以及位于所述第一衬底401表面的第一功能叠层402；所述上层半导体单元300包括第二衬底301以及位于所述第二衬底301表面的第二功能叠层302。

本实施例中，所述半导体单元的正面为F，所述第二功能叠层302背离所述第二衬底301的表面；所述半导体单元的背面为B，所述第一衬底401背离所述第一功能叠层402的表面。也就是说，下层半导体单元400中的第一功能叠层 402与上层半导体单元300中的第二衬底301相键合。

所述第一TSV结构303的第一底端以及所述第二TSV结构304的第一底端均与所述第二功能叠层302背离第二衬底301的表面齐平。所述第一TSV结构 303的第一顶端位于所述第一功能叠层402内，且所述第二TSV结构304的第二顶端位于所述第一功能叠层402内。

半导体结构还包括：还包括：第一导电层305，所述第一导电层305与所述第一顶端相接触；第二导电层306，所述第二导电层306与所述第二顶端相接触，且所述第二导电层306与所述第一导电层305处于不同层位置。

本实施例中，所述第一导电层305以及第二导电层306位于所述第二功能叠层402内。通过所述第一TSV结构303使上层半导体单元300与下层半导体单元400中的第一导电层305电连接，通过所述第二TSV结构304使上层半导体单元300与下层半导体单元400中的第二导电层306电连接。

所述半导体结构还包括：与所述第一导电层305处于同层位置的第三导电层308，且所述第三导电层308通过第一导电插塞307与第二导电层308电连接。

半导体结构还可以包括：位于所述半导体单元正面F的多个分立的第四导电层404，每一第四导电层404对应与第一TSV结构303以及第二TSV结构304 接触连接。

半导体结构还可以包括：覆盖半导体单元正面F的绝缘层403；位于所述绝缘层403内的顶层导电层406，所述顶层导电层406表面由所述绝缘层403暴露出；电连接所述顶层导电层406与第四导电层404的中间插塞405。

本实施例提供的半导体结构，具有长度不同的第一TSV结构303以及第二 TSV结构304，使得半导体结构的设计灵活度更高，性能更优良。具体地，第一导电层305和第二导电层306能够处于不同层位置，使得半导体结构中与第一 TSV结构303以及第二TSV结构304电连接的导电层的布局更为宽松，降低布局难度且提高性能可靠性；另外，第一TSV结构303直接与第一导电层305接触电连接，而不同通过其他导电层进行电路转接再与第一导电层电连接，有利于减小第一TSV结构303与第一导电层305之间的等效电阻值，从而提高半导体结构的性能，如增加运算速度等。

相应的，本发明实施例还提供一种半导体结构的制造方法，用于制造上述半导体结构。

图5及图6为本发明一实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。

参考图5，提供半导体单元，所述半导体单元包括至少一片晶圆或者芯片。

本实施例中，以所述半导体单元为一片晶圆为例。在其他实施例中，半导体单元还可以为一个芯片。本实施例中，采用via last工艺形成第一TSV结构以及第二TSV结构。

相应的，晶圆为对初始晶圆进行了前段工艺制程处理以及后段工艺制程处理的晶圆，via last指是在FEOL以及BEOL后形成TSV孔。并且，在后续形成第一TSV结构以及第二TSV结构之前，还可以对晶圆进行减薄处理。

所述半导体单元包括正面F以及与正面F相对的背面B，本实施例中，后续将沿半导体单元的背面B向正面F刻蚀形成第一TSV孔以及第二TSV孔。所述半导体单元包括衬底101以及位于衬底101表面的功能叠层102，功能叠层 102背离衬底101的表面为正面F，衬底101背离功能叠层102的表面为背面B。

所述半导体单元还包括：第一导电层105以及第二导电层106，且所述第二导电层106与所述第一导电层105处于不同层位置，其中，第一导电层105以及第二导电层106位于功能叠层102内，为利用BEOL工艺中的互连结构工艺形成的。本实施例中，所述第二导电层106与衬底101表面之间不接触。在其他实施例中，所述第二导电层还可以与衬底表面相接触，即第二导电层位于衬底表面。

与第一导电层以及第二导电层处于同层的方案相比，由于第一导电层105 与第二导电层106处于不同层位置，因此在形成第一导电层105时对应的图形密度更大，使得第一导电层105的布局密度得到减小，有利于减小第一导电层 105的形成难度，且提高第一导电层105的位置精确度和形貌精确度。同样的，也能够提高第二导电层106的位置精确度和形貌精确度。

后续形成的第一TSV结构与第二TSV结构的长度之间的差值为期望差值，与在垂直于所述半导体单元正面F方向上，第一导电层105与第二导电层106 之间的距离为预设距离，所述预设距离与期望差值相同。因此根据后续形成的第一TSV结构与第二TSV结构的长度的差值，合理布局在垂直于所述半导体单元正面F方向上，第一导电层105与第二导电层106之间的距离。

后续的工艺步骤包括：在所述半导体单元内形成沿第一方向排列的第一 TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。以下将对第一TSV结构以及第二TSV结构的形成步骤进行详细说明。

参考图6，刻蚀所述半导体单元，形成暴露出所述第二导电层106的第二 TSV孔114；刻蚀所述半导体单元，形成暴露出所述第一导电层105的第一TSV 孔113。

第一TSV孔113贯穿衬底101且还位于部分厚度的功能叠层102内，第二 TSV孔114贯穿衬底101且还位于部分厚度的功能叠层102内。

为了节约工艺步骤，在同一步骤中，沿半导体单元的背面B向正面F刻蚀，形成所述第一TSV孔113以及第二TSV孔114。具体地，所述衬底101表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，对所述半导体单元进行刻蚀处理，形成所述第一TSV孔113以及第二TSV孔114；去除图形化的光刻胶层。

在刻蚀处理过程中，所述第一导电层105以及第二导电层106起到刻蚀停止作用，由于第一导电层105与第二导电层106处于不同层位置，因而能够形成深度不同的第一TSV孔113以及第二TSV孔114。

本实施例中，采用深反应离子刻蚀(DRIE，Deep Reactive Ion Etching)刻蚀半导体单元。在其他实施例中，还可以采用Bosh刻蚀工艺刻蚀半导体单元。

需要说明的是，在其他实施例中，还可以采用激光钻孔的方法刻蚀半导体单元，形成第一TSV孔以及第二TSV孔。

参考图4，采用导电材料填充满所述第一TSV孔113(参考图6)，形成所述第一TSV结构103；采用导电材料填充满所述第二TSV孔114(参考图6)，形成所述第二TSV结构104。

为了节约工艺步骤，在同一步骤中，采用导电材料填充第一TSV孔113以及第二TSV孔114。

本实施例中，采用电镀工艺，电镀形成填充满第一TSV孔113以及第二TSV 孔114的导电材料，且在电镀工艺完成后，还对半导体单元的背面B进行化学机械研磨处理，去除电镀形成的位于半导体单元的背面B的导电材料。

后续的工艺步骤还包括：在所述半导体单元上键合上层半导体单元；进行切割处理，形成若干单颗的半导体结构。

本实施例提供一种采用后通孔形成TSV结构的方法，形成具有不同长度的 TSV结构103以及第二TSV结构104。

本发明另一实施例还提供一种半导体结构的制造方法。图7及图11为本发明另一实施例提供的半导体结构制造方法各步骤对应的剖面结构示意图。

制造过程包括：提供半导体单元，所述半导体单元包括至少一片晶圆或者芯片；在所述半导体单元内形成沿第一方向排列的第一TSV结构以及第二TSV 结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。与前一实施例不同的是，本实施例中，以via first 以及via middle方法形成第一TSV结构以及第二TSV结构，具体地，采用via first 工艺，在前段工艺制程之前，形成第二TSV结构；采用via middle工艺，在后段工艺制程过程中或者在后段工艺制程之后，形成第一TSV结构。

以下结合附图进行详细说明。

参考图7，提供初始晶圆200；刻蚀所述初始晶圆200，在初始晶圆200内形成第二TSV孔214。

初始晶圆200为后续进行前段工艺制程以及后段工艺制程提供工艺平台。后续在前段工艺制程以及后段工艺制程后，初始晶圆200将作为晶圆或者芯片的衬底。

本实施例中，初始晶圆200为硅晶圆。采用深反应离子刻蚀、Bosh刻蚀或者激光钻孔工艺，形成第二TSV孔214。

参考图8，采用导电材料填充满所述第二TSV孔214(参考图7)，形成第二TSV结构204。

由于第二TSV结构204会经历FEOL工艺以及BEOL工艺，为了减小热处理工艺对第二TSV结构204造成的损伤，所述第二TSV结构204的材料选用耐热性好的材料。本实施例中，所述第二TSV结构204的材料为多晶硅。

所述第二TSV结构204顶部与初始晶圆201表面齐平。

参考图9，进行前段工艺制程以及后段工艺制程，初始晶圆200转换为衬底201，在所述衬底201表面形成功能叠层202。

本实施例中，还包括步骤，在第二TSV结构204表面形成第二导电层206，第二导电层206还位于衬底201表面；在所述功能叠层202内形成中间导电层 208，以及电连接中间导电层208与第二导电层206的导电插塞207。

参考图10，在后段工艺制程之后，刻蚀半导体单元形成第一TSV孔213。

具体地，半导体单元包括衬底201以及位于衬底201表面的功能叠层202，刻蚀所述功能叠层202以及衬底201，形成所述第一TSV孔213。

本实施例中，所述第一TSV孔213底部与第二TSV结构204底部齐平。在其他实施例中，第一TSV孔底部以及第二TSV结构底部位于衬底内的深度还可以不相同，后续对衬底背面进行减薄处理，保证衬底背面均露出的第一TSV结构与第二TSV结构端部。

参考图11，形成填充满所述第一TSV孔213(参考图10)的第一TSV结构203。

所述第一TSV结构203顶部与功能叠层202顶部齐平。在形成第一TSV结构203之后，还在第一TSV结构203表面形成第一导电层205。

本实施例中，所述第一导电层205还位于功能叠层202表面。

在形成第一导电层205的工艺步骤中，还可以形成与第二TSV结构204电连接的第三导电层209，且第三导电层209与中间导电层208通过导电插塞207 电连接。

参考图3，对所述衬底201背面进行减薄处理，直至暴露出第一TSV结构 203以及第二TSV结构204。

本实施例提供一种在前段工艺制程和后段工艺制程中分别形成第二TSV结构204以及第一TSV结构203的方法，形成具有不同长度的第一TSV结构203 以及第二TSV结构204。

需要说明的是，在其他实施例中，还可以在后段工艺制程过程中，形成第二TSV结构；在形成第二TSV结构后，在后续的后段工艺制程中形成与第二 TSV结构电连接的互连结构。

本发明又一实施例还提供一种半导体结构的制造方法，图12至图14为本发明又一实施例提供的半导体结构的制造方法的各步骤对应的剖面结构示意图。

制造过程包括：提供半导体单元，所述半导体单元包括至少一片晶圆或者芯片；在所述半导体单元内形成沿第一方向排列的第一TSV结构以及第二TSV 结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。与前一实施例不同的是，本实施例中，以via last 以及front side的方法形成第一TSV结构以及第二TSV结构。

以下将结合附图进行详细说明。

参考图12，所述半导体单元包括下层半导体单元400以及与所述下层半导体单元400相键合的上层半导体单元300；所述半导体单元具有正面F和与所述正面F相对的背面B。

所述上层半导体单元300包括第一衬底301以及位于第一衬底301表面的第一功能叠层302，所述下层半导体单元400包括第二衬底401以及位于第二衬底401表面的第二功能叠层402。其中，第一衬底301与第二功能叠层402相键合。

有关上层半导体单元300、下层半导体单元400、正面F以及背面B的相应描述，可参考前述半导体结构的实施例中的相应描述，在此不再赘述。

所述半导体单元还包括：第一导电层305以及第二导电层306，且所述第二导电层306与所述第一导电层305处于不同层位置。本实施例中，第一导电层 305以及第二导电层306均位于第二功能叠层402中。

第二功能叠层402中还具有：与第一导电层305处于同层的第三导电层308，电连接第二导电层306与第三导电层308的导电插塞308。

参考图13，刻蚀所述半导体单元，形成暴露出所述第一导电层的第一TSV 孔313；刻蚀所述半导体单元，形成暴露出所述第二导电层的第二TSV孔314。

为了节约工艺步骤，在同一步骤中，沿半导体单元的正面F向背面B刻蚀，形成第一TSV孔313以及第二TSV孔314。

其中，第一TSV孔313暴露出第一导电层305表面，第二TSV孔314暴露出第二导电层306表面。

具体地，刻蚀第一功能叠层302、第一衬底301以及第二功能叠层403，形成所述第一TSV孔313以及第二TSV孔314。

参考图14，采用导电材料填充满所述第一TSV孔313(参考图13)，形成所述第一TSV结构303；采用导电材料填充满所述第二TSV孔314(参考图13)，形成所述第二TSV结构304。

本实施例中，在同一工艺步骤中，采用导电材料填充满第一TSV孔313以及第二TSV孔314。

所述第一TSV结构303顶部以及第二TSV结构304顶部与第二功能叠层 302表面齐平。

参考图4，还可以包括步骤：在所述第二功能叠层302表面形成多个分立的第四导电层404，每一第四导电层404对应与第一TSV结构303以及第二TSV 结构304接触连接；在所述第二功能叠层302表面形成绝缘层403，且绝缘层 403内还形成有顶层导电层406，所述顶层导电层406表面由所述绝缘层403暴露出，且绝缘层403内还形成有电连接所述顶层导电层406与第四导电层404 的中间插塞405。

需要说明的是，当上层半导体单元300或者下层半导体单元400为晶圆时，后续的工艺步骤还包括进行晶圆切割处理。

本实施例提供一种采用via last的工艺形成第一TSV结构303以及第二TSV 结构304的方法，能够形成具有不同长度的第一TSV结构303以及第二TSV结构304，改善形成的半导体结构的性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims

1.一种半导体结构，其特征在于，包括：

半导体单元，所述半导体单元包括至少一片晶圆或者芯片；

位于所述半导体单元内且沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与所述第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。

2.如权利要求1所述的半导体结构，其特征在于，所述第一TSV结构具有第一顶端以及与所述第一顶端相对的第一底端，所述第二TSV结构具有第二顶端以及与所述第二顶端相对的第二底端；所述第一底端与所述第二底端齐平。

3.如权利要求1或2所述的半导体结构，其特征在于，还包括：第一导电层，所述第一导电层与所述第一顶端相接触；第二导电层，所述第二导电层与所述第二顶端相接触，且所述第二导电层与所述第一导电层处于不同层位置。

4.如权利要求2所述的半导体结构，其特征在于，所述半导体单元为一片晶圆或者一个芯片；所述半导体单元包括衬底以及位于所述衬底表面的功能叠层。

5.如权利要求4所述的半导体结构，其特征在于，所述半导体单元具有正面和与所述正面相对的背面，所述正面为所述功能叠层背离所述衬底的表面，所述背面为所述衬底背离所述功能叠层的表面；所述半导体单元的背面暴露出所述第一TSV结构的第一底端；所述半导体单元的背面暴露出所述第二TSV结构的第二底端。

6.如权利要求5所述的半导体结构，其特征在于，所述第二TSV结构的第二顶端与所述衬底表面齐平；或者，所述第二TSV结构的第二顶端位于所述功能叠层内。

7.如权利要求2所述的半导体结构，其特征在于，所述半导体单元包括下层半导体单元以及与所述下层半导体单元相键合的上层半导体单元；所述第一TSV结构贯穿所述上层半导体单元，且所述第一TSV结构的第一顶端位于所述下层半导体单元内；所述第二TSV结构贯穿所述上层半导体单元，且所述第二TSV结构的第二顶端位于所述下层半导体单元内。

8.如权利要求7所述的半导体结构，其特征在于，所述半导体单元具有正面和与所述正面相对的背面，所述正面为所述上层半导体单元背离所述下层半导体单元的表面，所述背面为所述下层半导体单元背面所述上层半导体单元的表面；所述半导体单元的正面暴露出所述第一底端，所述半导体单元的正面暴露出所述第二底端。

9.如权利要求7所述的半导体结构，其特征在于，所述下层半导体单元为第一晶圆或者第一芯片；所述上层半导体单元为第二晶圆或者第二芯片。

10.如权利要求1所述的半导体结构，其特征在于，在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度之差在0.5μm～10μm范围内。

11.一种半导体结构的制造方法，其特征在于，包括：

提供半导体单元，所述半导体单元包括至少一片晶圆或者芯片；

在所述半导体单元内形成沿第一方向排列的第一TSV结构以及第二TSV结构，所述第一TSV结构与所述第二TSV结构均沿第二方向延伸，所述第二方向与第一方向不同，且在沿所述第二方向上，所述第一TSV结构的长度与所述第二TSV结构的长度不同。

12.如权利要求11所述的制造方法，其特征在于，所述半导体单元还包括：第一导电层以及第二导电层，且所述第二导电层与所述第一导电层处于不同层；形成所述第一TSV结构以及所述第二TSV结构的步骤包括：刻蚀所述半导体单元，形成暴露出所述第一导电层的第一TSV孔；刻蚀所述半导体单元，形成暴露出所述第二导电层的第二TSV孔；采用导电材料填充满所述第一TSV孔，形成所述第一TSV结构；采用导电材料填充满所述第二TSV孔，形成所述第二TSV结构。

13.如权利要求12所述的制造方法，其特征在于，所述半导体单元包括一片晶圆或者芯片，所述半导体单元包括衬底以及位于所述衬底表面的功能叠层；所述半导体单元具有正面和与所述正面相对的背面；在同一步骤中，沿所述半导体单元的背面向正面刻蚀，形成所述第一TSV孔以及所述第二TSV孔。

14.如权利要求12所述的制造方法，其特征在于，所述半导体单元包括下层半导体单元以及与所述下层半导体单元相键合的上层半导体单元；所述半导体单元具有正面和与所述正面相对的背面；在同一步骤中，沿所述半导体单元的正面向背面刻蚀，形成所述第一TSV孔以及所述第二TSV孔。

15.如权利要求11所述的制造方法，其特征在于，所述半导体单元包括一片晶圆或者一个芯片；在前段工艺制程之前，形成所述第二TSV结构；在后段工艺制程过程中或者在后段工艺制程之后，形成所述第一TSV结构。

16.如权利要求15所述的制造方法，其特征在于，在形成所述第二TSV结构之后，还包括，在所述第二TSV结构表面形成第二导电层；在形成所述第一TSV结构后，还包括，在所述第一TSV结构表面形成第一导电层。