KR101918609B1 - 집적회로 소자 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13613—Bismuth [Bi] as principal constituent
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13616—Lead [Pb] as principal constituent
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13639—Silver [Ag] as principal constituent
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

집적회로 소자는 기판 위에 형성된 층간절연막과, 층간절연막 위에 형성된 배선층과, 배선층에 접촉하는 일단을 가지고 층간절연막 및 기판을 관통하는 비아홀의 내부로부터 비아홀의 외부까지 일체로 연장되어 있는 TSV 콘택 패턴을 포함한다.

Description

집적회로 소자{Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 TSV (through-silicon-via) 콘택 패턴을 구비한 집적회로 소자에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D (3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이 (die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV (through-silicon-via) 기술이 매우 중요하게 인식되고 있다. 3D 패키지의 성능 및 신뢰도를 향상시키기 위하여는 안정적인 TSV 콘택 구조의 형성 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 TSV를 이용하는 전기적 연결 구조에서 안정적이며 향상된 신뢰도를 제공할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판과, 상기 기판 위에 형성된 층간절연막과, 상기 층간절연막 위에 형성된 배선층과, 상기 배선층에 접촉하는 일단을 가지고 상기 층간절연막 및 상기 기판을 관통하는 비아홀의 내부로부터 상기 비아홀의 외부까지 일체로 연장되어 있는 TSV 콘택 패턴을 포함한다.
상기 TSV 콘택 패턴은 상기 비아홀의 내부 공간 중 적어도 일부를 채우는 내부 플러그 부분과, 상기 내부 플러그 부분에 일체로 연결되고 상기 기판의 백사이드로부터 상기 기판의 외측으로 돌출된 외부 패드 부분을 포함할 수 있다. 상기 외부 패드 부분은 상기 기판의 백사이드로부터 멀어질수록 더 작은 폭을 가질 수 있다.
상기 집적회로 소자는 상기 외부 패드 부분과는 다른 물질로 이루어지고, 상기 외부 패드 부분의 적어도 일부를 덮는 패드 보호막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 기판과, 상기 제1 기판 위에 형성된 범프를 포함하는 제1 반도체 칩과, 제2 기판과, 상기 제2 기판 위에 형성된 층간절연막과, 상기 층간절연막 위에 형성된 배선층과, 상기 배선층에 접촉하는 일단을 가지고 상기 층간절연막 및 상기 제2 기판을 관통하는 비아홀의 내부로부터 상기 비아홀의 외부까지 일체로 연장되어 있고, 상기 제1 반도체 칩의 상기 범프에 전기적으로 연결되어 있는 TSV 콘택 패턴을 포함하는 제2 반도체 칩을 포함한다. 상기 TSV 콘택 패턴은 상기 비아홀의 내부 공간 중 적어도 일부를 채우는 내부 플러그 부분과, 상기 내부 플러그 부분에 일체로 연결되고 상기 기판의 백사이드로부터 상기 기판의 외측으로 돌출되고 상기 기판의 백사이드로부터 멀어질수록 더 작은 폭을 가지는 외부 패드 부분을 포함한다. 상기 외부 패드 부분은 상기 제1 반도체 칩의 상기 범프 내에 적어도 일부가 삽입되어 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 TSV 콘택 패턴을 이용하여 안정적이며 신뢰도가 높은 전기적 연결 구조를 제공할 수 있으며, 단순화된 공정에 의한 제조가 가능하여, 제품 생산성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 2a 내지 도 2p는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6j는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 요부 구성을 보여주는 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 요부 구성을 보여주는 평면도이다.
도 12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 요부 구성을 보여주는 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자(100)의 주요 구성을 도시한 단면도이다.
집적회로 소자(100)는 기판(102)과, 상기 기판(102) 위에 형성된 층간절연막(114)과, 상기 층간절연막(114) 위에 형성된 복수의 금속 배선층(156)과, 상기 금속 배선층(156)에 접촉하는 일단을 가지고 상기 층간절연막(114) 및 상기 기판(102)을 관통하는 비아홀(130)의 내부로부터 상기 비아홀(130)의 외부까지 일체로 연장되어 있는 TSV 콘택 패턴(VC)을 포함한다.
상기 TSV 콘택 패턴(VC)은 상기 비아홀(130)의 내부 공간 중 적어도 일부를 채우는 내부 플러그 부분(VC1)과, 상기 내부 플러그 부분(VC1)에 일체로 연결되고 상기 기판(102)의 백사이드(102A)로부터 상기 기판의 외측으로 돌출된 외부 패드 부분(VC2)을 포함한다. 상기 외부 패드 부분(VC2)은 상기 기판(102)의 백사이드(102A)로부터 멀어질수록 더 작은 폭을 가진다.
일부 실시예에서, 상기 TSV 콘택 패턴(VC)의 내부 플러그 부분(VC1)은 비아홀(130) 내부에서 상기 복수의 금속 배선층(156) 중 하나의 금속 배선층(156)에 접촉하면서, 상기 비아홀(130) 내에서 상기 금속 배선층(156)에 접하는 일단으로부터 상기 기판(102)의 백사이드(102A)까지 일체로 연장되는 형상을 가진다. 일부 실시예에서, TSV 콘택 패턴(VC)의 내부 플러그 부분(VC1)은 도전 패턴(도시 생략), 상기 도전 패턴을 포위하는 배리어막(도시 생략), 및 상기 도전 패턴과 상기 배리어막과의 사이에 개재되어 있는 시드층(도시 생략)을 포함할 수 있다. 상기 도전 패턴, 배리어막, 및 시드층에 대한 보다 상세한 구성은 도 2a 내지 도 7b를 참조하여 후술한다.
다른 일부 실시예에서, 상기 내부 플러그 부분(VC1)은 상기 금속 배선층(156)에 접촉하면서 상기 금속 배선층(156)으로부터 상기 비아홀(130) 내의 점선(A)으로 표시한 위치까지 상기 비아홀(130)의 내부 공간 중 일부를 채우도록 연장되는 제1 TSV 콘택 패턴(VC11)과, 상기 점선(A)으로 표시한 위치에서 상기 제1 TSV 콘택 패턴(VC11)과 접촉하고, 상기 비아홀(130)의 내부 공간 중 나머지 일부를 채우도록 연장되는 제2 TSV 콘택 패턴(VC12)을 포함한다. 상기 비아홀(130) 내에서 상기 제1 TSV 콘택 패턴(VC11)과 제2 TSV 콘택 패턴(VC12)과의 접촉 위치는 도 1에서 점선(A)으로 예시된 위치에만 한정되는 것은 아니다. 예를 들면, 상기 제1 TSV 콘택 패턴(VC11)과 제2 TSV 콘택 패턴(VC12)과의 접촉 위치는 점선(A) 보다 상기 기판(102)의 백사이드(102A)에 더 근접한 부분에 위치될 수 있다. 또는, 상기 제1 TSV 콘택 패턴(VC11)과 제2 TSV 콘택 패턴(VC12)과의 접촉 위치는 점선(A) 보다 상기 금속 배선층(156)에 더 근접한 부분에 위치될 수 있다.
일부 실시예에서, 상기 제1 TSV 콘택 패턴(VC11)은 제1 도전 패턴(도시 생략), 상기 제1 도전 패턴을 포위하는 제1 배리어막(도시 생략), 및 상기 제1 도전 패턴과 상기 제1 배리어막과의 사이에 개재되어 있는 제1 시드층(도시 생략)을 포함할 수 있다. 또한, 상기 제2 TSV 콘택 패턴(VC12)은 제2 도전 패턴(도시 생략), 상기 제2 도전 패턴을 포위하는 제2 배리어막(도시 생략), 및 상기 제2 도전 패턴과 상기 제2 배리어막과의 사이에 개재되어 있는 제2 시드층(도시 생략)을 포함할 수 있다. 상기 제1 TSV 콘택 패턴(VC11) 및 상기 제2 도전 패턴은 상기 제2 배리어막 및 상기 제2 시드층을 사이에 두고 서로 마주보는 형상을 가질 수 있다. 상기 제1 및 제2 도전 패턴, 제1 및 제2 배리어막, 및 제1 및 제2 시드층에 대한 보다 상세한 구성은 도 2a 내지 도 7b를 참조하여 후술한다.
상기 외부 패드 부분(VC2)의 적어도 일부는 패드 보호막(86)으로 덮여 있다. 도 1에는 상기 패드 보호막(86)이 기판(102)상에 돌출된 외부 패드 부분(VC2)의 표면을 전부 덮는 것으로 도시되어 있으나, 본 발명의 기술적 사상을 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 상기 패드 보호막(86)은 상기 외부 패드 부분(VC2)의 표면 중 일부 만을 덮도록 형성될 수도 있다. 일부 실시예에서, 상기 패드 보호막(86)은 상기 외부 패드 부분(VC2)의 측벽을 덮을 수 있다. 다른 일부 실시예에서, 상기 패드 보호막(86)은 상기 외부 패드 부분(VC2)의 상면 및 측벽을 덮을 수 있다.
상기 패드 보호막(86)은 상기 외부 패드 부분(VC2)과는 다른 물질로 이루어진다. 일부 실시예에서, 상기 외부 패드 부분(VC2)은 Cu를 포함한다. 다른 일부 실시예에서, 상기 외부 패드 부분(VC2)은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질로 이루어지는 배리어막과, Ta＼Cu, 또는 Ti＼Cu의 적층 구조로 이루어지는 시드층과, Cu로 이루어지는 도전 패턴을 포함한다. 일부 실시예에서, 상기 패드 보호막(86)은 절연성 유기 물질로 이루어진다. 예를 들면, 패드 보호막(86)은 아졸 화합물 (azole compound), 또는 Cu를 포함하는 아졸 화합물로 이루어질 수 있다. 다른 일부 실시예에서, 패드 보호막(86)은 금속으로 이루어진다. 예를 들면, 상기 패드 보호막(86)은 Ni, Pd, Au, Sn, Ag, Pb, Bi, 또는 이들의 조합으로 이루어진다. 일부 실시예에서, 상기 패드 보호막(86)은 약 0.01 ∼ 1.0 ㎛의 두께로 형성된다.
상기 집적회로 소자(100)에서, 상기 층간절연막(114)은 FEOL (front-end-of-line) 구조(110)의 일부를 구성한다. 상기 FEOL 구조(110)는 상기 층간절연막(114)에 의해 절연되는 부분을 포함하는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 복수의 집적회로부(112)를 더 포함한다. 일부 실시예에서, 상기 복수의 집적회로부(112)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), DRAM (dynamic random access memory), SRAM (static RAM), 플래시 (flash) 메모리, EEPROM (electrically erasable programmable read-only memory), PRAM (phase-change random access memory), MRAM (magnetic RAM), RRAM (resistive RAM), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 집적회로부(112)는 상기 기판(102)의 도전 영역(도시 생략)에 전기적으로 연결될 수 있다. 또한, 상기 복수의 집적회로부(112)는 각각 상기 층간절연막(114)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다. 첨부 도면에서, 상기 층간절연막(114)은 1 개의 층으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 예를 들면, 상기 층간절연막(114)은 산화막, 질화막, 또는 실리콘 산화막 보다 큰 유전 상수를 가지는 고유전막으로부터 선택되는 적어도 하나의 막을 포함하는 적층 구조로 이루어질 수 있다.
상기 집적회로 소자(100)는 상기 FEOL 구조(110) 위에 형성된 BEOL (back-end-of-line) 구조(150)를 더 포함한다. 상기 BEOL 구조(150)는 금속층간절연막(152)과, 상기 금속층간절연막(152)에 의해 절연되는 부분을 포함하는 복수의 다층 배선 패턴(154)을 포함한다. 상기 복수의 금속 배선층(156)은 상기 복수의 다층 배선 패턴(154)의 일부를 구성한다. 상기 복수의 다층 배선 패턴(154)은 각각 복수의 금속 배선층(156) 및 복수의 콘택 플러그(158)로 이루어진다.
상기 BEOL 구조(150)는 상기 FEOL 구조(110)의 집적 회로부(112) 내에 형성되어 있는 개별 소자들을 상기 기판(102) 위에 형성되는 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 일부 실시예에서, 상기 BEOL 구조(150)는 상기 배선 구조들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 시일링(seal ring) (도시 생략)을 더 포함하도록 형성될 수 있다.
상기 FEOL 구조(110)와 BEOL 구조(150) 사이에는 식각 정지층(120)이 개재되어 있다. 상기 식각 정지층(120)은 실리콘 질화막으로 이루어질 수 있다. 일부 실시예에서, 상기 식각 정지층(120)은 생략될 수 있다.
상기 비아홀(130)은 상기 기판(102), FEOL 구조(110), 및 식각 정지층(120)을 관통하여 형성되고, 상기 TSV 콘택 패턴(VC)의 내부 플러그 부분(VC1)은 비아홀(130) 내부에서 상기 비아홀(130)의 전체 길이에 걸쳐서 연장된다.
복수의 콘택 패드(160)가 상기 금속층간절연막(152) 위에 형성되고 상기 복수의 다층 배선 패턴(154)에 전기적으로 연결된다. 상기 BEOL 구조(150) 위에는 상기 복수의 콘택 패드(160)를 일부 노출시키는 패시베이션층(162)이 더 형성되어 있다. 복수의 범프(164)가 상기 패시베이션층(162)을 통해 노출되는 복수의 콘택 패드(160)에 전기적으로 연결되어 있다.
도 2a 내지 도 2p는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(200) (도 2p참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2p에 있어서, 도 1에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 2a를 참조하면, 기판(102)상에 FEOL 구조(110)를 형성하고, 상기 FEOL 구조(110) 위에 식각 정지층(120)을 형성한 후, 상기 식각 정지층(120) 위에 마스크 패턴(122)을 형성한다. 상기 마스크 패턴(122)에는 상기 식각 정지층(120)의 상면을 일부 노출시키는 적어도 1 개의 홀(122H)이 형성되어 있다.
일부 실시예에서, 상기 기판(102)은 반도체 웨이퍼이다. 적어도 하나의 실시예에서, 상기 기판(102)은 Si (silicon)을 포함한다. 다른 일부 실시예에서, 상기 기판(102)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(102)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(102)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예에서, 상기 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(102)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 식각 정지층(120)은 약 200 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다. 상기 식각 정지층(120)을 형성하기 위하여 CVD (chemical vapor deposition) 공정을 이용할 수 있다.
상기 마스크 패턴(122)은 포토레지스트 재료로 이루어질 수 있다.
도 2b를 참조하면, 상기 마스크 패턴(122) (도 2a 참조)을 식각 마스크로 이용하여 상기 식각 정지층(120) 및 층간절연막(114)을 식각하고, 이어서 상기 기판(102)을 일부 식각하여 비아홀 (via hole)(130)을 형성한다. 상기 비아홀(130)은 FEOL 구조(110)의 층간절연막(114)을 관통하여 기판(102) 내에서 기판(102)의 두께 방향으로 소정 길이 만큼 연장되는 형상을 가진다.
상기 비아홀(130)을 형성하기 위하여 이방성 식각 공정 또는 레이저 드릴링 (laser drilling) 기술을 이용할 수 있다. 상기 비아홀(130)의 폭 및 깊이는 첨부 도면에 예시된 바에 제한되는 것은 아니며, 필요에 따라 다양한 치수로 형성될 수 있다.
상기 비아홀(130)이 형성된 후, 상기 마스크 패턴(122) (도 2a 참조)을 제거하여 상기 식각 정지층(120)의 상면을 노출시킨다.
도 2c를 참조하면, 상기 비아홀(130)의 내부 측벽 및 저면을 덮는 절연막(132)을 형성한다.
상기 절연막(132)은 상기 비아홀(130) 내부에서 노출되는 기판(102)의 표면, 층간절연막(114)의 표면, 및 식각 정지층(120)의 표면을 덮도록 형성될 수 있다. 일부 실시예에서, 상기 절연막(132)은 실리콘 산화막으로 이루어질 수 있다. 일부 실시예에서, 상기 절연막(132)을 형성하기 위하여 CVD 공정을 이용할 수 있다.
도 2d를 참조하면, 상기 비아홀(130) 내부에서 상기 절연막(132) 위에 상기 비아홀(130)의 저면으로부터 일부를 소정 두께 만큼 채우는 희생 패턴(134)을 형성한다.
상기 희생 패턴(134)은 다양한 재료로 구성될 수 있다. 상기 희생 패턴(134)을 구성하는 재료는 예를 들면 아스팩트 비 (aspect ratio)가 비교적 크고 직경이 비교적 작은 좁고 깊은 홀의 내부를 충진 가능한 재료로 이루어질 수 있다. 일부 실시예에서, 싱기 희생 패턴(134)은 기판(102)의 두께 방향을 따르는 총 길이의 대략 1/2, 또는 그 이하의 높이를 가지도록 형성될 수 있다.
일부 실시예에서, 상기 희생 패턴(134)은 폴리머, 포토레지스트 재료, 질화막 또는 산화막 중에서 선택되는 적어도 하나의 재료로 이루어진다. 예를 들면, 상기 희생 패턴(134)은 BCB (benzocyclobutene)와 같은 폴리머로 이루어질 수 있다. 적어도 하나의 실시예에서, 상기 희생 패턴(134)은 상기 절연막(132)과의 사이에 식각 선택비를 가지는 물질로 이루어질 수 있다.
일부 실시예에서, 상기 희생 패턴(134)을 형성하기 위하여 스핀 코팅 (spin coating) 공정을 이용할 수 있다. 또는, 상기 희생 패턴(134)을 형성하기 위하여, 먼저 CVD, PVD (physical vapor deposition), 또는 ALD (atomic layer deposition) 공정에 의해 상기 복수의 비아홀(130) 내부를 채우는 희생막(도시 생략)을 형성한 후, 상기 희생막의 일부를 에치백에 의해 제거하고, 상기 희생막의 나머지 일부로 이루어지는 상기 희생 패턴(134)만 남도록 하는 공정을 이용할 수도 있다.
도 2e를 참조하면, 상기 비아홀(130) 내에 제1 배리어막(136)을 형성한다.
상기 제1 배리어막(136)은 상기 비아홀(130) 내에서 상기 절연막(138) 및 상기 희생 패턴(134)을 덮도록 형성된다. 본 예에서는 상기 제1 배리어막(136)이 상기 절연막(132) 위에서 상기 비아홀(130)의 외부까지 연장되도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 제1 배리어막(136)은 상기 비아홀(130) 내부에만 형성될 수 있다.
일부 실시예에서, 상기 제1 배리어막(136)은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예에서, 상기 제1 배리어막(136)을 형성하기 위하여 PVD 공정을 이용할 수 있다. 일부 실시예에서, 상기 제1 배리어막(136)은 부분적으로 서로 다른 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 제1 배리어막(136)은 상기 비아홀(130) 외부에서는 상기 절연막(132)의 상면 위에 약 1000 ∼ 2000 Å의 두께로 형성되고, 상기 비아홀(130) 내부에서는 상기 절연막(132) 위에 약 40 ∼ 50 Å의 두께로 형성될 수 있다.
도 2f를 참조하면, 상기 비아홀(130) 내에서 상기 제1 배리어막(136) 위에 제1 시드층(140) 및 제1 도전층(142)을 형성한다.
상기 제1 시드층(140)은 상기 비아홀(130)의 내부 및 외부에서 상기 제1 배리어막(136)을 덮도록 형성된다. 일부 실시예에서, 상기 제1 시드층(140)은 Ta＼Cu, 또는 Ti＼Cu의 적층 구조로 이루어진다. 일부 실시예에서, 상기 제1 시드층(140)은 PVD 공정에 의해 형성된다.
상기 제1 도전층(142)은 상기 제1 배리어막(136) 위에서 상기 비아홀(130)을 채우기에 충분한 두께로 형성된다. 일부 실시예에서, 상기 제1 도전층(142)은 Cu로 이루어진다. 예를 들면, 상기 제1 도전층(142)을 형성하기 위하여, 전기 도금 공정을 이용하여 상기 시드층(140)의 표면으로부터 Cu막을 형성할 수 있다. 다른 일부 실시예에서, 상기 제1 도전층(142)은 W 또는 Al로 이루어진다. 이 경우, 상기 제1 시드층(140)은 생략할 수 있다. 예를 들면, PVD 공정을 이용하여 상기 제1 배리어막(142)의 바로 위에 상기 제1 도전층(142)을 형성할 수 있다.
상기 비아홀(130) 내에서 상기 제1 시드층(140) 및 제1 도전층(142)으로 채워야 할 공간의 아스펙트 비는 비아홀(130) 전체의 아스펙트 비와 비교할 때 현저하게 작다. 따라서, 상기 제1 시드층(140) 및 제1 도전층(142)을 형성하는 데 있어서, 상기 제1 시드층(140) 및 제1 도전층(142)의 박리 (delamination)와 같은 문제를 야기하지 않고 상기 비아홀(130)의 내부 공간이 상기 제1 시드층(140) 및 제1 도전층(142)에 의해 양호하게 매립될 수 있다.
도 2g를 참조하면, 상기 식각 정지층(120)을 스토퍼 (stopper)로 이용하여 상기 제1 도전층(142)을 포함하는 결과물을 CMP (chemical mechanical polishing) 공정에 의해 연마하여, 상기 제1 도전층(142)을 복수의 비아홀(130) 내부에 매립되는 복수의 제1 도전 패턴(142P)으로 분리한다.
그 결과, 상기 복수의 비아홀(130) 내부에는 상기 제1 배리어막(136), 제1 시드층(140), 및 상기 제1 도전 패턴(142P)으로 이루어지는 복수의 제1 TSV 콘택 패턴(VA)이 형성된다. 상기 복수의 제1 TSV 콘택 패턴(VA)은 상기 복수의 비아홀(130)의 입구측 일단으로부터 비아홀(130)의 일부를 채우도록 비아홀(130)의 내부에 매립되어 있고 비아홀(130)의 입구측에서 대략 평탄한 상면을 가진다.
도 2h를 참조하면, 상기 제1 도전 플러그(142P) 및 상기 식각 정지층(120) 위에 BEOL 구조(150)를 형성한다. 상기 BEOL 구조(150)는 금속층간절연막(152)과, 상기 금속층간절연막(152)에 의해 절연되는 부분을 포함하는 복수의 다층 배선 패턴(154)을 포함한다.
상기 복수의 다층 배선 패턴(154) 중 적어도 일부는 상기 복수의 제1 도전 플러그(142P)에 전기적으로 연결된다. 상기 복수의 다층 배선 패턴(154)은 각각 복수의 금속 배선층(156) 및 복수의 콘택 플러그(158)로 이루어진다.
도 2h에서, 상기 다층 배선 패턴(154)이 3 층의 금속 배선층(156) 및 3 층의 콘택 플러그(158)를 포함하는 것으로 예시되어 있으나, 이는 설명의 간략화를 위하여 예시한 것에 불과한 것으로, 본 발명의 기술적 사상의 범위가 이에 한정되는 것은 아니다. 또한, 도 2h에 도시된 상기 다층 배선 패턴(154)에서 금속 배선층(156) 및 콘택 플러그(158)의 연결 구조는 예시에 불과하며, 본 발명의 범위가 도 2h에 예시된 구조에 한정되는 것은 아니다.
일부 실시예에서, 상기 복수의 금속 배선층(156) 및 복수의 콘택 플러그(158)는 각각 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예에서, 상기 복수의 금속 배선층(156) 및 복수의 콘택 플러그(158)는 서로 동일한 재료로 구성될 수 있다. 다른 실시예에서, 상기 복수의 금속 배선층(156) 및 복수의 콘택 플러그(158) 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다.
일부 실시예에서, 상기 금속층간절연막(152) 내에는 상기 다층 배선 패턴(154)과 동일 레벨에 형성되는 다른 복수의 다층 배선 패턴들(도시 생략)이 형성된다.
상기 금속층간절연막(152) 위에 상기 복수의 다층 배선 패턴(154)에 전기적으로 연결되는 복수의 콘택 패드(160)를 형성한다. 상기 복수의 콘택 패드(160)는 Al로 이루어질 수 있다.
상기 BEOL 구조(150) 위에 상기 복수의 콘택 패드(160)를 일부 노출시키는 패시베이션층(162)을 형성한다. 일부 실시예에서, 상기 패시베이션층(162)은 폴리이미드 (polyimide) 또는 실리콘 질화막으로 이루어질 수 있다.
상기 패시베이션층(162)을 통해 노출되는 복수의 콘택 패드(160)에 전기적으로 연결되는 복수의 범프(164)를 형성한다.
상기 복수의 범프(164)는 각각 제1 금속층(164A) 및 제2 금속층(164B)의 적층 구조를 가진다. 일부 실시예에서, 상기 제1 금속층(164A)은 Cu, Ni, 또는 이들의 합금으로 이루어진다. 일부 실시예에서, 상기 제2 금속층(164B)은 Sn, Ag, Pb, Au, Cu, Bi, 또는 이들의 합금으로 이루어진다. 예를 들면, 상기 제2 금속층(164B)은 Sn 및 Ag의 합금으로 이루어질 수 있다. 상기 제1 금속층(164A) 및 제2 금속층(164B)은 전기 도금 공정 및 리플로우 (reflow) 공정을 순차적으로 수행하여 형성될 수 있다.
일부 실시예에서, 상기 복수의 범프(164)는 상기 콘택 패드(160)와 상기 제1 금속층(164A)과의 사이에 개재되는 제2 시드층(도시 생략)을 더 포함할 수 있다. 상기 제2 시드층은 Ti＼Cu, 또는 TiW＼Cu의 적층 구조로 이루어질 수 있다. 상기 제1 금속층(164A)을 전기 도금 공정으로 형성하기 위하여 상기 제2 시드층을 이용할 수 있다.
도 2i를 참조하면, 기판(102)에서 상기 복수의 범프(164)가 형성되어 있는 표면에 접착 코팅층(170)을 인가하고, 상기 접착 코팅층(170)을 부착 재료로 이용하여 상기 복수의 범프(164)가 형성된 기판(102)을 상기 웨이퍼 지지 기판(172)상에 탑재한다.
일부 실시예에서, 상기 접착 코팅층(170)은 고온 하에서 분해될 수 있는 폴리머 접착제로 이루어진다. 예를 들면, 상기 접착 코팅층(170)은 폴리노르보르넨 (polynorbornenes) 또는 폴리(알킬 카르보네이트) (poly(alkyl carbonates) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 접착 코팅층(170)은 스핀 코팅, 스프레이 코팅, 또는 라미네이션 등과 같은 기술을 이용하여 상기 복수의 범프(164)가 형성된 기판(102)상에 인가된다. 일부 실시예에서, 상기 접착 코팅층(170)이 인가된 기판(102)에 대하여 소프트 베이킹 (soft baking) 또는 노광 공정이 행해질 수 있다.
일부 실시예에서, 상기 웨이퍼 지지 기판(172)은 블랭크 (blank) 실리콘 웨이퍼, 또는 유리 지지 기판으로 이루어진다.
상기 기판(102) 중 상기 웨이퍼 지지 기판(172)으로 덮인 측의 반대 측인 기판 저면(102B)은 외부로 노출되어 있다.
도 2j를 참조하면, 상기 복수의 희생 패턴(134)이 노출될 때까지 백랩핑 (backlapping) 공정을 행하여 기판 저면(102B) (도 2i 참조)으로부터 기판(102)을 일부 제거한다.
상기 복수의 희생 패턴(134)을 노출시키기 위하여, 상기 백랩핑 공정중에 기판 저면(102B)으로부터 기판(102)을 소정 두께 만큼 제거하고, 복수의 희생 패턴(134)을 감싸고 있는 절연막(132)의 일부를 제거한다. 그 결과, 노출된 복수의 희생 패턴(134)의 주위에 기판(102)의 평탄화된 백사이드(102C)가 노출된다.
도 2k를 참조하면, 상기 노출된 복수의 희생 패턴(134) (도 2j 참조)을 제거한다.
상기 복수의 희생 패턴(134)을 제거하기 위하여 상기 복수의 희생 패턴(134)을 구성하는 재료에 따라 다양한 공정을 이용할 수 있다. 예를 들면, 습식 식각 공정 또는 애싱 및 스트립 공정을 이용하여 상기 복수의 희생 패턴(134)을 제거할 수 있다.
상기 노출된 복수의 희생 패턴(134)을 제거한 후, 상기 비아홀(130)을 통해 절연막(132) 및 제1 배리어막(136)이 노출된다. 일부 실시예에서, 상기 비아홀(130) 내부로부터 복수의 희생 패턴(136)을 제거할 때, 상기 비아홀(130) 내에서 제1 배리어막(136)의 일부도 제거되어 상기 비아홀(130)을 통해 상기 제1 시드층(140)이 노출될 수도 있다. 다른 일부 실시예에서, 상기 비아홀(130) 내부로부터 복수의 희생 패턴(136)을 제거할 때, 상기 비아홀(130) 내에서 상기 제1 배리어막(136)의 일부 및 상기 제1 시드층(140)의 일부도 제거되어 상기 비아홀(130)을 통해 상기 제1 도전 패턴(142P)이 노출될 수 있다.
도 2l을 참조하면, 기판(102)의 백사이드(102C) 측으로부터 개방되어 있는 복수의 비아홀(130) 내에 상기 복수의 비아홀(130)의 내부에서 노출되는 절연막(132) 및 제1 배리어막(136)을 덮는 제2 배리어막(176)을 형성한다.
상기 제2 배리어막(176)은 복수의 비아홀(130)의 내부 뿐 만 아니라 기판(102)의 백사이드(102C) 위에도 형성된다.
도 2k의 공정을 행한 결과로서 상기 복수의 비아홀(130) 내에 상기 제1 시드층(140)이 노출되어 있는 경우에는, 상기 복수의 비아홀(130) 내에서 제2 배리어막(176)은 절연막(132) 및 제1 시드층(140)의 바로 위에 형성된다. 다른 일부 실시예에서, 상기 비아홀(130) 내에 제1 도전 패턴(142P)이 노출되어 있는 경우에는, 상기 복수의 비아홀(130) 내에서 제2 배리어막(176)은 상기 제1 도전 패턴(142P)의 바로 위에 형성된다.
도 2m를 참조하면, 상기 비아홀(130) 내에서 상기 제2 배리어막(176) 위에 제2 시드층(180) 및 제2 도전층(182)을 형성한다.
상기 제2 시드층(180)은 상기 비아홀(130)의 내부 및 외부에서 상기 제2 배리어막(176)을 덮도록 형성된다. 일부 실시예에서, 상기 제2 시드층(180)은 Ta＼Cu, 또는 Ti＼Cu의 적층 구조로 이루어진다. 일부 실시예에서, 상기 제2 시드층(180)은 PVD 공정에 의해 형성된다.
상기 제2 도전층(182)은 상기 제2 배리어막(176) 위에서 상기 비아홀(130)을 채우기에 충분한 두께로 형성된다. 일부 실시예에서, 상기 제2 도전층(182)은 Cu로 이루어진다. 예를 들면, 상기 제2 도전층(182)을 형성하기 위하여, 전기 도금 공정을 이용하여 상기 제2 시드층(180)의 표면으로부터 Cu막을 형성할 수 있다. 다른 일부 실시예에서, 상기 제2 도전층(182)은 W 또는 Al로 이루어진다. 이 경우, 상기 제2 시드층(180)은 생략할 수 있다. 예를 들면, PVD 공정을 이용하여 상기 제2 배리어막(176)의 바로 위에 상기 제2 도전층(182)을 형성할 수 있다.
상기 비아홀(130) 내에서 상기 제2 시드층(180) 및 제2 도전층(182)으로 채워야 할 공간의 아스펙트 비는 비아홀(130) 전체의 아스펙트 비와 비교할 때 현저하게 작다. 따라서, 상기 제2 시드층(180) 및 제2 도전층(182)을 형성하는 데 있어서, 상기 제2 시드층(180) 및 제2 도전층(182)의 박리와 같은 문제를 야기하지 않고 상기 비아홀(130)의 내부 공간이 상기 제2 시드층(180) 및 제2 도전층(182)에 의해 양호하게 매립될 수 있다.
도 2n을 참조하면, 상기 제2 도전층(182) 위에 복수의 제1 마스크 패턴(184)을 형성한다.
상기 복수의 제1 마스크 패턴(184)은 각각 상기 복수의 비아홀(130)이 형성된 위치에 대응하여 상기 비아홀(130)의 제1 폭(W1) 보다 더 큰 제2 폭(W2)을 가지도록 형성된다. 일부 실시예에서, 상기 복수의 제1 마스크 패턴(184)은 포토레지스트 패턴으로 이루어진다.
도 2o를 참조하면, 상기 복수의 제1 마스크 패턴(184)을 식각 마스크로 이용하여 상기 제2 도전층(182)을 등방성 식각하여, 상기 제2 도전층(182)을 복수의 제2 도전 패턴(182P)으로 분리한다.
그 후, 상기 기판(102)의 백사이드(102C) 위에서 복수의 제2 도전 패턴(182P) 사이에 있는 제2 시드층(180)의 일부 및 상기 제2 배리어막(176)의 일부를 제거하여, 상기 복수의 제2 도전 패턴(182P) 주위에서 상기 기판(102)의 백사이드(102C)를 노출시킨다.
일부 실시예에서, 상기 제2 도전층(182)의 등방성 식각은 습식 식각 공정을 이용한다. 일부 실시예에서, 상기 제2 시드층(180)의 일부 및 상기 제2 배리어막(176)의 일부를 제거하기 위하여 습식 식각 또는 건식 식각 공정을 이용할 수 있다. 일부 실시예에서, 상기 제2 시드층(180)의 일부 및 상기 제2 배리어막(176)의 일부가 제거된 후, 제2 베리어막(176)의 노출되는 측벽으로부터 언더컷이 형성되어 제2 베리어막(176)의 수평 방향의 폭이 제2 시드층(180)의 수평 방향의 폭보다 작아질 수 있다. 그리고, 제2 베리어막(176)의 측벽은 수직 방향으로 연장되는 직선 형태 또는 라운드 형태를 가질 수 있다.
그 결과, 상기 복수의 비아홀(130) 내부에는 상기 제2 배리어막(176), 제2 시드층(180), 및 상기 제2 도전 패턴(182P)으로 이루어지는 복수의 제2 TSV 콘택 패턴(VB1)이 형성된다. 상기 복수의 제2 TSV 콘택 패턴(VB1)은 각각 비아홀(130) 내에서 상기 제1 TSV 콘택 패턴(VA)과 접촉한다. 따라서, 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB1)으로 이루어지는 복수의 TSV 콘택 패턴이 형성된다.
상기 복수의 제2 TSV 콘택 패턴(VB1)은 기판(102)의 백사이드(102C)측에 인접한 비아홀(130)의 타단 근방에서 비아홀(130)의 내부로부터 비아홀(130)의 외부까지 일체로 연장되는 형상을 가진다. 상기 복수의 제2 TSV 콘택 패턴(VB1)은 비아홀(130)의 내부에 위치되고 제3 폭(W3)을 가지는 내부 플러그 부분(VB11)과, 상기 제3 폭(W3) 보다 더 큰 제4 폭(W4)을 가지고 기판(102)의 백사이드(102C)상에 연장되고 기판(102)의 외측 방향으로 돌출되어 있는 외부 패드 부분(VB12)을 포함한다.
상기 외부 패드 부분(VB12)은 기판(102)의 백사이드(102C)로부터 멀어질수록 그 폭이 더 작아진다.
도 2p를 참조하면, 복수의 제1 마스크 패턴(184) (도 2o 참조)을 제거하여, 상기 복수의 제2 TSV 콘택 패턴(VB1)의 외부측 말단부인 상기 외부 패드 부분(VB12)의 상면을 노출시킨 후, 상기 외부 패드 부분(VB12)중 상기 제2 도전 패턴(182P)의 노출된 표면을 덮는 패드 보호막(186)을 형성한다. 상기 패드 보호막(186)은 상기 제2 도전 패턴(182P)의 노출된 표면이 산화되는 것을 방지하는 역할을 할 수 있다.
일부 실시예에서, 상기 패드 보호막(186)은 절연 물질로 이루어진다. 상기 패드 보호막(186)은 유기 물질막으로 이루어질 수 있다.
일부 실시예에서, 상기 패드 보호막(186)은 상기 제2 도전 패턴(182P)의 노출된 표면을 OSP (organic solderability preservative) 방식으로 표면 처리하여 얻어진 유기 물질막으로 이루어진다. 다른 일부 실시예에서, 상기 패드 보호막(186)은 상기 제2 도전 패턴(182P)을 구성하는 금속, 예를 들면 구리 표면과 전자 친화도가 높은 물질을 함유할 수 있으며, 상기 물질의 높은 전자 친화도를 이용하여, 상기 제2 도전 패턴(182P)의 표면에만 모노머 (monomer)로 이루어지는 단일층 (monolayer), 또는 상기 단일층이 반복적으로 적층된 다중층을 형성함으로써 상기 패드 보호막(186)을 형성할 수 있다. 다른 일부 실시예에서, 상기 패드 보호막(186)은 프리플럭스 (pre-flux) 코팅 방식으로 형성될 수 있다.
상기 패드 보호막(186)은 아졸 화합물 (azole compound), 또는 Cu를 포함하는 아졸 화합물로 이루어질 수 있다. 예를 들면, 상기 패드 보호막(186)은 벤조트리아졸 (benzotriazoles), 피롤 (pyrroles), 이미다졸 (imidazoles), 피라졸 (pyrazoles), 트리아졸 (triazoles), 인돌 (indoles), 벤트이미다졸 (benzimidazoles), 인다졸 (indazoles), 또는 퓨린 (purines) 중에서 선택되는 적어도 하나의 화합물로 이루어질 수 있다.
일부 실시예에서, 상기 패드 보호막(186)은 약 0.01 ∼ 1.0 ㎛의 두께로 형성된다.
다른 일부 실시예에서, 패드 보호막(186)은 도전성 물질로 이루어질 수 있다. 예를 들면, 상기 패드 보호막(186)은 Ni, Pd, Au, Sn, Ag, Pb, Bi, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 필요에 따라 상기 접착 코팅층(170) 및 웨이퍼 지지 기판(172)을 제거하여 상기 복수의 범프(164)를 노출시킬 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(300) (도 3b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 및 도 3b에 있어서, 도 1과, 도 2a 내지 도 2p에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 3a를 참조하면, 도 2a 내지 도 2o를 참조하여 설명한 바와 같은 일련의 공정들을 수행하여, 기판(102)에 형성된 비아홀(130)의 내부로부터 외부로 연장되는 복수의 제2 TSV 콘택 패턴(VB1)을 형성한다.
단, 상기 복수의 제1 마스크 패턴(184) 대신 도전성 재료로 이루어지는 복수의 제1 마스크 패턴(284)을 형성한다. 일부 실시예에서, 상기 복수의 제1 마스크 패턴(284)은 Sn, Ag, Pb, Au, Cu, Bi, 또는 이들의 합금으로 이루어질 수 있다. 예를 들면, 상기 복수의 제1 마스크 패턴(284)은 Sn 및 Ag의 합금으로 이루어질 수 있다. 일부 실시에에서, 상기 복수의 제1 마스크 패턴(284)은 전기 도금, CVD, 또는 PVD 공정에 의해 형성될 수 있다.
도 3b를 참조하면, 상기 복수의 제2 TSV 콘택 패턴(VB1) 위에 상기 복수의 제1 마스크 패턴(284)이 남아 있는 상태에서, 상기 복수의 제1 마스크 패턴(284)을 리플로우(reflow)시켜, 상기 복수의 제2 TSV 콘택 패턴(VB1)의 외부 패드 부분(VB12)의 노출된 표면을 덮는 복수의 리플로우된 제1 마스크 패턴으로 이루어지는 패드 보호막(284P)을 형성한다. 일부 실시예에서, 상기 패드 보호막(284P)은 상기 외부 패드 부분(VB12)의 노출된 표면 뿐 만 아니라, 그 하부에 있는 제2 배리어막(176) 및 제2 시드층(180)을 덮도록 형성될 수 있다.
일부 실시예에서, 상기 복수의 제1 마스크 패턴(284)의 리플로우 공정은 약 200 ∼ 300 ℃의 온도하에서 행해진다.
상기 복수의 외부 패드 부분(VB12)의 노출된 표면이 상기 복수의 패드 보호막(284P)으로 덮이게 됨으로써, 상기 복수의 외부 패드 부분(VB12)이 산화되는 것을 방지할 수 있다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(400) (도 4f 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4f에 있어서, 도 1 내지 도 3b에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 4a를 참조하면, 도 2a 내지 도 2l을 참조하여 설명한 바와 같은 일련의 공정들을 수행하여, 기판(102)의 백사이드(102C) 측으로부터 개방되어 있는 복수의 비아홀(130)의 내부 및 기판(102)의 백사이드(102C)의 위에 제2 배리어막(176)을 형성하고, 도 2m을 참조하여 설명한 바와 같은 방법으로, 상기 제2 배리어막(176)의 위에 제2 시드층(180)을 형성한다.
그 후, 상기 기판(102)의 백사이드(102C) 위에 상기 제2 시드층(180)을 덮는 분리용 마스크 패턴(378)을 형성한다. 상기 분리용 마스크 패턴(378)에는 상기 복수의 비아홀(130)을 노출시키는 복수의 개구(378H)가 형성되어 있다. 상기 복수의 개구(378H)의 내부 측벽(378S)에 의해 상기 개구(378H)의 폭이 한정된다.
상기 분리용 마스크 패턴(378)은 상기 복수의 비아홀(130) 중 서로 인접한 2 개의 비아홀(130) 사이의 영역에서 상기 기판(102)의 백사이드(102C)를 덮도록 형성된다. 일부 실시예에서, 상기 분리용 마스크 패턴(378)은 포토레지스트 패턴으로 이루어진다.
도 4b를 참조하면, 도 2m을 참조하여 제2 도전층(182)을 형성하는 공정에 대하여 설명한 바와 유사한 방법으로, 상기 비아홀(130) 내부 및 외부에서 상기 제2 시드층(180) 위에 제2 도전층(382)을 형성한다.
일부 실시예에서, 상기 제2 도전층(382)은 상기 제2 시드층(180) 위에서 상기 비아홀(130)의 내부 및 상기 분리용 마스크 패턴(378)에 형성된 개구(378H)를 채우면서 상기 분리용 마스크 패턴(378)의 상면을 덮기에 충분한 두께를 가지도록 형성된다.
일부 실시예에서, 상기 제2 도전층(382)은 Cu로 이루어진다. 예를 들면, 상기 제2 도전층(382)을 형성하기 위하여, 전기 도금 공정을 이용하여 상기 제2 시드층(180)의 표면으로부터 Cu막을 형성할 수 있다. 다른 일부 실시예에서, 상기 제2 도전층(382)은 W 또는 Al로 이루어진다. 이 경우, 상기 제2 시드층(180)은 생략할 수 있다. 예를 들면, PVD 공정을 이용하여 상기 제2 배리어막(176)의 바로 위에 상기 제2 도전층(382)을 형성할 수 있다.
도 4c를 참조하면, 도 2n을 참조하여 설명한 바와 같은 방법으로, 상기 제2 도전층(382) 위에 복수의 제1 마스크 패턴(184)을 형성한다.
상기 복수의 제1 마스크 패턴(184)은 각각 상기 분리용 마스크 패턴(378)에 형성된 개구(378H)와 수직적으로 오버랩되는 위치에서 상기 복수의 비아홀(130)이 형성된 위치에 대응하여 형성된다.
도 4d를 참조하면, 도 2o를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 제1 마스크 패턴(184)을 식각 마스크로 이용하여 상기 제2 도전층(382)을 등방성 식각하여, 상기 제2 도전층(382)을 복수의 제2 도전 패턴(382P)으로 분리한다. 상기 제2 도전층(382)의 등방성 식각 공정시 상기 분리용 마스크 패턴(378)을 식각 정지층으로 이용하여, 상기 분리용 마스크 패턴(378)의 적어도 일부가 노출될 때까지 상기 제2 도전층(382)을 등방성 식각할 수 있다.
상기 분리용 마스크 패턴(378)을 사용함으로써, 상기 제2 도전층(382)을 등방성 식각하는 동안 상기 제2 도전층(382)의 식각이 충분한 깊이로 이루어지지 않는 경우에도, 서로 이웃하는 2 개의 비아홀(130) 사이에서 제2 도전층(382)이 서로 분리되지 않고 연결된 상태로 남게 되는 것을 방지할 수 있다.
도 4e를 참조하면, 도 4d의 결과물로부터 상기 분리용 마스크 패턴(378)을 제거한다. 이 때, 상기 제1 마스크 패턴(184)이 상기 분리용 마스크 패턴(378)과 동일한 물질로 이루어지는 경우, 상기 제1 마스크 패턴(184) 및 분리용 마스크 패턴(378)은 동시에 제거된다.
일부 실시예에서, 상기 제1 마스크 패턴(184)이 상기 분리용 마스크 패턴(378)과 다른 물질로 이루어지는 경우, 상기 분리용 마스크 패턴(378)을 제거하는 동안 상기 제1 마스크 패턴(184)은 제거되지 않고 적어도 일부가 남아 있을 수 있다. 이 경우, 상기 제1 마스크 패턴(184)을 제거하기 위한 별도의 공정을 수행할 수 있다.
상기 분리용 마스크 패턴(378)이 제거된 후, 상기 기판(102)의 백사이드(102C) 위에서 복수의 제2 도전 패턴(382P) 사이에 있는 제2 시드층(180)의 일부 및 상기 제2 배리어막(176)의 일부를 제거하여, 상기 복수의 제1 마스크 패턴(184) 주위에서 상기 기판(102)의 백사이드(102C)를 노출시킨다.
그 결과, 상기 복수의 비아홀(130) 내부에는 상기 제2 배리어막(176), 제2 시드층(180), 및 상기 제2 도전 패턴(382P)으로 이루어지는 복수의 제2 TSV 콘택 패턴(VB2)이 형성된다. 상기 복수의 제2 TSV 콘택 패턴(VB2)은 각각 비아홀(130) 내에서 상기 제1 TSV 콘택 패턴(VA)과 접촉한다. 따라서, 상기 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB2)으로 이루어지는 복수의 TSV 콘택 패턴이 형성된다.
상기 복수의 제2 TSV 콘택 패턴(VB2)은 기판(102)의 백사이드(102C)측에 인접한 비아홀(130)의 타단 근방에서 비아홀(130)의 내부로부터 비아홀(130)의 외부까지 일체로 연장되는 형상을 가진다. 상기 복수의 제2 TSV 콘택 패턴(VB2)은 비아홀(130)의 내부에 위치되고 제5 폭(W5)을 가지는 내부 플러그 부분(VB21)과, 상기 제5 폭(W5) 보다 더 큰 제6 폭(W6)을 가지고 기판(102)의 백사이드(102C)상에 연장되고 기판(102)의 외측 방향으로 돌출되어 있는 외부 패드 부분(VB22)을 포함한다.
상기 외부 패드 부분(VB22)은 기판(102)의 백사이드(102C)로부터 멀어질수록 그 폭이 더 작아진다.
도 4f를 참조하면, 도 2p를 참조하여 설명한 바와 같은 방법으로, 상기 외부 패드 부분(VB22)중 상기 제2 도전 패턴(382P)의 노출된 표면을 덮는 패드 보호막(186)을 형성한다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(500) (도 5c 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5c에 있어서, 도 1 내지 도 4f에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 도 4a 내지 도 4d를 참조하여 설명한 바와 같은 일련의 공정들을 수행하여, 기판(102)에 형성된 비아홀(130)의 내부로부터 외부로 연장되는 복수의 제2 도전 패턴(382P)을 형성한다.
단, 상기 복수의 제1 마스크 패턴(184) 대신 도 3a를 참조하여 설명한 바와 같은 도전성 재료로 이루어지는 복수의 제1 마스크 패턴(284)을 형성한다.
도 5b를 참조하면, 도 4e를 참조하여 설명한 바와 유사한 방법을 이용하여, 도 5a의 결과물로부터 상기 분리용 마스크 패턴(378)을 제거한다. 상기 제1 마스크 패턴(284)은 상기 분리용 마스크 패턴(378)과 다른 물질로 이루어진다. 따라서, 상기 분리용 마스크 패턴(378)을 제거하는 동안 상기 제1 마스크 패턴(284)은 제거되지 않고 남아 있다.
상기 분리용 마스크 패턴(378)이 제거된 후, 상기 기판(102)의 백사이드(102C) 위에서 복수의 제2 도전 패턴(382P) 사이에 있는 제2 시드층(180)의 일부 및 상기 제2 배리어막(176)의 일부를 제거하여, 상기 복수의 제1 마스크 패턴(284) 주위에서 상기 기판(102)의 백사이드(102C)를 노출시킨다.
그 결과, 상기 복수의 비아홀(130) 내부에는 상기 제2 배리어막(176), 제2 시드층(180), 및 상기 제2 도전 패턴(382P)으로 이루어지는 복수의 제2 TSV 콘택 패턴(VB2)이 형성된다. 상기 복수의 제2 TSV 콘택 패턴(VB2)은 각각 비아홀(130) 내에서 상기 제1 TSV 콘택 패턴(VA)과 접촉한다.
상기 복수의 제2 TSV 콘택 패턴(VB2)은 기판(102)의 백사이드(102C)측에 인접한 비아홀(130)의 타단 근방에서 비아홀(130)의 내부로부터 비아홀(130)의 외부까지 일체로 연장되는 형상을 가진다. 상기 복수의 제2 TSV 콘택 패턴(VB2)은 비아홀(130)의 내부에 위치되는 내부 플러그 부분(VB21)과, 기판(102)의 백사이드(102C)상에 연장되고 기판(102)의 외측 방향으로 돌출되어 있는 외부 패드 부분(VB22)을 포함한다. 상기 외부 패드 부분(VB22)은 기판(102)의 백사이드(102C)로부터 멀어질수록 그 폭이 더 작아진다.
도 5c를 참조하면, 도 3b를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 제2 TSV 콘택 패턴(VB2) 위에 상기 복수의 제1 마스크 패턴(284) (도 5b 참조)이 남아 있는 상태에서, 상기 복수의 제1 마스크 패턴(284)을 리플로우시켜, 상기 복수의 제2 TSV 콘택 패턴(VB2)의 외부 패드 부분(VB22)의 노출된 표면을 덮는 복수의 리플로우된 제1 마스크 패턴으로 이루어지는 패드 보호막(284P)을 형성한다.
상기 복수의 외부 패드 부분(VB22)의 노출된 표면이 상기 복수의 패드 보호막(284P)으로 덮이게 됨으로써, 상기 복수의 외부 패드 부분(VB22)이 산화되는 것을 방지할 수 있다.
도 6a 내지 도 6j는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(600) (도 6j 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6j에 있어서, 도 1 내지 도 5c에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 6a를 참조하면, 기판(102)상에 복수의 집적회로부(112) 및 층간절연막(114)을 포함하는 FEOL 구조(110)를 형성하고, 상기 FEOL 구조(110) 위에 식각 정지층(120)을 형성한 후, 상기 식각 정지층(120) 위에 BEOL 구조(150)를 형성한다. 상기 BEOL 구조(150)는 금속층간절연막(152) 및 복수의 다층 배선 패턴(154)을 포함한다. 상기 복수의 다층 배선 패턴(154)은 각각 복수의 금속 배선층(156) 및 복수의 콘택 플러그(158)로 이루어진다.
상기 금속층간절연막(152) 위에 복수의 콘택 패드(160)를 형성하고, 상기 BEOL 구조(150) 위에 패시베이션층(162) 및 복수의 범프(164)를 형성한다. 상기 복수의 범프(164)는 각각 제1 금속층(164A) 및 제2 금속층(164B)의 적층 구조를 가진다.
도 6b를 참조하면, 기판(102)에서 상기 복수의 범프(164)가 형성되어 있는 표면에 접착 코팅층(170)을 인가하고, 상기 접착 코팅층(170)을 부착 재료로 이용하여 상기 복수의 범프(164)가 형성된 기판(102)을 상기 웨이퍼 지지 기판(172)상에 탑재한다.
상기 기판(102) 중 상기 웨이퍼 지지 기판(172)으로 덮인 측의 반대 측인 기판(102)의 백사이드(102D)가 외부에 노출되어 있다. 상기 백사이드(102D)는 도 2i에 예시된 기판(102)의 저면(102B)에 대응되는 표면일 수 있다. 또는, 상기 백사이드(102D)는 도 2i에 예시된 기판의 저면(102B)에 대하여 백랩핑 (backlapping) 공정을 행한 결과로서 얻어진 표면, 예를 들면 도 2j에 예시된 백사이드(102C)에 대응되는 표면일 수 있다.
도 6c를 참조하면, 기판(102)의 백사이드(102D) 위에 하드마스크층(620)을 형성한 후, 상기 하드마스크층(620) 위에 마스크 패턴(622)을 형성한다. 상기 마스크 패턴(622)에는 상기 하드마스크층(620)의 상면을 일부 노출시키는 적어도 1 개의 홀(622H)이 형성되어 있다.
일부 실시예에서, 상기 하드마스크층(620)은 실리콘 질화막으로 이루어진다. 상기 하드마스크층(620)은 약 200 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다.
일부 실시예에서, 상기 마스크 패턴(622)은 포토레지스트 재료로 이루어진다.
도 6d를 참조하면, 상기 마스크 패턴(622)(도 6c 참조)을 식각 마스크로 이용하여 상기 하드마스크층(620)을 식각하여 하드마스크 패턴(620P)을 형성하고, 상기 마스크 패턴(622) 및 하드마스크 패턴(620P)을 식각 마스크로 이용하여 기판(102)을 식각하여 금속 배선층(156)을 노출시키는 복수의 비아홀(630)을 형성한다. 상기 복수의 비아홀(630)은 상기 기판(102) 및 상기 FEOL 구조(110)의 층간절연막(114)을 관통하여 연장되는 형상을 가진다.
상기 비아홀(630)을 형성하기 위하여 이방성 식각 공정 또는 레이저 드릴링 기술을 이용할 수 있다. 일부 실시예에서, 상기 비아홀(630)을 형성하기 위한 층간절연막(114)의 식각시 식각 정지층(120)을 이용하여 식각 종료점을 결정할 수 있다. 상기 비아홀(630)의 폭 및 깊이는 첨부 도면에 예시된 바에 제한되는 것은 아니며, 필요에 따라 다양한 치수로 형성될 수 있다.
상기 복수의 비아홀(630)이 형성된 후, 상기 마스크 패턴(622)(도 6c 참조)을 제거하여 상기 하드마스크 패턴(620P)의 상면을 노출시킨다.
도 6e를 참조하면, 상기 복수의 비아홀(630)의 내부 측벽을 덮는 복수의 절연 패턴(632)을 형성한다.
일부 실시예에서, 상기 복수의 절연 패턴(632)을 형성하기 위하여, 상기 복수의 비아홀(630)의 내벽과 기판(102)의 백사이드(102D)를 덮는 절연막(도시 생략)을 CVD 공정을 이용하여 형성한 후, 복수의 비아홀(630) 내부에서 상기 복수의 금속 배선층(156)이 노출되도록 상기 절연막 중 상기 복수의 비아홀(630)의 내부에서 상기 복수의 금속 배선층(156)을 덮는 부분을 이방성 이온 에칭 공정에 의해 제거하는 공정을 수행할 수 있다.
일부 실시예에서, 상기 복수의 절연 패턴(632)은 실리콘 산화막으로 이루어진다.
도 6f를 참조하면, 상기 비아홀(630) 내부에 배리어막(636)을 형성한다.
상기 배리어막(636)은 상기 비아홀(630) 내에서 노출되어 있는 금속 배선층(156) 및 절연 패턴(632)을 덮도록 형성된다. 본 예에서는 상기 배리어막(636)이 상기 절연 패턴(632) 위에서 상기 비아홀(630)의 외부까지 연장되도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 배리어막(636)은 상기 비아홀(630) 내부에만 형성될 수 있다.
일부 실시예에서, 상기 배리어막(636)에 대한 보다 상세한 구성은 도 2e를 참조하여 제1 배리어막(136)에 대하여 설명한 바와 같다.
도 6g를 참조하면, 상기 비아홀(630) 내에서 상기 배리어막(636) 위에 시드층(640) 및 도전층(642)을 형성한다.
상기 시드층(640) 및 도전층(642)에 대한 보다 상세한 구성은 도 2f를 참조하여 제1 시드층(140) 및 제1 도전층(142)에 대하여 설명한 바와 같다.
도 6h를 참조하면, 도 2n을 참조하여 설명한 바와 같은 방법으로 상기 도전층(642) 위에 복수의 마스크 패턴(684)을 형성한다.
상기 복수의 마스크 패턴(684)에 대한 보다 상세한 구성은 도 2n을 참조하여 복수의 제1 마스크 패턴(184)에 대하여 설명한 바와 같다.
도 6i를 참조하면, 상기 복수의 마스크 패턴(684)을 식각 마스크로 이용하여상기 도전층(642)을 등방성 식각하여, 상기 도전층(642)을 복수의 도전 패턴(642P)으로 분리한다.
그 후, 상기 기판(102)의 백사이드(102D) 위에서 상기 복수의 도전 패턴(642A) 사이에 있는 시드층(640)의 일부 및 상기 배리어막(636)의 일부를 제거하여, 상기 복수의 마스크 패턴(684) 주위에서 상기 기판(102)의 백사이드(102D)를 노출시킨다.
일부 실시예에서, 상기 도전층(642)의 등방성 식각은 습식 식각 공정을 이용한다. 상기 시드층(640)의 일부 및 상기 배리어막(636)의 일부를 제거하기 위하여 습식 식각 또는 건식 식각 공정을 이용할 수 있다.
그 결과, 상기 복수의 비아홀(630) 내부에는 상기 배리어막(636), 시드층(640), 및 도전 패턴(642P)으로 이루어지는 복수의 TSV 콘택 패턴(VB3)이 형성된다. 상기 복수의 TSV 콘택 패턴(VB3)은 각각 비아홀(630)을 통하여 상기 BEOL 구조(150)의 금속 배선층(156)과 접촉한다.
상기 복수의 TSV 콘택 패턴(VB3)은 기판(102) 및 FEOL 구조(110)를 관통하면서 비아홀(630)의 내부로부터 비아홀(630)의 외부까지 일체로 연장되는 형상을 가진다. 상기 복수의 TSV 콘택 패턴(VB3)은 비아홀(630)의 내부에서 기판(102) 및 FEOL 구조(110)를 관통하고 제7 폭(W7)을 가지는 내부 플러그 부분(VB31)과, 상기 제7 폭(W7) 보다 더 큰 제8 폭(W8)을 가지고 기판(102)의 백사이드(102D)상에 연장되고 기판(102)의 외측 방향으로 돌출되어 있는 외부 패드 부분(VB32)을 포함한다.
상기 외부 패드 부분(VB32)은 기판(102)의 백사이드(102D)로부터 멀어질수록 그 폭이 더 작아진다.
도 6j를 참조하면, 복수의 마스크 패턴(684) (도 6i 참조)을 제거하여, 상기 복수의 TSV 콘택 패턴(VB3)의 외부측 말단부인 상기 외부 패드 부분(VB32)의 상면을 노출시킨 후, 상기 외부 패드 부분(VB32)중 상기 도전 패턴(642P)의 노출된 표면을 덮는 패드 보호막(686)을 형성한다. 상기 패드 보호막(686)은 상기 도전 패턴(642P)의 노출된 표면이 산화되는 것을 방지하는 역할을 할 수 있다.
일부 실시예에서, 상기 패드 보호막(686)에 대한 보다 상세한 구성은 도 2p를 참조하여 패드 보호막(186)에 대하여 설명한 바와 같다.
그 후, 필요에 따라 상기 접착 코팅층(170) 및 웨이퍼 지지 기판(172)을 제거하여 상기 복수의 범프(164)를 노출시킬 수 있다.
다른 일부 실시예에서, 도 6j에 예시한 집적회로 소자(600)를 형성하기 위하여, 도 4a 내지 도 4f를 참조하여 설명한 바와 같이 분리용 마스크 패턴(378) (도 4a 참조)을 이용하는 일련의 공정들을 수행할 수도 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(700) (도 7b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 및 도 7b에 있어서, 도 1 내지 도 6j에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 도 6a 내지 도 6i를 참조하여 설명한 바와 같은 일련의 공정들을 수행하여, 기판(102)에 형성된 비아홀(630)의 내부로부터 외부로 연장되는 복수의 TSV 콘택 패턴(VB3)을 형성한다.
단, 상기 복수의 마스크 패턴(684) 대신 도전성 재료로 이루어지는 복수의 마스크 패턴(784)을 형성한다. 일부 실시예에서, 상기 복수의 마스크 패턴(784)에 대한 보다 상세한 구성은 도 3a를 참조하여 제1 마스크 패턴(284)에 대하여 설명한 바와 같다.
도 7b를 참조하면, 상기 복수의 TSV 콘택 패턴(VB3) 위에 상기 복수의 마스크 패턴(784)이 남아 있는 상태에서, 상기 복수의 마스크 패턴(784)을 리플로우시켜, 상기 복수의 TSV 콘택 패턴(VB3)의 외부 패드 부분(VB32)의 노출된 표면을 덮는 복수의 리플로우된 마스크 패턴으로 이루어지는 패드 보호막(784P)을 형성한다.
일부 실시예에서, 상기 복수의 마스크 패턴(784)의 리플로우 공정은 약 200 ∼ 300 ℃의 온도하에서 행해진다.
상기 복수의 외부 패드 부분(VB32)의 노출된 표면이 상기 패드 보호막(784P)으로 덮이게 됨으로써, 상기 복수의 외부 패드 부분(VB32)이 산화되는 것을 방지할 수 있다.
다른 일부 실시예에서, 도 7b에 예시한 집적회로 소자(700)를 형성하기 위하여, 도 5a 내지 도 5c를 참조하여 설명한 바와 같이 분리용 마스크 패턴(378) (도 5a 참조)을 이용하는 일련의 공정들을 수행할 수도 있다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(800)를 설명하기 위한 단면도이다. 도 8에 있어서, 도 1 내지 도 7b에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(800)는 서로 전기적으로 연결되어 있는 제1 반도체 칩(810) 및 제2 반도체 칩(820)을 포함한다.
상기 제1 반도체 칩(810)은 도 1 내지 도 7b를 참조하여 설명한 집적회로 소자(100, 200, 300, 400, 500, 600, 700) 중 어느 하나로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
상기 제2 반도체 칩(820)은 도 1, 도 2p, 도 4f, 및 도 6j에 예시한 집적회로 소자(100, 200, 400, 600) 중 어느 하나로 이루어질 수 있다. 상기 제2 반도체 칩(820)의 TSV 콘택 패턴(VC)은 상기 제1 반도체 칩(810)의 범프(164)에 전기적으로 연결되어 있다. 상기 제2 반도체 칩(820)에 포함되어 있는 TSV 콘택 패턴(VC)의 외부 패드 부분(VC2)의 적어도 일부가 상기 제1 반도체 칩(810)에 형성된 범프(164) 내에 삽입되어 있다.
상기 제1 반도체 칩(810)에 형성된 범프(164) 주위에서 상기 제2 반도체 칩(820)에 포함되어 있는 TSV 콘택 패턴(VC)의 외부 패드 부분(VC2)의 측벽은 패드 보호막(86P1)에 의해 덮여 있다. 일부 실시예에서, 상기 패드 보호막(86P1)은 도 2p에 예시한 패드 보호막(186)과 같은 재료로 이루어진다.
일부 실시예에서, 상기 제2 반도체 칩(820)은 도 1에 예시된 바와 같이 외부 표면이 패드 보호막(86)으로 덮인 외부 패드 부분(VC2)을 가지는 집적회로 소자(100)로부터 얻어질 수 있으며, 상기 제1 반도체 칩(810)과, 도 1에 예시된 집적회로 소자(100)를 전기적으로 연결시켜 도 8에 예시된 구조를 얻을 수 있다. 상기 제1 반도체 칩(810)과 상기 집적회로 소자(100)를 전기적으로 연결시키기 위하여, 상기 제1 반도체 칩(810)의 범프(164)와, 상기 집적회로 소자(100)의 외부 패드 부분(VC2)을 덮는 패드 보호막(86)이 대향하고 있는 상태에서, 상기 집적회로 소자(100) 및 제2 반도체 칩(820)을 서로 가까워지는 방향으로 가압하여, 상기 집적회로 소자(100)의 외부 패드 부분(VC2)이 상기 제1 반도체 칩(810)의 범프(164) 내부로 일부 삽입되도록 할 수 있다. 일부 실시예에서, 상기 집적회로 소자(100)의 외부 패드 부분(VC2)이 상기 제1 반도체 칩(810)의 범프(164) 내부로 일부 삽입되도록 상기 제1 반도체 칩(810) 및 제2 반도체 칩(820)을 가압하는 동안, 상기 패드 보호막(86) 중 상기 제1 반도체 칩(810)의 범프(164)에 접촉하는 부분은 상기 범프(164)로부터의 압력, 또는 플라즈마 형성에 의한 화학적 반응에 의해 파괴되어 제거되고, 상기 범프(164)와 상기 외부 패드 부분(VC2)이 직접 접촉된다. 그리고, 상기 패드 보호막(86) 중 상기 범프(164) 주위에서 상기 외부 패드 부분(VC2)의 측벽을 덮는 패드 보호막(86P1) 부분만 남게 된다. 일부 실시예에서, 상기 범프(164)와 상기 외부 패드 부분(VC2)이 접촉하는 계면 부근에 상기 패드 보호막(86)을 구성하는 물질과, 상기 제2 금속층(164B)과의 반응 결과물이 포함되어 있는 형태를 가질 수 있다.
도 9는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자(900)를 설명하기 위한 단면도이다. 도 9에 있어서, 도 1 내지 도 8에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 집적회로 소자(900)는 서로 전기적으로 연결되어 있는 제1 반도체 칩(810) 및 제2 반도체 칩(830)을 포함한다.
상기 제2 반도체 칩(830)은 도 1, 도 3b, 도 5c, 및 도 7b에 예시한 집적회로 소자(100, 300, 500, 700) 중 어느 하나로 이루어질 수 있다. 일부 실시예에서, 상기 TSV 콘택 패턴(VC)의 외부 패드 부분(VC2)을 덮고 있는 패드 보호막(86P2)은 도 3b에 예시한 리플로우된 제1 마스크 패턴(284P)과 같은 재료로 이루어진다.
상기 제2 반도체 칩(830)의 TSV 콘택 패턴(VC)은 패드 보호막(86P2)을 사이에 두고 상기 제1 반도체 칩(810)의 범프(164)에 전기적으로 연결되어 있다.
상기 제2 반도체 칩(830)의 외부 패드 부분(VC2)의 일부와, 상기 패드 보호막(86P2)의 일부가 상기 제1 반도체 칩(810)의 범프(164) 내에 삽입되어 있다. 일부 실시예에서, 본 발명의 기술적 사상에 의하면, 제2 반도체 칩(830) 중 패드 보호막(86P2)은 상기 제1 반도체 칩(810)의 범프(164) 내에 삽입되고, 상기 외부 패드 부분(VC2)은 상기 제1 반도체 칩(810)의 범프(164) 내에 삽입되지 않는 정도로 상기 제1 반도체 칩(810)과 제2 반도체 칩(830)과의 사이의 거리가 유지될 수 있다.
상기 제2 반도체 칩(830)의 TSV 콘택 패턴(VC)은 그 상면 및 측벽이 패드 보호막(86P2)에 의해 덮여 있다. 따라서, 제2 반도체 칩(830)의 TSV 콘택 패턴(VC)에 포함된 외부 패드 부분(VC2)은 제1 반도체 칩(810)의 범프(164)와 전기적으로 연결은 되지만 직접 접촉하지 않는다.
일부 실시예에서, 상기 제1 반도체 칩(810)과 제2 반도체 칩(830)을 전기적으로 연결시켜 도 9에 예시된 바와 같은 구조를 얻기 위하여, 상기 제1 반도체 칩(810)의 범프(164)와, 상기 제2 반도체 칩(830)의 외부 패드 부분(VC2)을 덮는 패드 보호막(86P2)이 대향하고 있는 상태에서, 상기 제1 반도체 칩(810) 및 제2 반도체 칩(830)을 서로 가까워지는 방향으로 가압하여, 상기 제2 반도체 칩(830)의 패드 보호막(86P2)으로 덮인 외부 패드 부분(VC2)이 상기 제1 반도체 칩(810)의 범프(164) 내부로 일부 삽입되도록 할 수 있다. 상기 패드 보호막(86P2)이 금속으로 이루어진 경우, 상기 패드 보호막(86P2)이 상기 제1 반도체 칩(810)의 범프(164)에 의해 가압되어도 상기 패드 보호막(86P2)의 기계적 내성이 비교적 강하여 상기 외부 패드 부분(VC2)을 덮고 있는 상태를 유지하면서 외부 패드 부분(VC2)과 범프(164)와의 사이에 남아 있게 된다. 일부 실시예에서, 상기 범프(164)와 상기 외부 패드 부분(VC2)이 접촉하는 계면 부근에 상기 패드 보호막(86P2)을 구성하는 금속을 포함하는 금속간 화합물 (intermetallic compounds)이 포함되어 있는 형태를 가질 수 있다.
도 8 및 도 9에 예시한 집적회로 소자(800, 900)에서, 제2 반도체 칩(820, 830)의 외부 패드 부분(VC2)이 제1 반도체 칩(810)의 범프(164) 내부로 일부 삽입되는 구조를 가짐으로써, 제1 반도체 칩(810)의 범프(164)와 제2 반도체 칩(820, 830)의 외부 패드 부분(VC2)이 전기적 연결 가능한 상태로 이송될 때, 이들 상호간의 결합 위치의 변동 없이 기계적 결합 상태를 그대로 유지할 수 있는 기계적 잠금 효과를 얻을 수 있다. 따라서, 집적회로 소자 제조 공정시 본딩 공정에서의 단가를 줄일 수 있고 생산성을 향상시킬 수 있다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자(1000)의 요부 구성을 보여주는 단면도이다.
도 10을 참조하면, 집적회로 소자(1000)는 패키지 기판(1010)상에 차례로 적층된 복수의 반도체 칩(1020)을 포함한다. 상기 복수의 반도체 칩(1020)상에 제어 칩(control chip)(1030)이 연결되어 있다. 상기 복수의 반도체 칩(1020)과 제어 칩(1030)의 적층 구조는 패키지 기판(1010)상에서 열경화성 수지와 같은 밀봉재 (encapsulant)(1040)로 밀봉되어 있다. 도 10에는 6 개의 반도체 칩(1020)이 수직으로 적층된 구조를 예시하였으나, 상기 반도체 칩(1020)의 개수 및 적층 방향이 예시된 바에 제한되는 것은 아니다. 상기 반도체 칩(1020)의 개수는 필요에 따라 6 개 보다 더 적거나 더 많게 결정될 수 있다. 상기 복수의 반도체 칩(1020)은 패키지 기판(1010)상에 수평 방향으로 배열될 수도 있고, 수직 방향 실장 및 수평 방향 실장을 조합한 연결 구조로 배열될 수도 있다. 일부 실시예에서, 상기 제어 칩(1030)은 생략 가능하다.
상기 패키지 기판(1010)은 연성 인쇄회로기판 (flexible printed circuit board), 경성 인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 이루어질 수 있다. 상기 패키지 기판(1010)은 기판 내부 배선(1012) 및 접속 단자(1014)를 구비한다. 상기 접속 단자(1014)는 상기 패키지 기판(1010)의 일면에 형성될 수 있다. 상기 패키지 기판(1010)의 다른 면에는 솔더 볼(1016)이 형성되어 있다. 상기 접속 단자(1014)는 상기 기판 내부 배선(1012)을 통하여 상기 솔더 볼(1016) 에 전기적으로 접속된다.
일부 실시예에서, 상기 솔더 볼(1016)은 도전성 범프 (conductive bump) 또는 LGA (lead grid array)로 대체될 수 있다.
상기 복수의 반도체 칩(1020) 및 제어 칩(1030) 중 적어도 하나는 도 1 내지 도 9를 참조하여 설명한 바와 같은 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900) 중 적어도 하나를 포함한다. 특히, 상기 복수의 반도체 칩(1020) 및 제어 칩(1030)은 각각 TSV 구조(1022, 1032)을 포함한다. 상기 TSV 구조(1022, 1032) 중 적어도 하나는 각각 도 1에 예시한 TSV 콘택 패턴(VC), 도 2p 및 도 3b에 예시한 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB1)으로 이루어지는 TSV 콘택 패턴, 도 4f 및 도 5c에 예시한 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB2)으로 이루어지는 TSV 콘택 패턴, 또는 도 6j 및 도 7b에 예시한 TSV 콘택 패턴(VB3) 중 적어도 하나의 TSV 콘택 패턴을 포함한다.
상기 복수의 반도체 칩(1020) 및 제어 칩(1030) 각각의 TSV 구조(1022, 1032)는 연결 부재(1050)에 의해 상기 패키지 기판(1010)의 상기 접속 단자(1014)에 전기적으로 연결될 수 있다. 상기 연결 부재(1050)는 도 1 내지 도 9를 참조하여 설명한 범프(164)와, 외부 패드 부분(VC2, VB12, VB22, VB32) 중 어느 하나의 외부 패드 부분과의 결합 구조를 포함할 수 있다.
상기 복수의 반도체 칩(1020)은 각각 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 상기 제어 칩(1030)은 SER/DES (serializer/ deserializer) 회로와 같은 로직 회로들을 포함할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자(1100)의 요부 구성을 보여주는 평면도이다.
집적회로 소자(1100)는 모듈 기판(1110)과, 상기 모듈 기판(1110)에 장착된 제어 칩(1120) 및 복수의 반도체 패키지(1130)를 포함한다. 상기 모듈 기판(1110)에는 복수의 입출력 단자(1150)가 형성되어 있다.
상기 복수의 반도체 패키지(1130)는 도 1 내지 도 10을 참조하여 설명한 바와 같은 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000) 중 적어도 하나를 포함한다. 특히, 상기 복수의 반도체 패키지(1130)는 도 1에 예시한 TSV 콘택 패턴(VC), 도 2p 및 도 3b에 예시한 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB1)으로 이루어지는 TSV 콘택 패턴, 도 4f 및 도 5c에 예시한 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB2)으로 이루어지는 TSV 콘택 패턴, 또는 도 6j 및 도 7b에 예시한 TSV 콘택 패턴(VB3) 중 적어도 하나의 TSV 콘택 패턴을 포함한다.
도 12는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자(1200)의 요부 구성을 보여주는 다이어그램이다.
상기 집적회로 소자(1200)는 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)를 포함한다. 상기 집적회로 소자(1200)는 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA (personal digital assistant), 휴대용 컴퓨터, 웹 타블렛, 무선 폰, 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드 중 적어도 하나이다.
일부 실시예에서, 상기 제어기(1210)는 마이크로프로세서, 디지털 신호 프로세서, 또는 마이크로콘트롤러(micro-controller)이다.
상기 입/출력 장치(1220)는 집적회로 소자(1200)의 데이터 입출력에 이용된다. 상기 집적회로 소자(1200)는 상기 입/출력 장치(1220)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결될 수 있고, 상기 외부 장치와 상호 데이터를 교환할 수 있다. 일부 실시예에서, 상기 입/출력 장치(1220)는 키패드 (keypad), 키보드 (keyboard), 또는 표시 장치 (display)이다.
일부 실시예에서, 상기 메모리(1230)는 상기 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장한다. 다른 실시예에서, 상기 메모리(1230)는 상기 제어기(1210)에서 처리된 데이터를 저장한다. 상기 제어기(1210) 및 메모리(1230) 중 적어도 하나는 도 1 내지 도 10을 참조하여 설명한 바와 같은 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000) 중 적어도 하나를 포함한다. 특히, 상기 제어기(1210) 및 메모리(1230) 중 적어도 하나는 도 1에 예시한 TSV 콘택 패턴(VC), 도 2p 및 도 3b에 예시한 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB1)으로 이루어지는 TSV 콘택 패턴, 도 4f 및 도 5c에 예시한 제1 TSV 콘택 패턴(VA) 및 제2 TSV 콘택 패턴(VB2)으로 이루어지는 TSV 콘택 패턴, 또는 도 6j 및 도 7b에 예시한 TSV 콘택 패턴(VB3) 중 적어도 하나의 TSV 콘택 패턴을 포함하는 반도체 패키지를 포함하는 전자 시스템으로 이루어진다.
상기 인터페이스(1240)는 상기 집적회로 소자(1200)와, 다른 외부 장치와의 사이에서 데이터 전송 통로 역할을 한다. 상기 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)는 버스(1250)를 통하여 서로 통신할 수 있다.
상기 집적회로 소자(1200)는 모바일 폰, MP3 플레이어, 네비게이션 (navigation) 시스템, 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 포함될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 110: FEOL 구조,
130: 비아홀, 136: 제1 배리어막,
140: 제1 시드층, 142P: 제1 도전 패턴,
150: BEOL 구조, 154: 다층 배선 패턴,
164: 범프, 176: 제2 배리어막,
180: 제2 시드층, 182: 제2 도전층,
184: 제1 마스크 패턴, 186: 패드 보호막,
VA: 제1 TSV 콘택 패턴, VB1: 제2 TSV 콘택 패턴
VB11: 내부 플러그 부분, VB12: 외부 패드 부분.

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  9. 제1 기판과, 상기 제1 기판 상의 다층 배선 패턴과, 상기 다층 배선 패턴 위에 형성된 범프와, 상기 제1 기판을 관통하고 상기 다층 배선 패턴을 통해 상기 범프에 연결된 제1 TSV 콘택 패턴을 포함하는 제1 반도체 칩과,
    제2 기판과, 상기 제2 기판 위에 형성된 층간절연막과, 상기 층간절연막 위에 형성된 배선층과, 상기 배선층에 접촉하는 일단을 가지고 상기 층간절연막 및 상기 제2 기판을 관통하는 비아홀의 내부로부터 상기 비아홀의 외부까지 일체로 연장되어 있고, 상기 제1 반도체 칩의 상기 범프에 전기적으로 연결되어 있는 제2 TSV 콘택 패턴을 포함하는 제2 반도체 칩을 포함하고,
    상기 제2 TSV 콘택 패턴은 상기 비아홀의 내부 공간 중 적어도 일부를 채우는 내부 플러그 부분과, 상기 내부 플러그 부분에 일체로 연결되고 상기 제2 기판의 백사이드로부터 상기 제2 기판의 외측으로 돌출되고 상기 제2 기판의 백사이드로부터 멀어질수록 더 작은 폭을 가지는 외부 패드 부분을 포함하고,
    상기 외부 패드 부분은 상기 제1 반도체 칩의 상기 범프 내에 적어도 일부가 삽입되어 있는 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 외부 패드 부분을 덮는 패드 보호막을 더 포함하고,
    상기 패드 보호막은 유기물 또는 금속으로 이루어지는 것을 특징으로 하는 집적회로 소자.
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