CN115565935A - 一种半导体器件的制作方法以及半导体器件 - Google Patents

一种半导体器件的制作方法以及半导体器件 Download PDF

Info

Publication number
CN115565935A
CN115565935A CN202110750950.6A CN202110750950A CN115565935A CN 115565935 A CN115565935 A CN 115565935A CN 202110750950 A CN202110750950 A CN 202110750950A CN 115565935 A CN115565935 A CN 115565935A
Authority
CN
China
Prior art keywords
layer
substrate
conductive layer
semiconductor device
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110750950.6A
Other languages
English (en)
Inventor
刘杰
应战
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110750950.6A priority Critical patent/CN115565935A/zh
Priority to PCT/CN2021/106494 priority patent/WO2023272786A1/zh
Priority to US17/454,877 priority patent/US20230005817A1/en
Publication of CN115565935A publication Critical patent/CN115565935A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供了一种半导体器件制作方法以及半导体器件。其中，半导体器件制作方法包括：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；在基底的第二表面对基底进行减薄，至暴露第一辅助层；去除第一辅助层，形成第一开口；在基底的第二表面上形成第二介质层；图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；沉积第二初始导电层，第二初始导电层填充第一开口和第二开口。本公开中的方法可以有效避免对基底进行减薄过程中，第一辅助层的材料污染基底的表面或缝隙，提高成品率。

Description

一种半导体器件的制作方法以及半导体器件
技术领域
本公开涉及集成电路制造技术领域，特别是涉及一种半导体器件的制作方法以及一种半导体器件。
背景技术
硅通孔(Through Silicon Vias，TSV)技术可以实现芯片与芯片间距离最短、间距最小的互连，以达到更好的电学性能。
但是相关技术中，制作TSV的过程中，通常要研磨至露出铜层。在这一过程中，需要同时对硅材质与铜材质研磨，硅的材质较脆，容易产生裂缝。而在高温和加电场的情况下，铜材料容易在半导体硅片中扩散，容易出现铜污染硅层表面或裂缝的现象，导致成品率低。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体器件的制作方法以及一种半导体器件。
根据本公开的第一方面技术方案，提出了一种半导体器件的制作方法，包括：提供具有沟槽的基底，所述沟槽由所述基底的第一表面沿所述基底的厚度方向延伸；在所述沟槽内依次形成第一辅助层和第一导电层，所述第一导电层覆盖所述第一辅助层；在所述基底的第二表面对所述基底进行减薄，至暴露所述第一辅助层，其中，所述第一表面和所述第二表面相对设置；去除所述第一辅助层，形成第一开口；在所述基底的第二表面上形成第二介质层；图形化所述第二介质层，在所述第二介质层形成第二开口，所述第二开口暴露所述第一开口；沉积第二初始导电层，所述第二初始导电层填充所述第一开口和所述第二开口。
在一些实施例中，在沉积所述第二初始导电层之后，还包括：去除所述第二介质层和位于所述第二开口中的第二初始导电层，保留位于所述第一开口内的所述第二初始导电层作为第二导电层。
在另一些实施例中，在沉积所述第二初始导电层之后，还包括：去除所述第二介质层，保留位于所述第二开口中的所述第二初始导电层，所述第二初始导电层作为第二导电层。
其中，所述第二导电层的热膨胀系数小于所述第一导电层的热膨胀系数。
其中，所述第一导电层的材料与所述第二导电层的材料相同或不同。
在一些实施例中，所述第二开口在所述基底上的投影轮廓的宽度大于所述第一开口在所述基底上的投影轮廓的宽度，沉积第二初始导电层之前，还包括：形成第二介电层，所述第二介电层至少覆盖所述第二开口的内壁；形成第二阻挡层，所述第二阻挡层覆盖所述第二介电层。
在一些实施例中，在形成所述第二导电层后，还包括：对所述第二导电层进行退火处理。
在一些实施例中，在所述沟槽内依次形成第一辅助层和第一导电层之前，还包括：形成第一介电层，所述第一介电层覆盖所述沟槽的内壁；形成第一阻挡层，所述第一阻挡层覆盖所述第一介电层。
在一些实施例中，所述提供具有沟槽的基底之前，还包括：提供衬底；在所述衬底的表面形成第一介质层，形成所述基底；图形化所述第一介质层，在所述基底中形成所述沟槽，所述沟槽贯穿所述第一介质层，所述第一介质层暴露的表面为所述第一表面。
其中，同一刻蚀条件下，所述第一辅助层的刻蚀速率高于所述基底的刻蚀速率。
其中，所述第一辅助层的材料的延展性小于所述第一导电层的材料的延展性。
本公开的第二方面技术方案提供了一种半导体器件，包括：基底，所述基底具有第一表面和第二表面，所述第一表面和所述第二表面相对设置；至少一个通孔，沿所述基底的厚度方向贯穿所述基底；第一导电层和第二导电层，填充于所述通孔内且充满所述通孔，同一所述通孔中的所述第一导电层和所述第二导电层相连；所述第一导电层的顶面与所述基底的第一表面平齐。
其中，所述半导体器件还包括：介电层，覆盖所述通孔的内壁；阻挡层，覆盖所述介电层的内壁；沿所述通孔的径向方向，所述第一导电层和所述第二导电层位于所述阻挡层的内侧。
其中，所述第二导电层的顶面与所述基底的第二表面平齐。
其中，所述第二导电层包括第一部分和第二部分，所述第一部分的顶面与所述基底的第二表面平齐；所述第二部分位于所述第二表面上，所述第二部分的与所述第一部分相连的表面覆盖部分所述第二表面。
其中，所述第一部分和所述第二部分连为一体。
本公开实施例采用以上技术方案，具有以下优点：本公开中的方法可以有效避免对基底进行减薄过程中，第一辅助层的材料污染基底的表面或缝隙，提高成品率。同时，使用本公开中的半导体器件制作方法对半导体器件进行加工，可以减少加工步骤，提高加工效率。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为根据一示例性实施例示出的半导体器件制作方法的流程图；
图2为根据一示例性实施例示出的半导体器件制作方法的流程图；
图3为根据一示例性实施例示出的半导体器件制作方法的流程图；
图4为根据一示例性实施例示出的半导体器件制作方法的流程图；
图5为根据一示例性实施例示出的半导体器件制作方法的流程图；
图6为根据一示例性实施例示出的半导体器件制作方法的流程图；
图7至图25为半导体器件制作方法加工半导体器件各个步骤涉及到的结构的示意图；
图26为根据一示例性实施例示出的半导体器件的结构示意图；
图27为根据一示例性实施例示出的半导体器件的结构示意图；
图28为根据一示例性实施例示出的半导体器件的结构示意图。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可以认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
目前，硅通孔(Through Silicon Vias，TSV)技术可以实现芯片与芯片间距离最短、间距最小的互连，以达到更好的电学性能。
但是相关技术中，制作TSV的过程中，通常要研磨至露出铜层。在这一过程中，需要同时对硅材质与铜材质研磨，硅的材质较脆，容易产生裂缝。而在高温和加电场的情况下，铜材料容易在半导体硅片中扩散，容易出现铜污染硅层表面或裂缝的现象，导致成品率低。
鉴于此，本公开提供了一种半导体器件的制作方法，在减少加工步骤的同时，还能够提高半导体器件的成品率。
参考图1所示，本公开实施例提供的半导体器件的制作方法，包括：
S101：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；
S102：在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；
S103：在基底的第二表面对基底进行减薄，至暴露第一辅助层，其中，第一表面和第二表面相对设置；
S104：去除第一辅助层，形成第一开口；
S105：在基底的第二表面上形成第二介质层；
S106：图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；
S107：沉积第二初始导电层，第二初始导电层填充第一开口和第二开口。
在步骤101中，如图9所示，基底10上的沟槽13为在基底10的第一表面14上形成的非贯通的凹槽，即沟槽13的底面与基底10的第二表面15之间相距一定距离。沟槽13由基底10的第一表面14沿基底10的厚度方向延伸，使沟槽13的底面靠近基底10的第二表面15，第一表面14和第二表面15相对设置。
其中，基底10上的沟槽13个数不做具体限定，可以是一个、两个或多个。以平行于基底10的平面作为横截面，沟槽13的横截面形状包括但不限于圆形、矩形、菱形。
在基底10的第一表面14可以设置有多种有源器件(例如，晶体管、二极管等)，在有源器件之间还可以形成有各种电互连结构。
在步骤102中，如图12和图13所示，在沟槽13内首先沉积第一辅助层20，使第一辅助层20覆盖沟槽13的底面，并且第一辅助层20具有一定的厚度。然后，在第一辅助层20的上方沉积第一导电层30，使第一导电层30覆盖第一辅助层20。即，第一辅助层20位于沟槽13的底部，第一辅助层20相对于第一导电层30位于靠近第二表面15的一侧。其中，第一导电层30的材质可以选择导电性良好的材质，例如银、铜、铝等。
本实施例中，第一辅助层20第一导电层30可以直接与沟槽13的侧壁面接触连接，即第一辅助层20与沟槽13的侧壁面之间以及第一导电层30与沟槽13的侧壁面之间不设置其他结构。当然，可以理解的是，在其他实施例中，第一辅助层20与沟槽13的侧壁面之间以及第一导电层30与沟槽13的侧壁面之间可以设置比如阻挡层之类的其他结构。
本实施例中，当基底10上具有两个或两个以上的沟槽13时，不同的沟槽13的深度可能存在差异，但是，任意一个沟槽13内的第一导电层30与第一辅助层20的接触面与基底10的第一表面14之间的距离小于其他任何一个沟槽13的深度，以避免在执行步骤S103，即在基底10的第二表面15对基底10进行减薄时，研磨到第一导电层30。
在步骤103中，如图14所示，可以采用对基底10的第二表面15进行研磨的方法，以使基底10减薄，直至暴露第一辅助层20。则第一辅助层20的顶面与第二表面15平齐，第一导电层30的表面与第一表面14平齐。沟槽13在第一表面14和第二表面15均形成开口，使沟槽13形成贯穿基底10的第一表面14和第二表面15的通孔，在对基底10进行减薄的研磨过程中，靠近第二表面15的基底10材料和部分第一辅助层20同时被研磨掉，而避免研磨到第一导电层30。当第一辅助层20的材料采用非金属材料(例如二氧化硅或氮化硅等)，一方面，不存在金属材料污染基底10第二表面的情况；另一方面，非金属材料的延展性弱于金属材料，第一辅助层20的延展性更加接近基底10材料，基底10材料和部分第一辅助层20同时被研磨掉时，第一辅助层20在径向方向的形变很小，使第一辅助层20在径向方向上对基底10产生的挤压较小，减小基底10的第二表面15产生裂缝的概率，从而提高TSV制作的成品率。为尽量避免金属等物质污染第二表面15以及第二表面15上的裂缝，第一辅助层20的材料包括但不限于二氧化硅或氮化硅等非金属材料。
另外，本实施例中的第一辅助层20的材料除了可以为非金属材料之外，还可以为延展性小的金属材料，可以降低金属污染第二表面15或第二表面15上的裂缝的概率。
在步骤104中，参照图12、图14和图15，可以通过蚀刻工艺去除第一辅助层20，使得在沟槽13朝向第二表面15的一端形成第一开口131，暴露出处于沟槽13内的第一导电层30。
其中，蚀刻工艺可以采用湿法蚀刻、干法蚀刻、深反应离子蚀刻、激光蚀刻等。
在步骤105、步骤106和S107中，如图16、图18和图19所示，并参照图15。请参见图16，在基底10的第二表面15上形成第二介质层16，其中，第二介质层16的材料可以是二氧化硅，第二介质层16将基底10的第二表面15和第一开口131覆盖。参见图18，图形化第二介质层16，使得第二介质层16上形成能够暴露第一开口131的第二开口161。参照图19，最后沉积第二初始导电层40，使第二初始导电层40填充第一开口131和第二开口161，并且第一导电层30与第二初始导电层40连接为一个整体，以在基底10上形成用于导电的硅通孔，从而能够实现多个半导体器件(例如芯片)在垂直平面方向堆叠，节省空间。其中，第二初始导电层40的材料包括但不限于银、铜、铝，第二初始导电层40与第一导电层30的材料可以相同也可以不同。
如图17所示，在图形化第二介质层16时，先在第二介质层16上形成掩膜层17，利用曝光和显影在掩膜层17上刻画几何图形结构，然后通过刻蚀工艺将光掩模层17上的图形转移到所在第二介质层16上，从而形成第二开口161。其中，第二初始导电层40的材料优选为导电性良好的材质，例如银、铜、铝等，在第二表面15上形成第二介质层16的目的在于，在沉积第二初始导电层40的过程，第二初始导电层40形成在第二介质层16的表面以及第一开口131和第二开口161内，避免金属材料污染基底10的第二表面15以及第二表面15上的裂缝。
参考图2所示，在一个示例性实施例中，提供了一种半导体器件的制作方法。该半导体器件的制作方法包括：
S201：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；
S202：在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；
S203：在基底的第二表面对基底进行减薄，至暴露第一辅助层，其中，第一表面和第二表面相对设置；
S204：去除第一辅助层，形成第一开口；
S205：在基底的第二表面上形成第二介质层；
S206：图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；
S207：沉积第二初始导电层，第二初始导电层填充第一开口和第二开口；
S208：去除第二介质层和位于第二开口中的第二初始导电层，保留位于第一开口内的第二初始导电层作为第二导电层。
在本实施例中，步骤S201至步骤S207的实现方式与上述实施例相同，在此不再赘述。本实施例的步骤S208中，如图20所示，参照图18和图19所示，去除第二介质层16和位于第二开口161中的第二初始导电层40，保留位于第一开口131内的第二初始导电层40作为第二导电层41，使第二导电层41的表面与第二表面15平齐。此时，第一导电层30和第二导电层41形成连接的整体，且第一导电层30和第二导电层41均采用具有良好导电性的材料，例如银、铜、铝等，从而使第一导电层30、第二导电层41组成半导体器件的导电硅通孔结构，第一导电层30、第二导电层41作为多个半导体器件在垂直平面方向堆叠时每相邻的两个半导体器件之间的电连接结构。
本实施例中形成的第二导电层41的顶面与第二表面15平齐，与第二导电层41相连接的器件可以直接设置在基底10上并与第二导电层41接触连接。
参考图3所示，在一个示例性实施例中，提供了一种半导体器件的制作方法。该半导体器件的制作方法包括：
S301：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；
S302：在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；
S303：在基底的第二表面对基底进行减薄，至暴露第一辅助层，其中，第一表面和第二表面相对设置；
S304：去除第一辅助层，形成第一开口；
S305：在基底的第二表面上形成第二介质层；
S306：图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；
S307：沉积第二初始导电层，第二初始导电层填充第一开口和第二开口；
S308：去除第二介质层，保留位于第二开口中的第二初始导电层，第二初始导电层作为第二导电层。
在本实施例中，步骤S301至步骤S307的实现方式与上述实施例中的步骤相同，在此，不再赘述。在步骤S308中，如图25所示，参照图24，去除第二介质层16，保留位于第二开口161中的第二初始导电层40，第二初始导电层40作为第二导电层41，使第二导电层41的凸出于第二表面15形成凸起结构。第一导电层30和第二导电层41形成连接的整体，且第一导电层30和第二导电层41均采用具有良好导电性的材料，例如银、铜、铝等，从而使第一导电层30、第二导电层41组成半导体器件的导电硅通孔结构，第一导电层30、第二导电层41实现多个半导体器件在垂直平面方向堆叠时每相邻的两个半导体器件之间的电连接，其中，第二导电层41在第二表面15上形成的凸起结构以便于相邻的两个半导体器件之间形成电连接。
本实施例中，第一导电层30的材料与第二导电层41的材料可以相同，也可以不同。在其他可能的实施例中，第二导电层41的热膨胀系数小于第一导电层30的热膨胀系数，以在热处理情况下，降低基底10承受的应力。
本实施例中，第二导电层41为凸出于第二表面15的凸起结构，第二导电层41在基底10上的投影覆盖第一导电层30，且第二导电层41在基底10上的投影轮廓大于第一导电层30的投影轮廓。
在一个示例性实施例中，参照图4所示，提供了一种半导体器件的制作方法。本实施例中的半导体器件的制作方法，包括：
S401：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；
S402：在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；
S403：在基底的第二表面对基底进行减薄，至暴露第一辅助层，其中，第一表面和第二表面相对设置；
S404：去除第一辅助层，形成第一开口；
S405：在基底的第二表面上形成第二介质层；
S406：图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；
S407：形成第二介电层，第二介电层至少覆盖第二开口的内壁和位于第二开口内的第二表面；
S408：形成第二阻挡层，第二阻挡层覆盖第二介电层；
S409：沉积第二初始导电层，第二初始导电层填充第一开口和第二开口；
S410：去除第二介质层，保留位于第二开口中的第二初始导电层，第二初始导电层作为第二导电层。
在该实施例中，步骤S401至S406，以及S409和S410与上述实施例中的实现方式相同，在此，不再赘述。在步骤S407和S408中，如图22和图23所示，参考图25，在第二开口161的内中通过沉积工艺沉积第二介电层52和第二阻挡层62第二介电层52至少覆盖第二开口161的内壁和位于第二开口161内的第二表面15的部分区域。再通过沉积工艺沉积形成第二阻挡层62，第二阻挡层62覆盖第二介电层52，从而将第二导电层41和基底10隔离开，避免在半导体器件的运行时，第二导电层41中的电荷对基底10的影响。
本实施例中，在形成第二导电层41后，若第二导电层41的材料为铜，则对第二导电层41进行退火处理，以消除第二导电层41内的应力。
在一个示例性实施例中，参照图5所示，提供了一种半导体器件的制作方法。本实施例中的半导体器件的制作方法包括：
S501：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；
S502：形成第一介电层，第一介电层覆盖沟槽的内壁；
S503：形成第一阻挡层，第一阻挡层覆盖第一介电层；
S504：在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；
S505：在基底的第二表面对基底进行减薄，至暴露第一辅助层，其中，第一表面和第二表面相对设置；
S506：去除第一辅助层，形成第一开口；
S507：在基底的第二表面上形成第二介质层；
S508：图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；
S509：沉积第二初始导电层，第二初始导电层填充第一开口和第二开口。
在本实施例中，步骤S501，以及S504至S509与上述实施例中的实现方式相同，在此，不再赘述。在步骤S502和S503中，如图10和图11所示，在沟槽13的侧壁通过沉积工艺形成第一介电层51和第一阻挡层61，第一介电层51覆盖沟槽13的内壁、第一阻挡层61覆盖第一介电层51，使得在第一导电层30、第一辅助层20与沟槽13内壁之间通过第一介电层51和第一阻挡层61隔离开。其中，第一介电层51的材料为氮化硅，第一阻挡层61的材料为氮化钛。
另外，需要说明的是，参照图12、图13所示，本实施例中的第一导电层30和第一辅助层20不与沟槽13的内侧壁直接连接，上述两者与沟槽13的侧壁之间设置上第一介电层51和第一阻挡层61，第一导电层30和第一辅助层20的侧壁与第一阻挡层61接触连接。
本实施例中通过设置第一介电层51和第一阻挡层61，一方面，第一介电层51起到绝缘作用，防止第一导电层30、第二导电层41与基底10上的有源器件之间产生干扰；另一方面，第一阻挡层61可以为基底10提供研磨时的缓冲屏障，减小硅层产生裂缝的几率，并防止铜污染到旁边硅层表面或裂缝中，进一步提高TSV制作的成品率。
参考图6所示，在一个示例性实施例中，提供了一种半导体器件的制作方法。该半导体器件的制作方法包括：
S601：提供衬底；
S602：在衬底的表面形成第一介质层，形成基底；
S603：图形化第一介质层，在基底中形成沟槽，沟槽贯穿第一介质层，第一介质层暴露的表面为第一表面；
S604：提供具有沟槽的基底，沟槽由基底的第一表面沿基底的厚度方向延伸；
S605：在沟槽内依次形成第一辅助层和第一导电层，第一导电层覆盖第一辅助层；
S606：在基底的第二表面对基底进行减薄，至暴露第一辅助层，其中，第一表面和第二表面相对设置；
S607：去除第一辅助层，形成第一开口；
S608：在基底的第二表面上形成第二介质层；
S609：图形化第二介质层，在第二介质层形成第二开口，第二开口暴露第一开口；
S610：沉积第二初始导电层，第二初始导电层填充第一开口和第二开口。
步骤S604至S5610与上述实施例中的实现方式相同，在此，不再赘述。如图7和图8所示，并参照图9，在步骤S601、S602和S603中，首先提供衬底11，衬底11的材质可以为硅，在衬底11的表面形成第一介质层12，衬底11与第一介质层12即为基底10。图形化第一介质层12，通过蚀刻工艺在基底10中形成沟槽13。其中，第一介质层12的远离衬底11一侧的表面为第一表面14，衬底11的远离第一介质层12一侧的表面为第二表面15。
如图8所示，在图形化第一介质层12时，先在第一介质层12上形成掩膜层17，利用曝光和显影在掩膜层17上形成几何图形图案，然后通过刻蚀工艺将掩膜层17上的图形转移到所在基底10上，从而形成沟槽13。需要说明的是，第一介质层12与第二介质层16的材料不同。
本实施例中，同一刻蚀条件下，因此，第一辅助层20的材料是二氧化硅或氮化硅或延展性小的金属，基底10的材料是硅，所以第一辅助层20的刻蚀速率高于基底10的刻蚀速率，以便在步骤S104中，通过蚀刻工艺去除第一辅助层20时，第一辅助层20的蚀刻速率比基底10的蚀刻速率快，以确保去除第一辅助层20时，尽量减少对基底10的蚀刻量。
第一辅助层20与基底10具有高选择比，即第一辅助层20的刻蚀速率高于基底10的刻蚀速率，例如，第一辅助层20的蚀刻速率与基底10的蚀刻速率之比为100或80等。
高选择比：选择比指的是在同一刻蚀条件下一种材料与另一种材料相比刻蚀速率快多少，它定义为被刻蚀材料的刻蚀速率与另一种材料的刻蚀速率的比。高选择比意味着只刻除想要刻去的那一层材料。一个高选择比的刻蚀工艺不刻蚀下面一层材料(刻蚀到恰当的深度时停止)并且保护的光刻胶也未被刻蚀。
另外，本实施例中，第一辅助层20的材料的延展性小于第一导电层30的材料的延展性。例如，第一辅助层20的材料为二氧化硅或氮化硅或延展性小的金属材料，此时，在进行步骤S103时，靠近第二表面15的基底10材料和部分第一辅助层20同时被研磨掉，由于第一辅助层20的材料为二氧化硅或氮化硅等延展性与硅接近的材料，基底10第二表面15出现裂缝的概率减小，也不存在金属污染基底10的第二表面15以及裂缝的情况，若第一辅助层20采用延展性小与第一导电层30的金属，也一定程度上减小了第一辅助层20中含有的金属进入到硅层表面或裂缝中造成污染的几率。
本公开提出的半导体器件的制作方法，通过在沟槽内依次沉积第一辅助层和第一导电层，在通过研磨工艺减薄基底使沟槽形成贯穿基底两面的通孔的过程中，基底的第二表面和沟槽内的第一辅助层同时被研磨，并不会研磨到第一导电层，因此，第一导电层中的金属(例如铜)不会污染基底的第二表面或裂缝，同时，第一辅助层的材料采用二氧化硅或氮化硅等延展性与硅接近的材料，基底第二表面出现裂缝的概率减小，也不存在金属污染基底的第二表面以及裂缝的情况，可以进一步提高TSV制作的成品率。
本公开的第二方面技术方案提供了一种半导体器件，根据一个示例性实施例，如图26和图27，参照图28，半导体器件包括基底10，基底10具有第一表面14和第二表面15，第一表面14和第二表面15相对设置。在基底10上设置至少一个通孔18，沿基底10的厚度方向贯穿基底10。半导体器件还包括第一导电层30和第二导电层41，两者填充于通孔18内且充满通孔18，同一通孔18中的第一导电层30和第二导电层41相连，其中，第一导电层30的顶面与基底10的第一表面14平齐，第二导电层41的顶面与基底10的第二表面15平齐。本实施例中，第一导电层30和第二导电层41组成半导体器件的TSV结构，实现芯片与芯片间距离最短、间距最小的互连，以达到更好的电学性能。
在一个示例性实施例中，参照图26、图28所示，半导体器件还包括覆盖通孔18的内壁的介电层50，通孔18以及覆盖介电层50的内壁的阻挡层60。当通孔18的横截面呈圆形时，沿通孔18的径向方向，第一导电层30和第二导电层41位于阻挡层60的内侧，介电层50和阻挡层60将第一导电层30和第二导电层41与基底10隔离开，避免第一导电层30、第二导电层41中的电荷对基底10上的有源器件造成干扰。
本实施例中，如图25所示，第二导电层41包括第一部分411和第二部分412，第一部分411的顶面与基底10的第二表面15平齐。第二部分412位于第二表面15上，第二部分412的与第一部分411相连的表面覆盖部分第二表面15，使第二导电层41的第二部分412凸出基底10的第二表面15形成凸起结构，用于不同半导体器件之间的电连接。其中，第一部分411和第二部分412连为一体。
文中的术语“第一”、“第二”仅用于描述目的，而不能理解为明示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征，在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (16)

1.一种半导体器件的制作方法，其特征在于，包括：
提供具有沟槽的基底，所述沟槽由所述基底的第一表面沿所述基底的厚度方向延伸；
在所述沟槽内依次形成第一辅助层和第一导电层，所述第一导电层覆盖所述第一辅助层；
在所述基底的第二表面对所述基底进行减薄，至暴露所述第一辅助层，其中，所述第一表面和所述第二表面相对设置；
去除所述第一辅助层，形成第一开口；
在所述基底的第二表面上形成第二介质层；
图形化所述第二介质层，在所述第二介质层形成第二开口，所述第二开口暴露所述第一开口；
沉积第二初始导电层，所述第二初始导电层填充所述第一开口和所述第二开口。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在沉积所述第二初始导电层之后，还包括：
去除所述第二介质层和位于所述第二开口中的第二初始导电层，保留位于所述第一开口内的所述第二初始导电层作为第二导电层。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，在沉积所述第二初始导电层之后，还包括：
去除所述第二介质层，保留位于所述第二开口中的所述第二初始导电层，所述第二初始导电层作为第二导电层。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，
所述第二导电层的热膨胀系数小于所述第一导电层的热膨胀系数。
5.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述第一导电层的材料与所述第二导电层的材料相同或不同。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述第二开口在所述基底上的投影轮廓的宽度大于所述第一开口在所述基底上的投影轮廓的宽度，沉积第二初始导电层之前，还包括：
形成第二介电层，所述第二介电层至少覆盖所述第二开口的内壁和位于所述第二开口内的所述第二表面；
形成第二阻挡层，所述第二阻挡层覆盖所述第二介电层。
7.根据权利要求2至6任一项所述的半导体器件的制作方法，其特征在于，在形成所述第二导电层后，还包括：
对所述第二导电层进行退火处理。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述沟槽内依次形成第一辅助层和第一导电层之前，还包括：
形成第一介电层，所述第一介电层覆盖所述沟槽的内壁；
形成第一阻挡层，所述第一阻挡层覆盖所述第一介电层。
9.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述提供具有沟槽的基底之前，还包括：
提供衬底；
在所述衬底的表面形成第一介质层，形成所述基底；
图形化所述第一介质层，在所述基底中形成所述沟槽，所述沟槽贯穿所述第一介质层，所述第一介质层暴露的表面为所述第一表面。
10.根据权利要求1所述的半导体器件的制作方法，其特征在于，
同一刻蚀条件下，所述第一辅助层的刻蚀速率高于所述基底的刻蚀速率。
11.根据权利要求1所述的半导体器件的制作方法，其特征在于，
所述第一辅助层的材料的延展性小于所述第一导电层的材料的延展性。
12.一种半导体器件，其特征在于，包括：
基底，所述基底具有第一表面和第二表面，所述第一表面和所述第二表面相对设置；
至少一个通孔，沿所述基底的厚度方向贯穿所述基底；
第一导电层和第二导电层，填充于所述通孔内且充满所述通孔，同一所述通孔中的所述第一导电层和所述第二导电层相连；
所述第一导电层的顶面与所述基底的第一表面平齐。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括：
介电层，覆盖所述通孔的内壁；
阻挡层，覆盖所述介电层的内壁；
沿所述通孔的径向方向，所述第一导电层和所述第二导电层位于所述阻挡层的内侧。
14.根据权利要求12所述的半导体器件，其特征在于，所述第二导电层的顶面与所述基底的第二表面平齐。
15.根据权利要求12所述的半导体器件，其特征在于，所述第二导电层包括第一部分和第二部分，所述第一部分的顶面与所述基底的第二表面平齐；
所述第二部分位于所述第二表面上，所述第二部分的与所述第一部分相连的表面覆盖部分所述第二表面。
16.根据权利要求15所述的半导体器件，其特征在于，所述第一部分和所述第二部分连为一体。
CN202110750950.6A 2021-07-01 2021-07-01 一种半导体器件的制作方法以及半导体器件 Pending CN115565935A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110750950.6A CN115565935A (zh) 2021-07-01 2021-07-01 一种半导体器件的制作方法以及半导体器件
PCT/CN2021/106494 WO2023272786A1 (zh) 2021-07-01 2021-07-15 一种半导体器件的制作方法以及半导体器件
US17/454,877 US20230005817A1 (en) 2021-07-01 2021-11-15 Method of manufacturing a semiconductor device and a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110750950.6A CN115565935A (zh) 2021-07-01 2021-07-01 一种半导体器件的制作方法以及半导体器件

Publications (1)

Publication Number Publication Date
CN115565935A true CN115565935A (zh) 2023-01-03

Family

ID=84689873

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110750950.6A Pending CN115565935A (zh) 2021-07-01 2021-07-01 一种半导体器件的制作方法以及半导体器件

Country Status (3)

Country Link
US (1) US20230005817A1 (zh)
CN (1) CN115565935A (zh)
WO (1) WO2023272786A1 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7059049B2 (en) * 1999-07-02 2006-06-13 International Business Machines Corporation Electronic package with optimized lamination process
US20070037349A1 (en) * 2004-04-30 2007-02-15 Martin Gutsche Method of forming electrodes
KR20080090826A (ko) * 2007-04-06 2008-10-09 삼성전자주식회사 멀티 칩 적층 패키지용 반도체 장치의 제조방법
KR101070098B1 (ko) * 2009-09-15 2011-10-04 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR101858521B1 (ko) * 2011-06-13 2018-06-28 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8466062B2 (en) * 2011-11-02 2013-06-18 Globalfoundries Singapore Pte Ltd TSV backside processing using copper damascene interconnect technology
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
KR101918609B1 (ko) * 2012-01-11 2018-11-14 삼성전자 주식회사 집적회로 소자
US8859425B2 (en) * 2012-10-15 2014-10-14 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs

Also Published As

Publication number Publication date
US20230005817A1 (en) 2023-01-05
WO2023272786A1 (zh) 2023-01-05

Similar Documents

Publication Publication Date Title
TW200415747A (en) Air gap dual damascene process and structure
JP4041785B2 (ja) 半導体装置の製造方法
JP2008533705A (ja) 高電圧コンポーネントを備えた、トレンチ絶縁されたｓｏｉ集積回路へのキャリア基板コンタクトの作製
JP2015167153A (ja) 集積回路装置及びその製造方法
KR100538810B1 (ko) 반도체소자의 소자분리 방법
US20230411435A1 (en) Semiconductor device and manufacturing method therefor, and chip bonding structure
CN110931425B (zh) 半导体器件制作方法
JP2006012953A (ja) 貫通電極の形成方法、貫通電極および半導体装置
CN115565935A (zh) 一种半导体器件的制作方法以及半导体器件
US6974749B2 (en) Bottom oxide formation process for preventing formation of voids in trench
CN111162072A (zh) 半导体元件及其制造方法
JP2008004881A (ja) 素子分離構造部の製造方法
JP2000114259A (ja) 半導体装置における配線の形成方法
KR101038315B1 (ko) 반도체 소자 및 그의 제조방법
CN112366177B (zh) 半导体器件及其形成方法
KR19990025241A (ko) 반도체 장치의 트렌치 소자 분리 형성 방법
KR100691131B1 (ko) 반도체 소자 및 그 제조 방법
JP2012033607A (ja) 半導体装置の製造方法
US7326632B2 (en) Method for fabricating metal wirings of semiconductor device
TWI664695B (zh) 半導體裝置之隔離區塊的製造方法、半導體裝置及其製造方法
KR100313531B1 (ko) 반도체 장치의 분리구조 형성방법
KR100212005B1 (ko) 반도체 소자의 다중 금속층 형성방법
JP2024046070A (ja) アイソレータ
CN117976619A (zh) 互联层中空气间隙的形成方法
KR100857009B1 (ko) 반도체 소자의 수직 배선 및 그 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination