JP2015167153A - 集積回路装置及びその製造方法 - Google Patents

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Abstract

【課題】均質な配線及びエアギャップが形成された集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置の製造方法は、第１絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜に対してエッチングを施すことにより、前記シリコン膜を貫通する複数本の溝を形成する工程と、前記溝内に金属材料を埋め込むことにより、複数本の配線を形成する工程と、前記シリコン膜を除去する工程と、前記配線間の隙間を埋めきらないように、前記複数本の配線上に第２絶縁膜を形成する工程と、を備える。
【選択図】図２

Description

本発明の実施形態は、集積回路装置及びその製造方法に関する。
近年、集積回路装置において、層間絶縁膜に複数本の溝を形成し、溝内に金属材料を埋め込んで配線を形成し、層間絶縁膜における配線間に配置された部分を除去することにより、配線間にエアギャップを形成する技術が提案されている。しかしながら、この技術においては、溝を均一な深さで形成することが困難であり、また、層間絶縁膜を均一に除去することが困難である。
特開２００４−１９３４３１号公報
実施形態の目的は、均質な配線及びエアギャップが形成された集積回路装置及びその製造方法を提供することである。
実施形態に係る集積回路装置は、第１絶縁膜と、前記第１絶縁膜上に設けられ、第１方向に延びる複数本の配線と、前記配線の側面上に存在するバリアメタル層と、前記バリアメタル層の側面上に設けられたシリコン酸化層と、前記複数本の配線上に設けられた第２絶縁膜と、を備える。前記配線間にはエアギャップが形成されており、前記エアギャップと前記バリアメタル層との間には前記シリコン酸化層が配置されている。
実施形態に係る集積回路装置の製造方法は、第１絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜に対してエッチングを施すことにより、前記シリコン膜を貫通する複数本の溝を形成する工程と、前記溝内に金属材料を埋め込むことにより、複数本の配線を形成する工程と、前記シリコン膜を除去する工程と、前記配線間の隙間を埋めきらないように、前記複数本の配線上に第２絶縁膜を形成する工程と、を備える。
（ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する一部拡大断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る集積回路装置の製造方法を例示する一部拡大断面図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）〜（ｅ）は、第２の実施形態に係る集積回路装置の製造方法を例示する図である。 （ａ）及び（ｂ）は、第３の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る集積回路装置の製造方法を例示する断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る集積回路装置の製造方法を例示する断面図である。 図１７（ｂ）に示す領域Ｒ６を示す一部拡大断面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）及び（ｂ）は、本実施形態に係る集積回路装置の製造方法を例示する断面図である。
図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態に係る集積回路装置の製造方法を例示する一部拡大断面図である。
図４（ａ）及び（ｂ）は図１（ｂ）に示す領域Ｒ１に相当し、図４（ｃ）は図１（ｃ）に示す領域Ｒ２に相当し、図５（ａ）は図２（ａ）に示す領域Ｒ３に相当し、図５（ｂ）は図２（ｂ）に示す領域Ｒ４に相当し、図５（ｃ）は図２（ｃ）に示す領域Ｒ５に相当する。
先ず、本実施形態に係る集積回路装置の製造方法について説明する。
本実施形態に係る集積回路装置は、例えば、半導体集積回路装置であり、例えば、ＮＡＮＤフラッシュメモリである。
図１（ａ）に示すように、シリコン基板（図示せず）上に絶縁性のシリコン酸化膜１２を形成し、シリコン酸化膜１２内に複数本のコンタクト１３を形成する。コンタクト１３においては、例えば銅（Ｃｕ）又はタングステン（Ｗ）からなる本体部１３ａの側面上に、バリアメタル層１３ｂが形成されている。コンタクト１３の下端部はシリコン基板（図示せず）又は下層の配線（図示せず）に接続されている。次に、シリコン酸化膜１２上にアモルファスシリコン膜１４を形成する。次に、アモルファスシリコン膜１４上にマスクパターン１５を形成する。マスクパターン１５は、例えば、単層のシリコン酸化層又はシリコン酸化層を含む多層膜であり、ラインアンドスペース状に加工されている。すなわち、マスクパターン１５には複数本の溝１５ａが形成されている。また、マスクパターン１５には太溝１５ｂが形成されていてもよい。太溝１５ｂは溝１５ａと同じ方向に延び、溝１５ａよりも太い溝である。
次に、図１（ｂ）及び図４（ａ）に示すように、マスクパターン１５をマスクとして、アモルファスシリコン膜１４に対してエッチングを施す。すなわち、シリコン酸化物のエッチング速度よりもシリコンのエッチング速度の方が高くなるような条件で、例えば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを行う。これにより、アモルファスシリコン膜１４がパターニングされ、溝１５ａの直下域にアモルファスシリコン膜１４を貫通する溝１６が形成されると共に、太溝１５ｂの直下域にはアモルファスシリコン膜１４を貫通する太溝１７が形成される。
次に、パターニングされたアモルファスシリコン膜１４をマスクとして、シリコン酸化膜１２に対してエッチングを施す。すなわち、シリコンのエッチング速度よりもシリコン酸化物のエッチング速度の方が高くなるような条件で、異方性エッチングを行う。これにより、溝１６の下端部１６ａ及び太溝１７の下端部１７ａをシリコン酸化膜１２の上層部分内に進入させる。そして、この時点でマスクパターン１５が残留していれば、マスクパターン１５を除去する。
次に、図４（ｂ）に示すように、ラインアンドスペース状に加工されたアモルファスシリコン膜１４に対して酸化処理を施す。これにより、アモルファスシリコン膜１４の露出面、すなわち、各パターン部分の側面及び上面に、例えば分子１層分程度の薄いシリコン酸化層１９が形成される。又は、ラインアンドスペース状に加工されたアモルファスシリコン膜１４上及び溝底に露出しているシリコン酸化膜１２上に薄膜のシリコン酸化膜を堆積し、その後エッチバックすることにより、アモルファスシリコン膜１４中に形成された各溝１６の側面に、例えば分子１層分程度の薄いシリコン酸化層１９を形成する。
次に、図１（ｃ）及び図４（ｃ）に示すように、バリアメタル層２１を形成する。バリアメタル層２１は、例えば、ＰＶＤ（Physical Vapor Deposition：物理気相成長）法、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法又はＡＬＤ（Atomic Layer Deposition：原子層堆積）法等により、チタン（Ｔｉ）、タンタル（Ｔａ）又はタンタル窒化物（ＴａＮ）等の導電材料を堆積させることにより、形成する。次に、例えばメッキ法又はＰＶＤ法等により、金属材料、例えば、銅（Ｃｕ）を堆積させる。これにより、金属膜２２が形成される。金属材料は溝１６内及び太溝１７内にも埋め込まれる。
次に、図２（ａ）及び図５（ａ）に示すように、アモルファスシリコン膜１４をストッパとして、金属膜２２に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）等の平坦化処理を施す。これにより、アモルファスシリコン膜１４の上面が露出すると共に、溝１６内に残留した金属膜２２によって配線２３が形成され、太溝１７内に残留した金属膜２２によって幅広配線２４が形成される。配線２３及び幅広配線２４は銅からなり、側面上及び下面上にはバリアメタル層２１が形成されている。また、配線２３の下端部２３ａ及び幅広配線２４の下端部２４ａは、シリコン酸化膜１２の上層部分内に埋め込まれる。
次に、図２（ｂ）及び図５（ｂ）に示すように、例えばエッチング液としてコリンを含む水溶液を用いたウェットエッチングを施すことにより、アモルファスシリコン膜１４を除去する。これにより、配線２３及び幅広配線２４の相互間に、隙間２６が形成される。また、配線２３及び幅広配線２４の側面上において、シリコン酸化層１９がバリアメタル層２１を覆う。
次に、図２（ｃ）及び図５（ｃ）に示すように、例えば、プラズマＣＶＤ法等により、シリコン炭窒化物（ＳｉＣＮ）、シリコン窒化物（ＳｉＮ）又はシリコン炭化膜（ＳｉＣ）等からなるキャップ膜２７を堆積させる。これにより、配線２３及び幅広配線２４の上方にキャップ膜２７が形成される。図５（ｃ）は、キャップ膜２７が堆積されていく様子を、複数の層によって模式的に表現している。上述の絶縁材料を被覆性（カバレッジ）が低くなる条件で堆積させることにより、キャップ膜２７のうち、隙間２６の側面の上端部に被着した部分が他の部分よりも厚くなり、庇状に突出する。すると、この庇状に突出した部分の上端部に、更に絶縁材料が被着する。これを繰り返すことにより、隙間２６を埋め切ることなく、隙間２６の上方においてキャップ膜２７が連続膜となり、隙間２６を封止する。そして、隙間２６の残留部分がエアギャップ２８となる。エアギャップ２８の下方及び側方にはキャップ膜２７が薄く形成され、エアギャップ２８の上端部は、配線２３及び幅広配線２４の上端部よりも上方に位置する。
次に、図３（ａ）に示すように、キャップ膜２７上にシリコン酸化膜２９を形成する。このとき、シリコン酸化膜２９における配線２３及び幅広配線２４が形成された領域に位置する部分の上面は、配線２３及び幅広配線２４が形成されていない領域に位置する部分の上面よりも高くなり、両領域間に段差が形成される。
次に、図３（ｂ）に示すように、シリコン酸化膜２９の上面に対して平坦化処理を施す。これにより、上述の段差が軽減される。次に、シリコン酸化膜２９上に上層の配線等（図示せず）を形成する。このようにして、本実施形態に係る集積回路装置が製造される。
次に、上述の如く製造された本実施形態に係る集積回路装置の構成について説明する。
図３（ｂ）及び図５（ｃ）に示すように、本実施形態に係る集積回路装置においては、シリコン基板（図示せず）が設けられており、その上にシリコン酸化膜１２が設けられている。シリコン酸化膜１２内には、複数のコンタクト１３が形成されている。コンタクト１３の下端はシリコン基板又は下層の配線（図示せず）に接続されている。シリコン酸化膜１２上には、一方向に延びる複数本の配線２３及び幅広配線２４が設けられている。配線２３及び幅広配線２４は、例えば銅（Ｃｕ）によって形成されている。配線２３の下端部２３ａ及び幅広配線２４の下端部２４ａは、シリコン酸化膜１２の上層部分内に配置されている。そして、配線２３及び幅広配線２４は、コンタクト１３に接続されている。
配線２３及び幅広配線２４の下面上及び側面上には、例えばチタン（Ｔｉ）、タンタル（Ｔａ）又はタンタル窒化物（ＴａＮ）等からなるバリアメタル層２１が形成されている。バリアメタル層２１の側面上には、例えば分子１層分程度の薄いシリコン酸化層１９が存在している。また、配線２３及び幅広配線２４上には、例えばシリコン炭窒化物（ＳｉＣＮ）、シリコン窒化物（ＳｉＮ）又はシリコン炭化物（ＳｉＣ）等からなるキャップ膜２７が形成されており、その上にはシリコン酸化膜２９が形成されている。そして、配線２３間にはエアギャップ２８が形成されている。エアギャップ２８を包含する外壁はキャップ膜２７によって構成されており、キャップ膜２７とバリアメタル層２１との間には、シリコン酸化層１９が配置されている。
次に、本実施形態の効果について説明する。
本実施形態においては、シリコン酸化膜１２上にアモルファスシリコン膜１４を形成している。シリコンとシリコン酸化物とは互いに高いエッチング選択比を取ることができるため、エッチング速度が溝の幅の影響を受けにくい。この結果、図１（ｂ）に示すエッチング工程において、アモルファスシリコン膜１４に溝１６及び太溝１７を形成するときに、溝１６及び太溝１７の深さを均一にすることができ、図２（ａ）に示す工程において、配線２３と幅広配線２４の厚さを均一にすることができる。また、図２（ｂ）に示す工程において、アモルファスシリコン膜１４を除去するときも、下地であるシリコン酸化膜１２をエッチングすることが少ない。このため、アモルファスシリコン膜１４を残留させず、且つ、隙間２６の深さを均一にすることができる。
また、本実施形態においては、図１（ｂ）に示す工程において、シリコン酸化膜１２に対してエッチングを施すときには、アモルファスシリコン膜１４をマスクとして使い、図１（ｃ）及び図２（ａ）に示す工程において、配線２３等を形成するときには、アモルファスシリコン膜１４を鋳型として使用している。このように、本実施形態においては、アモルファスシリコン膜１４に２つの機能を兼ねさせることができるため、形成する膜の数を低減することができ、生産性を向上させることができる。なお、アモルファスシリコン膜１４は絶縁体ではなく半導体であるが、図２（ｂ）に示す工程において完全に除去されるため、配線２３同士を短絡させる虞はない。
更に、本実施形態においては、図１（ｂ）に示す工程において、溝１６の下端部１６ａ及び太溝１７の下端部１７ａをシリコン酸化膜１２内に進入させている。従って、図２（ａ）に示す工程において、配線２３及び幅広配線２４を形成したときに、配線２３の下端部２３ａ及び幅広配線２４の下端部２４ａがシリコン酸化膜１２内に埋め込まれる。これにより、図２（ｂ）に示す工程において、アモルファスシリコン膜１４を除去したときに、配線２３及び幅広配線２４が脱落することを防止できる。
更にまた、本実施形態においては、図１（ｂ）及び図４（ｂ）に示す工程において、アモルファスシリコン膜１４に対して酸化処理を施すか、又は、シリコン酸化物を薄く堆積させることにより、アモルファスシリコン膜１４の露出面に薄いシリコン酸化層１９を形成している。これにより、図１（ｃ）及び図４（ｃ）に示す工程においてバリアメタル層２１を形成するときに、バリアメタル層２１とアモルファスシリコン膜１４との密着性を高めることができる。また、図２（ｂ）及び図５（ｂ）に示す工程において、アモルファスシリコン膜１４を除去して隙間２６を形成したときに、隙間２６の側面においてバリアメタル層２１がシリコン酸化層１９によって覆われる。この結果、バリアメタル層２１の酸化を抑制し、配線２３の導電性を確保することができる。その結果、配線間絶縁特性（ＴＤＢＤ）及びエレクトロマイグレーション（ＥＭ）特性等によって評価される配線信頼性を劣化させずに、配線間にエアギャップを形成することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図６（ａ）〜（ｅ）乃至図１３（ａ）〜（ｅ）は、本実施形態に係る集積回路装置の製造方法を例示する図である。
図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）に示すＡ−Ａ’線による断面図であり、図６（ｃ）は図６（ａ）に示すＢ−Ｂ’線による断面図であり、図６（ｄ）は図６（ａ）に示すＣ−Ｃ’線による断面図であり、図６（ｅ）は図６（ａ）に示すＤ−Ｄ’線による断面図である。図７（ａ）〜（ｅ）乃至図１３（ａ）〜（ｅ）についても同様である。
先ず、図６（ａ）〜（ｅ）に示すように、シリコン基板（図示せず）上に絶縁膜４１を形成し、絶縁膜４１内に配線又はコンタクト４２（以下、総称して「コンタクト４２」という）を形成する。次に、例えばシリコン窒化物からなるストッパ層４３を形成し、その上にシリコン酸化膜４４を形成し、その上にアモルファスシリコン膜４５を形成する。次に、リソグラフィ法により、一方向に延びるラインアンドスペース状のマスクパターン４６を形成する。このとき、マスクパターン４６はコンタクト４２の直上域を含むライン状の領域において開口させる。マスクパターン４６は、例えば、単層のシリコン酸化層又はシリコン酸化層を含む多層膜とする。
本実施形態においては、説明の便宜上、ＸＹＺ直交座標系を採用する。以下、シリコン基板の上面に対して垂直な方向を「Ｚ方向」とし、マスクパターン４６の各パターン部分が延びる方向を「Ｙ方向」とし、Ｚ方向及びＹ方向の双方に対して直交する方向を「Ｘ方向」とする。
次に、図７（ａ）〜（ｅ）に示すように、マスクパターン４６（図６（ａ）〜（ｅ）参照）をマスクとして、アモルファスシリコン膜４５に対してエッチングを施す。すなわち、シリコン酸化物のエッチング速度よりもシリコンのエッチング速度が高くなるような条件で、ＲＩＥ等の異方性エッチングを施す。これにより、アモルファスシリコン膜４５に、Ｙ方向に延び、アモルファスシリコン膜４５を貫通する複数本の溝４８が形成される。
次に、パターニングされたアモルファスシリコン膜４５をマスクとしてシリコン酸化膜４４に対してエッチングを施す。すなわち、シリコンのエッチング速度よりもシリコン酸化物のエッチング速度が高くなるような条件で、ＲＩＥ等の異方性エッチングを施す。これにより、溝４８の下端部４８ａがシリコン酸化膜４４の上層部分内に進入する。その後、マスクパターン４６を除去する。
次に、図８（ａ）〜（ｅ）に示すように、アモルファスシリコン膜４５上に、マスクパターン５２を形成する。例えば、マスクパターン５２は、単層のレジスト層又はレジスト層を含む多層膜とする。また、マスクパターン５２には、Ｘ方向に延びるラインアンドスペース状のパターンを形成する。図８（ａ）〜（ｅ）においては、マスクパターン５２を単層膜とする場合を示している。この場合は、マスクパターン５２におけるコンタクト４２の直上域を含むライン状の領域を開口させる。
次に、図９（ａ）〜（ｅ）に示すように、マスクパターン５２（図８（ａ）〜（ｅ）参照）及びパターニングされたアモルファスシリコン膜４５をマスクとして、シリコン酸化膜４４に対してエッチングを施す。すなわち、シリコンのエッチング速度よりもシリコン酸化物のエッチング速度が高くなるような条件で、ＲＩＥ等の異方性エッチングを施す。このとき、マスクパターン５２の形状はＸ方向に延びるラインアンドスペース状であり、アモルファスシリコン膜４５の形状はＹ方向に延びるラインアンドスペース状であるため、マスクパターン５２及びアモルファスシリコン膜４５は、上方（Ｚ方向）から見てＸ方向及びＹ方向に延びる格子状のマスクを構成する。従って、このエッチングにより、シリコン酸化膜４４は、格子状の部分が残留しマトリクス状に配列されたドット状の部分が除去される。
この結果、シリコン酸化膜４４におけるコンタクト４２の直上域に、複数本のビアホール５３がマトリクス状に形成される。上方から見て、各ビアホール５３の形状は矩形状である。
次に、マスクパターン５２を除去する。これにより、溝４８が再び露出する。
次に、アモルファスシリコン膜４５をマスクとして、ストッパ層４３をエッチングする。これにより、ビアホール５３の底面においてコンタクト４２が露出する。
その後、前述の第１の実施形態と同様に、アモルファスシリコン膜４５に対して酸化処理を施すことにより、又は、シリコン酸化物を薄く堆積させてエッチバックすることにより、アモルファスシリコン膜４５の露出面に薄いシリコン酸化層１９（図４（ｂ）参照）を形成してもよい。
次に、図１０（ａ）〜（ｅ）に示すように、例えば、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法等により、チタン（Ｔｉ）、タンタル（Ｔａ）又はタンタル窒化物（ＴａＮ）等の導電材料を堆積させて、バリアメタル層５５を形成する。次に、メッキ法又はＰＶＤ法等により、金属材料、例えば銅（Ｃｕ）を堆積させて、金属膜５６を形成する。バリアメタル層５５及び金属膜５６は、ビアホール５３内及び溝４８内にも埋め込まれる。
次に、図１１（ａ）〜（ｅ）に示すように、アモルファスシリコン膜４５をストッパとして、金属膜５６の上面に対してＣＭＰ等の平坦化処理を施す。これにより、金属膜５６におけるアモルファスシリコン膜４５よりも上方に位置する部分が除去される。この結果、ビアホール５３内に残留した金属膜５６によってビア５７が形成され、溝４８内に残留した金属膜５６によって配線５８が形成される。ビア５７及び配線５８は一体的に形成される。また、配線５８の下端部５８ａはシリコン酸化膜４４の上層部分内に配置される。
次に、図１２（ａ）〜（ｅ）に示すように、例えば、エッチング液としてコリンを含む水溶液を用いたウェットエッチングを行い、アモルファスシリコン膜４５を除去する。これにより、配線５８における下端部５８ａを除く部分の相互間に、隙間５９が形成される。なお、図９（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５の露出面にシリコン酸化層を形成した場合は、隙間５９の側面には、このシリコン酸化層が露出する。
次に、図１３（ａ）〜（ｅ）に示すように、例えば、プラズマＣＶＤ法等により、シリコン炭窒化物（ＳｉＣＮ）、シリコン窒化物（ＳｉＮ）又はシリコン炭化物（ＳｉＣ）等の絶縁材料を堆積させる。これにより、複数本の配線５８の上方にキャップ膜６１が形成される。このとき、前述の第１の実施形態（図５（ｃ）参照）と同様に、シリコン炭窒化物等の絶縁材料を被覆性（カバレッジ）が低くなる条件で堆積させることにより、キャップ膜６１を隙間５９の上端部を封止するように被着させて、隙間５９を埋めきらないようにする。この結果、キャップ膜６１が形成された後、隙間５９がエアギャップ６２となる。エアギャップ６２の下面及び側面にはキャップ膜６１が薄く形成される。また、エアギャップ６２の上端部は、配線５８の上端部よりも上方に位置する。次に、通常の方法により、キャップ膜６１上に上層の配線及び層間絶縁膜等（図示せず）を形成する。このようにして、本実施形態に係る集積回路装置が製造される。
次に、上述の如く製造された本実施形態に係る集積回路装置の構成について説明する。
図１３（ａ）〜（ｅ）に示すように、本実施形態に係る集積回路装置においては、シリコン基板（図示せず）上にシリコン酸化膜４１が設けられており、シリコン酸化膜４１内にコンタクト４２（又は配線）が形成されている。シリコン酸化膜４１上には、ストッパ層４３を介してシリコン酸化膜４４が設けられている。そして、シリコン酸化膜４４内にはビア５７が複数本設けられており、コンタクト４２に接続されている。また、シリコン酸化膜４４上にはＹ方向に延びる配線５８が複数本設けられており、ビア５７に接続されている。ビア５７及び配線５８は一体的に形成されている。ビア５７及び配線５８からなる構造体の下面上及び側面上には、例えばチタン（Ｔｉ）、タンタル（Ｔａ）又はタンタル窒化物（ＴａＮ）等からなるバリアメタル層５５が形成されている。
複数本の配線５８の上方には、キャップ膜６１が設けられている。配線５８の下端部５８ａはシリコン酸化膜４４の上層部分内に位置し、配線５８における下端部５８ａを除く部分間には、エアギャップ６２が形成されている。エアギャップ６２を包括する外壁は薄いキャップ膜６１によって覆われており、エアギャップ６２の上端部は配線５８の上端部よりも上方に位置している。また、バリアメタル層５５とキャップ膜６１との間には、例えば分子１層分程度の薄いシリコン酸化層１９（図４（ｂ）参照）が形成されている。
次に、本実施形態の効果について説明する。
本実施形態においては、シリコン酸化膜４４上に、Ｙ方向に延びるラインアンドスペース状にパターニングされたアモルファスシリコン膜４５を形成し、その上にＸ方向に延びるラインアンドスペース状のマスクパターン５２を形成し、図９（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５及びマスクパターン５２をマスクとしてエッチングを施すことにより、シリコン酸化膜４４中にビアホール５３を形成している。これにより、微細なビアホール５３を高い配列密度で形成することができる。
また、本実施形態においては、ライン状の溝４８が形成されたアモルファスシリコン膜４５をマスクとしてビアホール５３を形成し、ビアホール５３内にビア５７を形成し、溝４８内に配線５８を形成しているため、ビア５７及び配線５８をセルフアライン的に形成することができる。これにより、配線５８に対するビア５７の合わせズレを抑制することが可能となり、ビア５７及び配線５８の相互間のショート及び耐圧劣化を抑制することができる。
また、本実施形態においては、アモルファスシリコン膜４５をビアホール５３を形成するためのマスクとして使用すると共に、配線５８を形成する際の鋳型として使用している。このように、１つの膜に２つの機能を持たせているため、工程数を削減することができる。従って、本実施形態に係る集積回路装置の製造方法は、生産性が高い。
本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
すなわち、シリコンとシリコン酸化物とは互いに高いエッチング選択比を取ることができるため、図７（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５に深さが均一な溝４８を形成することができ、従って、図１１（ａ）〜（ｅ）に示す工程において、厚さが均一な配線５８を形成することができる。また、図１２（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５を精度よく除去することができるため、隙間５９を均一な深さに形成することができる。
また、図７（ａ）〜（ｅ）に示す工程において、溝４８の下端部４８ａをシリコン酸化膜４４内に進入させることにより、図１１（ａ）〜（ｅ）に示す工程において、配線５８の下端部５８ａをシリコン酸化膜４４内に埋め込むことができる。これにより、図１２（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５を除去したときに、配線５８が脱落することを防止できる。
更に、図７（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５に対する酸化処理又はシリコン酸化物の堆積及びエッチバックを施して薄いシリコン酸化層１９（図４（ｂ）参照）を形成すれば、図１０（ａ）〜（ｅ）に示す工程において、バリアメタル層５５を形成するときに、バリアメタル層５５とアモルファスシリコン膜４５との密着性を高めることができる。また、図１２（ａ）〜（ｅ）に示す工程において、アモルファスシリコン膜４５を除去して隙間５９を形成したときに、隙間５９の側面においてバリアメタル層５５をシリコン酸化層１９によって覆うことができるため、バリアメタル層５５の酸化を抑制することができる。その結果、配線間絶縁特性（ＴＤＤＢ）及びエレクトロマイグレーション（ＥＭ）特性等の配線信頼性を劣化させずに、配線５８間にエアギャップ６２を形成することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１４（ａ）〜図１７（ｂ）は、本実施形態に係る集積回路装置の製造方法を例示する断面図である。
図１８は、図１７（ｂ）に示す領域Ｒ６を示す一部拡大断面図である。
本実地形態は、前述の第１の実施形態のように、配線の鋳型を全てアモルファスシリコンにより形成するのではなく、鋳型の芯部をシリコン酸化物により形成し、鋳型の側壁をアモルファスシリコンによって形成し、配線形成後にアモルファスシリコンのみを除去する。
先ず、図１４（ａ）に示すように、シリコン基板（図示せず）上にシリコン酸化物（ＳｉＯ２）からなるシリコン酸化膜７１を形成し、シリコン酸化膜７１内に、例えば銅（Ｃｕ）又はタングステン（Ｗ）等の金属からなる複数本のコンタクト７２を形成する。次に、シリコン酸化膜７１上に、例えば、ソースとしてＴＥＯＳ（tetraethoxysilane：Si(OC2H5)4）を用いたＣＶＤ法によって、シリコン酸化物からなるシリコン酸化膜７３ａを形成する。次に、シリコン酸化膜７３ａ上にラインアンドスペース状のマスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとしてシリコン酸化膜７３ａに対してＲＩＥ等のエッチングを施す。これにより、シリコン酸化膜７３ａにおけるコンタクト７２の直上域を含む領域が選択的に除去され、溝７４及び太溝７５が形成される。太溝７５は溝７４と同じ方向に延び、溝７４よりも太い。また、シリコン酸化膜７３ａにおける残留した部分が、一方向に延びるシリコン酸化部材７３となる。その後、マスクパターンを除去する。
次に、図１４（ｂ）に示すように、全面にアモルファスシリコンを堆積させて、アモルファスシリコン膜７６を形成する。アモルファスシリコン膜７６の膜厚は略均一になる。アモルファスシリコン膜７６は、シリコン酸化部材７３の上面上の他に、溝７４及び太溝７５の底面上及び側面上にも形成される。
次に、図１５（ａ）に示すように、アモルファスシリコン膜７６をエッチバックする。これにより、アモルファスシリコン膜７６のうち、シリコン酸化部材７３の上面上に形成された部分、並びに溝７４及び太溝７５の底面上に形成された部分が除去され、溝７４及び太溝７５の側面上に形成された部分は残留する。この結果、シリコン酸化部材７３が芯材となり、アモルファスシリコン膜７６が側壁となるラインアンドスペース状のパターンが形成される。また、このエッチングにより、溝７４及び太溝７５の底部において、シリコン酸化膜７１の上層部分及びコンタクト７２の上端部も除去される。
次に、図１５（ｂ）に示すように、アモルファスシリコン膜７６に対して酸化処理を施す。又は、全面にシリコン酸化物を薄く堆積させ、その後エッチバックする。これにより、アモルファスシリコン膜７６の露出面に、例えば分子１層分程度の薄いシリコン酸化層７７が形成される。
次に、図１６（ａ）に示すように、例えば、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法等により、チタン（Ｔｉ）、タンタル（Ｔａ）又はタンタル窒化物（ＴａＮ）等の導電材料を堆積させることにより、バリアメタル層８０を形成する。次に、例えばメッキ法又はＰＶＤ法等により、金属材料、例えば、銅（Ｃｕ）を堆積させることにより、金属膜８１を形成する。バリアメタル層８０及び金属膜８１は、溝７４内及び太溝７５内にも形成され、アモルファスシリコン膜７６の酸化面上、すなわち、シリコン酸化層７７上にも形成される。
次に、図１６（ｂ）に示すように、全面にＣＭＰによる平坦化処理を施す。これにより、金属膜８１及びバリアメタル層８０におけるシリコン酸化部材７３上に堆積された部分が除去され、その後、シリコン酸化部材７３の上部が、その側面上に形成されたアモルファスシリコン膜７６及びシリコン酸化層７７ごと除去される。この結果、金属膜８１のうち、溝７４内に埋め込まれた部分が配線８３となり、太溝７５内に埋め込まれた部分が幅広配線８４となる。
次に、図１７（ａ）に示すように、例えばコリンを含む水溶液をエッチング液としたウェットエッチングにより、アモルファスシリコン膜７６を除去する。これにより、シリコン酸化部材７３とシリコン酸化層７７との間に、隙間８５が形成される。すなわち、隣り合う配線８３間において、各部材が（配線８３−バリアメタル層８０−シリコン酸化層７７−隙間８５−シリコン酸化部材７３−隙間８５−シリコン酸化層７７−バリアメタル層８０−配線８３）の順に配列される。このとき、アモルファスシリコン膜７６の膜厚は略均一であるから、隙間８５の幅は、溝７４及び太溝７５の幅に依存せず、ほぼ一定となる。また、バリアメタル層８０の隙間８５側の表面は、シリコン酸化層７７によって覆われる。
次に、図１７（ｂ）及び図１８に示すように、例えば、プラズマＣＶＤ法等により、シリコン炭窒化物（ＳｉＣＮ）、シリコン窒化物（ＳｉＮ）又はシリコン炭化膜（ＳｉＣ）等の絶縁材料を堆積させて、キャップ膜８６を形成する。このとき、前述の第１の実施形態と同様に、絶縁材料を被覆性が低い条件で堆積させることにより、隙間８５が埋めきられずに、エアギャップ８７となる。このとき、エアギャップ８７内にキャップ膜８６の一部が進入する場合もあり、進入しない場合もある。図１７（ｂ）及び図１８は、エアギャップ８７内にキャップ膜８６が進入しない場合を示している。エアギャップ８７内にキャップ膜８６の一部が進入した場合は、前述の第１の実施形態（図５（ｃ）参照）と同様に、キャップ膜８６はエアギャップ８７の内面上に薄く形成される。また、エアギャップ８７の上端は、シリコン酸化部材７３、配線８３及び幅広配線８４の上端よりも上方に位置する。このようにして、本実施形態に係る集積回路装置が製造される。
次に、上述の如く製造された本実施形態に係る集積回路装置の構成について説明する。
図１７（ｂ）及び図１８に示すように、本実施形態に係る集積回路装置においては、シリコン基板（図示せず）が設けられており、その上にシリコン酸化膜７１が設けられている。シリコン酸化膜７１内には、複数のコンタクト７２が形成されている。コンタクト７２の下端はシリコン基板又は下層の配線（図示せず）に接続されている。シリコン酸化膜７１上には、一方向に延びる複数本の配線８３及び幅広配線８４が設けられている。配線８３及び幅広配線８４は、例えば銅（Ｃｕ）によって形成されている。配線８３及び幅広配線８４は、コンタクト７２に接続されている。
配線８３及び幅広配線８４の下面上及び側面上には、例えばチタン（Ｔｉ）、タンタル（Ｔａ）又はタンタル窒化物（ＴａＮ）等からなるバリアメタル層８０が形成されている。バリアメタル層８０の側面上には、例えば分子１層分程度の薄いシリコン酸化層７７が存在している。
隣り合う配線８３の間、及び、配線８３と幅広配線８４との間には、シリコン酸化部材７３が設けられている。シリコン酸化部材７３は、配線８３及び幅広配線８４と同じ方向に延びている。そして、配線８３とシリコン酸化部材７３との間、及び、幅広配線８４とシリコン酸化部材７３との間には、エアギャップ８７が形成されている。
また、配線８３、幅広配線８４、シリコン酸化部材７３及びエアギャップ８７の上方には、例えばシリコン炭窒化物（ＳｉＣＮ）、シリコン窒化物（ＳｉＮ）又はシリコン炭化物（ＳｉＣ）等からなるキャップ膜８６が設けられている。なお、キャップ膜８６の一部は、エアギャップ８７の内面上に薄く形成されていてもよい。この場合、キャップ膜８６の一部は、エアギャップ８７を包含する外壁となる。エアギャップ８７の上端はキャップ膜８６の下面に食い込んでおり、配線８３、幅広配線８４及びシリコン酸化部材７３の上端よりも高い。
次に、本実施形態の効果について説明する。
本実施形態においては、図１６（ｂ）に示すＣＭＰ工程において、金属膜８１及びバリアメタル層８０を研磨した後、シリコン酸化部材７３、シリコン酸化層７７及びアモルファスシリコン膜７６を研磨している。このとき、アモルファスシリコン膜７６の膜厚はシリコン酸化部材７３の幅よりも薄いため、研磨の対象となる材料は大部分がシリコン酸化物である。このため、シリコン酸化物を研磨する従来のＣＭＰプロセスを使用することができる。
また、本実施形態によれば、図１７（ａ）に示すウェットエッチング工程において、形成される隙間８５の幅は除去されるアモルファスシリコン膜７６の膜厚と等しい。そして、アモルファスシリコン膜７６の膜厚はほぼ均一であるから、隙間８５の幅もほぼ均一になる。このように、配線８３及び幅広配線８４の幅、並びに、これらの配線の間隔によらず、隙間８５の幅をほぼ一定にできるため、図１７（ｂ）に示すキャップ膜８６の形成工程において、キャップ膜８６が隙間８５内に進入することを抑制することができ、キャップ膜８６の上面を平坦に形成することができる。また、配線８３及び幅広配線８４が形成された領域と、配線８３及び幅広配線８４が形成されていない領域との境界において、キャップ膜８６の上面に段差が形成されることを抑制できる。このように、キャップ膜８６の上面を平坦に形成することができるため、キャップ膜８６に対する平坦化処理を省略することができる。
更に、本実施形態によれば、配線８３及び幅広配線８４の鋳型として、芯材にシリコン酸化部材７３を使用し、側壁にアモルファスシリコン膜７６を使用している。シリコン酸化部材７３を使用することにおり、シリコン酸化物は親水性であるため、クリーニングしやすく、ダスト及びウォーターマークが残留しにくい。このため、本実施形態に係る集積回路装置は、製造が容易である。
更にまた、本実施形態によれば、隣り合う配線８３間にシリコン酸化部材７３を設け、シリコン酸化部材７３の両側にエアギャップ８７を形成しているため、シリコン酸化部材７３がエアギャップ８７の支柱として機能する。この結果、本実施形態に係る集積回路装置は、前述の第１の実施形態に係る集積回路装置と比較して、機械的な強度が高い。
一方、前述の第１の実施形態によれば、配線２３間に１つの大きなエアギャップ２８を形成しているため、本実施形態と比較して、配線２３間の寄生容量をより効果的に低減することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
例えば、アモルファスシリコン膜７６上に薄いシリコン酸化層７７を形成することにより、図１６（ａ）に示す工程において、バリアメタル層８０とアモルファスシリコン膜７６との密着性を高めることができる。また、図１７（ａ）に示す工程において隙間８５を形成したときに、バリアメタル層８０における隙間８５側の表面をシリコン酸化層７７によって覆うことができるため、バリアメタル層８０の酸化を抑制することができる。その結果、配線間絶縁特性（ＴＤＤＢ）及びエレクトロマイグレーション（ＥＭ）特性等の配線信頼性を劣化させずに、エアギャップ８７を形成することができる。
なお、前述の各実施形態において、アモルファスシリコン膜の代わりにポリシリコン膜を用いてもよく、一部が結晶化したアモルファスシリコン膜を用いてもよい。但し、シリコン膜が結晶化していると、コリン水溶液でエッチングしたときにシリコンの（１１１）面のエッチング速度が遅くなり、均一に除去することがやや困難になる。このため、できるだけアモルファスシリコン膜を用いることが好ましい。また、アモルファスシリコン膜にシリコン以外の成分を混入させてもよい。更に、集積回路装置として、ＮＡＮＤフラッシュメモリ以外の装置を製造してもよい。
以上説明した実施形態によれば、均質な配線及びエアギャップが形成された集積回路装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１２：シリコン酸化膜、１３：コンタクト、１３ａ：本体部、１３ｂ：バリアメタル層、１４：アモルファスシリコン膜、１５：マスクパターン、１５ａ：溝、１５ｂ：太溝、１６：溝、１６ａ：下端部、１７：太溝、１７ａ：下端部、１９：シリコン酸化層、２１：バリアメタル層、２２：金属膜、２３：配線、２３ａ：下端部、２４：幅広配線、２４ａ：下端部、２６：隙間、２７：キャップ膜、２８：エアギャップ、２９：シリコン酸化膜、４１：絶縁膜、４２：コンタクト、４３：ストッパ層、４４：シリコン酸化膜、４５：アモルファスシリコン膜、４６：マスクパターン、４８：溝、４８ａ：下端部、５２：マスクパターン、５３：ビアホール、５５：バリアメタル層、５６：金属膜、５７：ビア、５８：配線、５８ａ：下端部、５９：隙間、６１：キャップ膜、６２：エアギャップ、７１：シリコン酸化膜、７２：コンタクト、７３：シリコン酸化部材、７３ａ：シリコン酸化膜、７４：溝、７５：太溝、７６：アモルファスシリコン膜、７７：シリコン酸化層、８０：バリアメタル層、８１：金属膜、８３：配線、８４：幅広配線、８５：隙間、８６：キャップ膜、８７：エアギャップ

Claims (20)

  1. 第１絶縁膜と、
    前記第１絶縁膜上に設けられ、第１方向に延びる複数本の配線と、
    前記配線の側面上に設けられたバリアメタル層と、
    前記バリアメタル層の側面上に設けられたシリコン酸化層と、
    前記複数本の配線上に設けられた第２絶縁膜と、
    を備え、
    前記配線間にはエアギャップが形成されており、前記エアギャップと前記バリアメタル層との間には前記シリコン酸化層が配置されている集積回路装置。
  2. 前記配線の下端部は前記第１絶縁膜内に配置されている請求項１記載の集積回路装置。
  3. 前記配線の下方に配置され、前記配線に接続され、上方から見て矩形であるコンタクトをさらに備えた請求項１または２に記載の集積回路装置。
  4. 第１絶縁膜と、
    前記第１絶縁膜上に設けられ、第１方向に延びる複数本の配線と、
    前記配線間に設けられ、前記第１方向に延びる絶縁部材と、
    前記複数本の配線上及び前記絶縁部材上に設けられた第２絶縁膜と、
    を備え、
    前記配線と前記絶縁部材との間にはエアギャップが形成されている集積回路装置。
  5. 前記配線の側面上に設けられたバリアメタル層と、
    前記バリアメタル層の側面上に設けられたシリコン酸化層と、
    をさらに備え、
    前記シリコン酸化層は、前記エアギャップと前記バリアメタル層との間に配置されている請求項４記載の集積回路装置。
  6. 前記第１絶縁膜はシリコン酸化物を含む請求項１〜５のいずれか１つに記載の集積回路装置。
  7. 前記第２絶縁膜は、シリコン炭窒化物、シリコン窒化物及びシリコン炭化物からなる群より選択された１種以上の材料を含む請求項１〜６のいずれか１つに記載の集積回路装置。
  8. 第１絶縁膜上にシリコン膜を形成する工程と、
    前記シリコン膜に対してエッチングを施すことにより、前記シリコン膜を貫通する複数本の溝を形成する工程と、
    前記溝内に金属材料を埋め込むことにより、複数本の配線を形成する工程と、
    前記シリコン膜を除去する工程と、
    前記配線間の隙間を埋めきらないように、前記複数本の配線上に第２絶縁膜を形成する工程と、
    を備えた集積回路装置の製造方法。
  9. 第１絶縁膜上にシリコン膜を形成する工程と、
    前記シリコン膜上に、第１方向に延びる第１マスクパターンを形成する工程と、
    前記第１マスクパターンをマスクとして前記シリコン膜に対してエッチングを施すことにより、前記第１方向に延び、前記シリコン膜を貫通する複数本の溝を形成する工程と、
    前記第１方向に対して交差した第２方向に延びる第２マスクパターンを形成する工程と、
    前記第２マスクパターン及び前記シリコン膜をマスクとして前記第１絶縁膜に対してエッチングを施すことにより、前記第１絶縁膜内にホールを形成する工程と、
    前記第２マスクパターンを除去することにより、前記溝を露出させる工程と、
    前記ホール内及び前記溝内に金属材料を埋め込むことにより、前記ホール内にビアを形成すると共に前記複数本の溝内に複数本の配線を形成する工程と、
    前記シリコン膜を除去する工程と、
    前記配線間の隙間を埋めきらないように、前記複数本の配線上に第２絶縁膜を形成する工程と、
    を備えた集積回路装置の製造方法。
  10. 前記溝を形成する工程において、前記溝の下端部を前記第１絶縁膜の上層部分に進入させる請求項８または９に記載の集積回路装置の製造方法。
  11. 前記溝が形成された前記シリコン膜の露出面を酸化する工程と、
    前記溝の側面上にバリアメタル層を形成する工程と、
    をさらに備え、
    前記シリコン膜を除去する工程において、前記シリコン膜における前記酸化された部分は残留させつつ、前記シリコン膜における酸化されていない部分を除去する請求項８〜１０のいずれか１つに記載の集積回路装置の製造方法。
  12. 前記溝が形成された前記シリコン膜上にシリコン酸化物を堆積させる工程と、
    前記堆積させたシリコン酸化物をエッチバックすると共に、前記溝の側面上に前記シリコン酸化物を残留させる工程と、
    前記溝の側面上にバリアメタル層を形成する工程と、
    をさらに備え、
    前記シリコン膜を除去する工程において、前記シリコン酸化物は残留させつつ、前記シリコン膜を除去する請求項８〜１０のいずれか１つに記載の集積回路装置の製造方法。
  13. 第１絶縁膜上に一方向に延びる複数本の絶縁部材を形成する工程と、
    前記絶縁部材の側面上にシリコン膜を形成する工程と、
    前記絶縁部材間であって前記シリコン膜間に金属材料を埋め込むことにより、配線を形成する工程と、
    前記シリコン膜を除去して隙間を形成する工程と、
    前記隙間を埋めきらないように、前記配線上及び前記絶縁部材上に第２絶縁膜を形成する工程と、
    を備えた集積回路装置の製造方法。
  14. 前記シリコン膜の露出面を酸化する工程と、
    前記シリコン膜の酸化面上にバリアメタル層を形成する工程と、
    をさらに備え、
    前記隙間を形成する工程において、前記シリコン膜における前記酸化された部分は残留させつつ、前記シリコン膜における酸化されていない部分を除去する請求項１３記載の集積回路装置の製造方法。
  15. 前記シリコン膜上にシリコン酸化物を堆積させる工程と、
    前記堆積させたシリコン酸化物をエッチバックすると共に、前記溝の側面上に前記シリコン酸化物を残留させる工程と、
    前記残留したシリコン酸化物からなる層上にバリアメタル層を形成する工程と、
    をさらに備え、
    前記隙間を形成する工程において、前記シリコン酸化物は残留させつつ、前記シリコン膜を除去する請求項１３記載の集積回路装置の製造方法。
  16. 前記シリコン膜として、アモルファスシリコン膜を用いる請求項８〜１５のいずれか１つに記載の集積回路装置の製造方法。
  17. 前記第１絶縁膜はシリコン酸化物を含む請求項８〜１６のいずれか１つに記載の集積回路装置の製造方法。
  18. 前記第２絶縁膜は、シリコン炭窒化物、シリコン窒化物及びシリコン炭化物からなる群より選択された１種以上の材料を含む請求項８〜１７のいずれか１つに記載の集積回路装置の製造方法。
  19. 絶縁膜上に第１層間膜を形成する工程と、
    前記第１層間膜上に、第１方向に延びる第１マスクパターンを形成する工程と、
    前記第１マスクパターンをマスクとして前記第１層間膜に対してエッチングを施すことにより、前記第１方向に延び、前記第１層間膜を貫通する複数本の溝を形成する工程と、
    前記第１方向に対して交差した第２方向に延びる第２マスクパターンを形成する工程と、
    前記第２マスクパターン及び前記溝を形成した第１層間膜をマスクとして前記絶縁膜に対してエッチングを施すことにより、前記絶縁膜内にホールを形成する工程と、
    前記ホール内及び前記溝内に金属材料を埋め込むことにより、前記ホール内にビアを形成すると共に前記溝内に配線を形成する工程と、
    を備えた集積回路装置の製造方法。
  20. 前記第１層間膜を除去する工程をさらに備えた請求項１９記載の集積回路装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922940B2 (en) 2016-02-22 2018-03-20 Toshiba Memory Corporation Semiconductor device including air gaps between interconnects and method of manufacturing the same
JP2022520702A (ja) * 2019-04-12 2022-04-01 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 積層された導体ライン及び空隙を有する半導体チップ
JP2022179641A (ja) * 2018-01-11 2022-12-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401305B2 (en) * 2014-11-05 2016-07-26 Sandisk Technologies Llc Air gaps structures for damascene metal patterning
KR102334736B1 (ko) * 2015-12-03 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
US11715692B2 (en) 2020-08-11 2023-08-01 Micron Technology, Inc. Microelectronic devices including conductive rails, and related methods
US11574870B2 (en) 2020-08-11 2023-02-07 Micron Technology, Inc. Microelectronic devices including conductive structures, and related methods
US11456208B2 (en) * 2020-08-11 2022-09-27 Micron Technology, Inc. Methods of forming apparatuses including air gaps between conductive lines and related apparatuses, memory devices, and electronic systems

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922940B2 (en) 2016-02-22 2018-03-20 Toshiba Memory Corporation Semiconductor device including air gaps between interconnects and method of manufacturing the same
JP2022179641A (ja) * 2018-01-11 2022-12-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
JP7419476B2 (ja) 2018-01-11 2024-01-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
US11990366B2 (en) 2018-01-11 2024-05-21 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing the same, and electronic apparatus
JP2022520702A (ja) * 2019-04-12 2022-04-01 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 積層された導体ライン及び空隙を有する半導体チップ
JP7471305B2 (ja) 2019-04-12 2024-04-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 積層された導体ライン及び空隙を有する半導体チップ

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