JP2022520702A - 積層された導体ライン及び空隙を有する半導体チップ - Google Patents

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Abstract

様々な半導体チップのメタライゼーション層及びその製造方法が開示されている。一態様では、基板（５０）と、基板上の複数のメタライゼーション層（７５，８０）と、複数のメタライゼーション層のうち何れかの層において、第１の導体ライン（１７５ｂ）と、第１の導体ラインに対して間隔を置いて配置された第２の導体ライン（１７５ｃ）であって、第１の導体ライン及び第２の導体ラインの各々は、第１のライン部分（１９０）と、第１のライン部分に積層された第２のライン部分（２００）と、を有する、第２の導体ラインと、第１の導体ラインと第２のラインとの間に配置された部分であって、空隙（１８５ａ）を有する部分を含む誘電体層（１８７）と、を備える、半導体チップが提供される。【選択図】図３

Description

現在利用可能な集積回路は、日常的に何百万もの個々のトランジスタ及び他の電子部品を含む。このような回路の多数のコンポーネントの相互接続の殆どは、グローバルな相互接続レベルとして機能する１つ以上のメタライゼーション層を介して設けられる。１つの従来のサブトラクティブプロセス（subtractive process）では、各メタライゼーション層は、通常、集積回路の基板上に単一の連続層として堆積され、その後、リソグラフィでパターニングされ、エッチングされ、金属ラインが必要とされない領域から金属が除去される。別のプロセスでは、デュアルダマシン手順が使用される。
多層メタライゼーション回路では、個々の金属層は、典型的には、１つ以上の層間誘電体層（ＩＬＤ）によって垂直方向に分離されている。隣接する金属層間の電気的接触は、ＩＬＤの開口部又はビアによって設けられる。ビアは、通常、ＩＬＤの選択された部分のマスキング及びその後のエッチングによって形成される。次に、ビアは、導体材料又は場合によっては導電性材料の組み合わせで充填させる。半導体製造業界で使用される「ビア」という用語は、開口部自体を意味するだけでなく、導電性材料で充填された開口部も意味するようになってきている。
メタライゼーションの導体ライン間の間隔が狭まると、このような隣接するライン間のキャパシタンスが増加し、容量性遅延に起因した性能低下が発生する。ライン間隔が狭くなることによる容量の増加に対抗するために使用される１つの従来技術は、隣接するライン間の空隙を使用するものである。単層導体ラインは、誘電体材料で充填された間隙で構成される。誘電体が化学気相成長によって堆積されると、隣接するラインの対向する壁が誘電体でコーティングされる。最終的に、誘電体材料が架橋（bridges）し、ライン間の誘電体に空隙が残る。
本発明の上記及び他の利点は、以下の詳細な説明を読み、図面を参照することによって明らかになる。
例示的な半導体チップデバイスの構造の部分分解図である。 図１の半導体チップの側面図である。 断面３－３で得られる図１の断面図である。 メタライゼーション層から分解されたいくつかの例示的な導体ラインの図である。 断面５－５で得られる図３の断面図である。 一対の例示的なメタライゼーション層の初期処理を示す断面図である。 図６と同様の断面図であるが、追加のメタライゼーション層を生成するための追加の処理を示す図である。 図７と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図８と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図９と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１０と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１１と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１２と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１３と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１４と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１５と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１６と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１７と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１８と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図１９と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図２０と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図２１と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図２２と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図２３と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図２４と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図２５と同様の断面図であるが、追加のメタライゼーション層を構成するための追加の処理を示す図である。 図３と同様の断面図であるが、代替の例示的な半導体チップメタライゼーション層の構造を示す図である。 図３と同様の断面図であるが、半導体チップの別の代替の例示的なメタライゼーション層の構造を示す図である。 分解された半導体チップデバイスを有する電子デバイスを示す図である。
開示された構成は、隣接する導体ライン間の層間誘電体層の空隙を利用して、ライン間隔が狭くなることに伴うキャパシタンスの増加を相殺する半導体チップのメタライゼーションを提供する。ただし、ライン間隔がより狭い状態で電気的性能をさらに改善するために、開示された技術は、積層されたラインで構成される導体ワイヤを利用する。空隙によって区切られた各隣接ラインは、第１のラインと、第１のラインに積層された第２のラインと、から構成される。このプロセスは、ビア相互接続を提供するために、周知のダブルダマシンメタライゼーションプロセスに直接組み込むことができる。このようにして、従来技術で許容されているものよりも高いアスペクト比の導体ラインを、非常に困難であり非常に高いアスペクト比のディープトレンチエッチング技術に頼る必要なしに構成することができる。既存のタイプのバリア層及び材料を使用することができる。大幅な抵抗の低減とキャパシタンスとのトレードオフを実現することができる。より低い抵抗では、別のルーティングに必要なライン数を減らすことができ、これにより、ルーティング輻輳タイミング（routing congestion timings）及び消費されるチップ面積を改善することができる。開示された構成では、エレクトロマイグレーション及び電力低下のパフォーマンスが向上し、導体ワイヤの抵抗に対する出力ドライバの感度を低減することができる。
本発明の一態様によれば、基板と、基板上の複数のメタライゼーション層と、複数のメタライゼーション層のうち何れかの層における第１の導体ラインと、第１の導体ラインに対して間隔を置いて配置された、複数のメタライゼーション層のうち何れかの層における第２の導体ラインであって、第１の導体ライン及び第２の導体ラインの各々は、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を有する、第２の導体ラインと、第１の導体ラインと第２の導体ラインとの間に配置された部分であって、空隙を有する部分を含む誘電体層と、を含む半導体チップが提供される。
半導体チップにおいては、複数のメタライゼーション層のうち何れかの層の第３の導体ラインは、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を含み、複数のメタライゼーション層のうち何れかの層は導電性ビアを有し、第１のライン部分及び導電性ビアは、共有の隣接するバルク導体部分と、共有の隣接するバリア層と、を有する。
半導体チップにおいては、第２のライン部分は第１の厚さを有し、空隙は、第１の厚さよりも厚い第２の厚さを有する。
半導体チップにおいては、複数のメタライゼーション層のうち別の層において複数の導体ラインを備え、複数の導体ラインの各々は第１の厚さを有し、複数のメタライゼーション層のうち何れかの層の第１の導体ラインは、第１の厚さよりも厚い第２の厚さを有する。
半導体チップにおいては、複数のメタライゼーション層の別の層において複数の導電性ビアを備え、複数の導電性ビアの各々は第１の厚さを有し、複数のメタライゼーション層のうち何れかの層の第３の導体ラインは、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を備え、複数のメタライゼーション層のうち何れかの層は、第１のライン部分に接続された導電性ビアを有し、導電性ビアは、第１の厚さよりも厚い第２の厚さを有する。
半導体チップにおいては、複数のメタライゼーション層のうち何れかの層は、第１の誘電体層と、第１の誘電体層に積層された第２の誘電体層と、を備え、第１の導体ライン及び第２の導体ラインの各々は、第１の誘電体層に部分的に配置されており、第２の誘電体層に部分的に配置されている。
半導体チップにおいては、複数のメタライゼーション層のうち別の層において複数の導体ラインを備え、複数の導体ラインは第１の横方向の間隔を有し、複数のメタライゼーション層のうち何れかの層の第１の導体ライン及び第２の導体ラインは、第１の横方向の間隔よりも小さい第２の横方向の間隔を有する。
半導体チップは、回路基板を含み、回路基板に実装されている。
本発明の別の態様によれば、基板と、基板上の第１のメタライゼーション層と、第１のメタライゼーション層上の第２のメタライゼーション層と、第１のメタライゼーション層における複数の導体ラインであって、複数の導体ラインの各々がアスペクト比を有する、複数の導体ラインと、第２のメタライゼーション層における第１の導体ラインと、第１の導体ラインに対して間隔を置いて配置された、第２のメタライゼーション層における第２の導体ラインであって、第１の導体ライン及び第２の導体ラインの各々は、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を有し、複数の導体ラインのアスペクト比よりも大きいアスペクト比を有する、第２の導体ラインと、第１の導体ラインと第２のラインとの間に配置された部分であって、空隙を有する部分を有する誘電体層と、を含む半導体チップが提供される。
半導体チップにおいては、第２のメタライゼーション層の第３の導体ラインは、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を含み、第２のメタライゼーション層は導電性ビアを有し、第１のライン部分及び導電性ビアは、共有の隣接するバルク導体部分と、共有の隣接するバリア層と、を有する。
半導体チップにおいては、第１のメタライゼーション層において複数の導電性ビアを備え、複数の導電性ビアの各々は第１の厚さを有し、第２のメタライゼーション層の第３の導体ラインは、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を含み、第２のメタライゼーション層は、第１のライン部分に接続された導電性ビアを有し、導電性ビアは、第１の厚さよりも厚い第２の厚さを有する。
半導体チップにおいては、第２のメタライゼーション層は、第１の誘電体層と、第１の誘電体層に積層された第２の誘電体層と、を含み、第１の導体ライン及び第２の導体ラインの各々は、第１の誘電体層に部分的に配置されており、第２の誘電体層に部分的に配置されている。
半導体チップにおいては、複数の導体ラインは第１の横方向の間隔を有し、第２のメタライゼーション層の第１の導体ライン及び第２の導体ラインは、第１の横方向の間隔より小さい第２の横方向の間隔を有する。
半導体チップは、回路基板を含み、半導体チップは、回路基板に実装されている。
本発明の別の態様によれば、半導体チップを製造する方法が提供される。この方法は、複数のメタライゼーション層を基板上に製造することと、複数のメタライゼーション層のうち何れかの層において、第１の導体ラインと、第１の導体ラインに対して間隔を置いて配置された第２の導体ラインと、を製造することであって、第１の導体ライン及び第２の導体ラインの各々は、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を有する、ことと、第１の導体ラインと第２のラインとの間に配置された部分であって、空隙を有する部分を含む誘電体層を製造することと、を含む。
方法は、複数のメタライゼーション層のうち何れかの層において、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を含む第３の導体ラインを製造することと、複数のメタライゼーション層のうち何れかの層において導電性ビアを製造することであって、第１のライン部分及び導電性ビアは、共有の隣接するバルク導体部分と、共有の隣接するバリア層と、を備える、ことと、を含む。
方法においては、第２のライン部分は第１の厚さを有し、空隙は、第１の厚さよりも厚い第２の厚さを有する。
方法は、複数のメタライゼーション層のうち別の層において複数の導体ラインを製造することであって、複数の導体ラインの各々は第１の厚さを有し、何れかの層の第１の導体ラインは、第１の厚さよりも厚い第２の厚さを有する、ことを含む。
方法は、複数のメタライゼーション層の別の層において複数の導電性ビアを製造することであって、複数の導電性ビアの各々は第１の厚さを有する、ことと、複数のメタライゼーション層のうち何れかの層において、第１のライン部分と、第１のライン部分に積層された第２のライン部分と、を含む第３の導体ラインを製造することであって、複数のメタライゼーション層のうち何れかの層は、第１のライン部分に接続された導電性ビアを有し、導電性ビアは、第１の厚さよりも厚い第２の厚さを有する、ことと、を含む。
方法においては、複数のメタライゼーション層のうち何れかの層は、第１の誘電体層と、第１の誘電体層に積層された第２の誘電体層と、を備え、第１の導体ライン及び第２の導体ラインの各々は、第１の誘電体層に部分的に配置されており、第２の誘電体層に部分的に配置されている。
方法は、複数のメタライゼーション層のうち別の層において複数の導体ラインを製造することであって、複数の導体ラインは第１の横方向の間隔を有し、何れかの層の第１の導体ライン及び第２の導体ラインは、第１の横方向の間隔よりも小さい第２の横方向の間隔を有する、ことを含む。
方法は、半導体チップを回路基板に実装することを含む。
以下に説明する図面では、同一の要素が複数の図に現れる場合、概して、符号が繰り返される。次に、図面、特に図１を参照すると、回路基板２０に実装可能な半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の部分分解図が示されている。半導体チップ１５は、回路基板から分解されて示されている。半導体チップ１５は、回路基板２０に冶金学的に結合し、半導体チップ１５が回路基板２０に実装されている場合に、複数の接合部又は他のタイプのはんだ接合部を形成するように設計された複数の相互接続構造２５を含む。半導体チップ１５の２つの縁部３０，４０が図１に示されている。
本明細書に開示された例示的な構成は、半導体チップ１５や回路基板２０の特定の機能に依存しない。したがって、半導体チップ１５は、例えば、インターポーザ、マイクロプロセッサ、グラフィックスプロセッサ、マイクロプロセッサ／グラフィックスプロセッサの組み合わせ、特定用途向け集積回路、メモリデバイス等のように、電子機器で使用される様々な異なるタイプの回路デバイスの何れかであってもよく、シングルコア又はマルチコアであってもよい。半導体チップ１５は、シリコン又はゲルマニウム等のバルク半導体、或いは、絶縁体上の半導体材料（例えば、シリコンオンインシュレータ材料、さらにはインシュレータ材料）で構成することができる。したがって、「半導体チップ」という用語は、絶縁材料をも意図している。必要に応じて、積層されたダイを使用してもよい。
回路基板２０は、上述したタイプの他の半導体チップ、半導体チップパッケージ基板、回路カード、又は、実質的に任意の他のタイプのプリント回路基板であってもよい。モノリシック又はラミネート構造を使用することができる。ビルドアップ設計は、ラミネートの一例である。これに関して、回路基板２０は、１つ以上のビルドアップ層が形成され、その下に追加の１つ以上のビルドアップ層が形成される中央コアから構成され得る。コア自体は、１つ以上の層のスタックで構成することができる。いわゆる「コアレス」設計も使用することができる。回路基板２０の層は、金属相互接続が散在する様々な周知のエポキシ又は他の樹脂等の絶縁材料から構成することができる。ビルドアップ以外の多層構成を使用することができる。任意に、回路基板２０は、パッケージ基板又は他のプリント回路基板に適した周知のセラミック又は他の材料から構成することができる。
半導体チップ１５のさらなる詳細は、図２を参照することによって理解することができる。図２は、半導体チップ１５の側面３０の拡大した図である。図２に示すように、半導体チップ１５は、基板又はバルク半導体層５０と、バルク層５０に配置されたデバイス層５５と、複数のメタライゼーション層６０，６５，７０，７５，８０，８５，９０と、を含む。以下により詳細に説明するように、各メタライゼーション層は、層間誘電体層（ＩＬＤ）内に散在し、導電性ビアを介して、隣接するメタライゼーション層と垂直に相互接続されたメタライゼーショントレースの層を含む。この例示的な構成では、７つのメタライゼーション層６０，６５，７０，７５，８０，８５，９０が示されている。しかし、当業者は、メタライゼーション層の数が７以外であってもよいことを理解するであろう。
半導体チップ１５のさらなる詳細は、図３及び図４も参照することによって理解することができる。図３は、断面３－３から得られた図１の断面図である。また、図４は、メタライゼーション層７０の導体の一部の部分分解図である。断面３－３の切断面の位置及びサイズのために、半導体チップ１５のごくわずかな部分のみが図３に示されており、実際に、図３の焦点は、メタライゼーション層６０，６５，７０，７５，８０，８５，９０のサブセットのみであり、特に、メタライゼーション層７０，７５，８０，８５に当てられていることに留意されたい。メタライゼーション層８５の一部のみが図３に示されていることに留意されたい。最初に、メタライゼーション層７０に注目する。メタライゼーション層７０は、ＩＬＤ９７に散在する複数の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ（別のものは見えない）を含む。ごくわずかな導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅが示されているが、メタライゼーション層７０及び他のメタライゼーション層６０，７５，８０，８５，９０の何れかは、図に示されているものよりもはるかに多くなる可能性があるということを理解されたい。導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅの各々は、バリア層１００及びバルク導体１０５からなり、いくつかの典型的なラインの幅ｘ１及び典型的な間隔ｘ２で製造されている。バリア層１００は、金属イオン及び他の不純物の移動を防止するように設計されている。導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅの一部又は全ては、複数のビア（そのうち２つが図３及び４にて見えており、それぞれ１１０ａ，１１０ｂとラベル付けされている）と、図４において見えている別のビア１１０ｃと、によって、下方の次のメタライゼーション層（この場合、図２に示す層６５）と相互接続されている。ビア１１０ａ，１１０ｂ，１１０ｃは、図に示されているものよりもはるかに多くなる可能性がある。ビア１１０ａ、１１０ｂ及び１１０ｃは、好ましくは、ダブルダマシンプロセスを使用して構成され、実際に、ビア１１０ａのバリア層１００及びバルク導体が、ライン９５ａのバリア層１００及びバルク導体１０５と隣接し、ライン９５ｄに対するビア１１０ｂ、ライン９５ｅに対するビア１１０ｃについても同様である。ビア１１０ａ，１１０ｂ，１１０ｃは、円筒形、正方形又は他のフットプリントであってもよい。ビア１１０ａ，１１０ｂは、それぞれ、図４のライン９５ａ，９５ｄの下側１１２ａ，１１２ｄから仮想的に分解されて示されており、図４にこの円筒形の配置を示す。なお、下側１１２ａ及び１１２ｄは、図３では見えず、したがって、破線で示されていることに留意されたい。バリア層１００は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｔａ、Ｒｕ、Ｃｏ等と、これらの積層体等から構成することができる。バルク導体１０５は、銅、銀、アルミニウム、プラチナ、金、パラジウム、Ｃｏ、Ｒｕ、必要に応じて、これら若しくは他の導体材料の組み合わせ又は積層体で構成され得る。めっき、化学気相成長、物理気相成長等の周知の材料堆積プロセスを使用することができる。ＩＬＤ９７は、様々な層間誘電体材料（例えば、テトラエチルオルトシリケート、他の様々なガラス、Ｋ値が約３．０未満のいわゆる「低Ｋ」材料、又は、Ｋ値が約２．７未満の「超低Ｋ」材料）で構成することができ、これらの材料は、何れも変位した導体層間の寄生を低減させるのに有利である。例示的な材料には、例えば、多孔質炭素ドープ酸化物（ｐ－ＳｉＣＯＨ）、ナノ多孔質有機ケイ酸塩、及び、ブラックダイヤモンドフィルムが含まれる。本明細書に開示される他の導体ライン及びＩＬＤは、同じ材料から生成することができる。
導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄは、いくらかの所望の厚さｚ１で製造され、ビア１１０ａ，１１０ｂは、いくらかの所望の高さｚ２で製造され、ＩＬＤ９７は、ビア１１０ａ，１１０ｂ及びライン９５ａ，９５ｂ，９５ｃ，９５ｄの両方の前に、いくらかの所望の厚さｚ３で製造される。これらの厚さｚ１、ｚ２、ｚ３は、図２に示され、少なくとも部分的に図３に示された多くのメタライゼーション層６０，６５，７０，７５，８０，８５，９０を通して利用され得る標準的な設計ルールの決定厚さであり得る。ただし、以下により詳細に説明するように、メタライゼーション層の別の層、特に以下に説明するメタライゼーション層８０は、標準の厚さ及び高さｚ１、ｚ２、ｚ３から逸脱して、間隔の狭いラインに対して異なるＲＣ動作を実現する。
図３を再び参照すると、メタライゼーション層７５は、メタライゼーション層７０に製造されたエッチング停止層１３０からなる。エッチング停止層１３０の目的は、以下により詳細に説明する。メタライゼーション層７５は、複数の導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ（及び、可視ではないその他）と、ＩＬＤ１３７に散在している複数の導電性ビア１４０ａ，１４０ｂと、を含む。ごく少数の導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅのみが示されているが、メタライゼーション層７５及び他のメタライゼーション層６０，７５，８０，８５，９０の何れも、より多くのこのようなラインを含むことができることを理解されたい。この例示的な構成では、導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅと導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅは、同じ一般的な方向、つまり、ページの内外に延びる方向に整列している。ただし、他の構成では、導体ラインは、１つのメタライゼーション層から次のメタライゼーション層に方向を変えることができる。例えば、メタライゼーション層７０の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅは、ページの内外にあってもよく、一方、導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅは、ページに平行に整列され、したがって、導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅに直交し、又は、その逆になる。この交互の整列方向は、メタライゼーション層の一部又は全てに存在し得る。導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ及び導電性ビア１４０ａ，１４０ｂは、上記のメタライゼーション層７０の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ及び導電性ビア１１０ａ，１１０ｂ，１１０ｃと同様であってもよい。したがって、ライン１３５ａ，１３５ｂ，１３５ｄは、それぞれバリア層１４５及びバルク導体部分１５０と、ライン１３５ｃ，１３５ｅと、を含むことができ、導電性ビア１４０ａ，１４０ｂは、同様に、隣接するバリア層１４５及びバルク導体部分１５０を含むことができる。ＩＬＤ１３７は、上記のＩＬＤ９７と同様にすることができる。同じ寸法ｚ１、ｚ２、ｚ３は、ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ、ビア１４０ａ，１４０ｂ、及び、ＩＬＤ１３７に使用することができる。導体ライン１３５ｃとビア１４０ａ、及び、ライン１３５ａとビア１４０ｂを区切るラベルのない破線に留意されたい。これらの破線は、単に、下面１１２ａ，１１２ｂに非常によく似た、導体ライン１３５ｃ，１３５ｅの不可視の下面を表している。
さらに図３を参照すると、ビア１４０ａ，１４０ｂは、メタライゼーション層７０の導体ライン９５ｃ，９５ｅのうち１つ以上と電気的に相互接続する。これらのビア１４０ａ，１４０ｂが下にあるライン９５ｃ，９５ｅに接続する場合、バリア金属層１６０が製造される。バリア層１６０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｔａ、Ｒｕ、Ｃｏ等と、これらの積層体等から構成することができる。バリア層１６０の目的は、製造中、特に、空気又は他のプロセスへの曝露がライン９５ｃ，９５ｅのバルク導体材料１０５を損傷する可能性がある時点において、導体ライン９５ｃ，９５ｅのバルク導体材料１０５を保護することである。
メタライゼーション層７０の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅと、メタライゼーション層７５の導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅとは、所定の厚さｚ１で製造することができ、ビア１１０，１４０は、所定の高さｚ２で製造することができ、ＩＬＤ９７，１３７は、所定の高さｚ３で製造することができる。その寸法、ｚ１、ｚ２、ｚ３は、様々なメタライゼーション層６５，７０，７５，８０，８５，９０全体で使用することができるが、以下に詳細に説明するいくつかの例外を除く。この標準的な厚さ及び高さｚ１、ｚ２、ｚ３を利用すると、ある層から次の層への処理を簡素化できるが、これらのパラメータは、層毎に変えることもできることを理解されたい。メタライゼーション層７０の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ及びメタライゼーション層の導体ライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅは、以下の設計のアスペクト比Ａ１によって構成されていることに留意されたい。
Ａ１＝ｚ１／ｘ１ （１）
次に、メタライゼーション層８０を図３と併せて説明する。メタライゼーション層７５は、メタライゼーション層７５，７０といくつかの重要な点で異なる。メタライゼーション層７５，７０と同様に、メタライゼーション層８０は、複数の導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅと、複数の導電性ビアと、を含み、そのうちの１つが可視であり、１８０ａと分類されている。ビア１８０ａに加えて、多くのそのような導電性ビアが存在し得る。バリア層１８２は、導電性ビア１８０ａと、その下にある導体ライン１３５ａと、の間に形成されることに留意されたい。バリア層１８２は、バリア層１６０と同様の材料を使用して構成することができる。しかし、導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅは、ダブルダマシン層プロセスで単一ダマシン層を使用して構成される。導体ライン１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅは、空隙１８５ａ，１８５ｂ，１８５ｃを介して横方向に分離され、空隙１８５ａ，１８５ｂ，１８５ｃは、それぞれ、導体ライン１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅの間に散在する部分を有する誘電体層１８７に形成される。導体ライン１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅは、それぞれ、第１のＩＬＤ１９５に配置された第１のライン部分１９０と、下部１９０に形成され、概ね別のＩＬＤ２０５に配置され、空隙１８５ａ，１８５ｂ，１８５ｃが形成される誘電体層１８７のある程度の部分に配置される第２のライン部分２００と、からなる。第１のライン部分１９０は、ダブルダマシンプロセスを使用して構成され、第１のライン部分１９０と導電性ビア１８０ａの両方（及び、可視ではない別のもの）を同時に製造する。別のエッチング停止層２１３は、ＩＬＤ１９５，１３７間に製造される。導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅの第２のライン部分２００は、それぞれ、バリア層２１５及びバルク導体部分２２０を含むことができる。ライン１７５ａ，１７５ｂ，１７５ｄ，１７５ｅの第１のライン部分１９０は、それぞれ、バリア層２２５及びバルク導体部分２３０を含むことができるが、バリア層２２５と、導体ライン１７５ａの第１のライン部分１９０のバルク導体部分２３０と、ビア１８０ａとは、ダブルダマシンとして製造され、したがって隣接している。ライン１７５ａとビア１８０ａの第１のライン部分１９０とを区切るラベルのない破線に留意されたい。この破線は、それぞれ、導体ライン９５ａ，９５ｄの下面１１２ａ，１１２ｄと非常によく似ており、ライン１７５ａの第１のライン部分１９０の不可視の下面を単に表している。エッチング停止層２１０は、ＩＬＤ１９５，２０５間に製造される。
メタライゼーション層８０の隣接する導体ライン１７５ｂ，１７５ｃ間、又は、１７５ｄ，１７５ｅ間の間隔ｘ３を可能な限り小さくし、充填密度の改善をもたらすことができることが望ましい。したがって、隣接する導体ライン１７５ｂ，１７５ｃ間、又は、１７５ｄ，１７５ｅ間の間隔ｘ３は、他の場所で使用される間隔ｘ２と同じか、おそらくｘ２よりも小さくすることができる。しかし、間隔ｘ２よりも間隔ｘ３を小さく製造することは、同じ層内のライン、例えばライン１７５ｄ，１７５ｅ間の横方向のキャパシタンスを比例的に増大上昇させる。ライン１７５ｄ，１７５ｅ等の隣接する導体ライン間のキャパシタンスを増加させることがある別の考慮事項は、このような隣接するライン１７５ｄ，１７５ｅの剪断長さである。例えば、メタライゼーション層８０が信号の重要な水平ルーティングに使用される場合、導体ライン１７５ａ，１７５ｂ，１７５ｄ，１７５ｄ，１７５ｅは長い配線になる傾向がある。配線が長くなると、キャパシタンスが増加する。横方向の間隔をｘ２からｘ３に縮小させること及び／又はラインの長さが増加することのキャパシタンスの増加に対抗するために、誘電体層１８７は、好ましくは、上述したような低Ｋ又は超低Ｋ材料から製造され、空隙１８５ａ，１８５ｂ，１８５ｃとともに製造される。空隙１８５ａ，１８５ｂ，１８５ｃを有する低Ｋ誘電体層１８７を使用することにより、ライン１７５ｂ，１７５ｃ間、ライン１７５ｃ，１７５ｄ間等の隣接するライン間のキャパシタンスを減少させる。
導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅ及びビア１８０ａは、導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ及びビア１１０ａ又はライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ及びビア１４０ａ，１４０ｂのアスペクト比Ａ１よりも高いアスペクト比で製造することができる。比較的高い、したがって、より大きな導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅは、対応する幅のライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ，１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅよりも、比例的に抵抗が少ない。この例示的な構成では、導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅは、メタライゼーション層７０，７５等の他の場所で使用されるラインの厚さｚ１の乗数である所定の厚さｚ４で製造することができる。例えば、ｚ４は、次式で得ることができる。
ｚ４＝ｋ１ｚ１ （２）
式中、ｋ１は、ある乗数である。厚さｚ４は、第２のライン部分２００の厚さｚ５と第１のライン部分１９０の厚さｚ６との組み合わせであることに留意されたい。第２のライン部分２００の厚さｚ５は、他の場所（例えば、メタライゼーション層７０，７５）で使用されるラインの厚さｚ１の乗数である。例えば、ｚ５は、以下により得られる。
ｚ５＝ｋ２ｚ１ （３）
式中、ｋ２は、ある乗数である。第１のライン部分１９０の厚さｚ６は、メタライゼーション層７０，７５等の他の場所で使用されるラインの厚さｚ１の乗数である。例えば、ｚ６は、次式により得られる。
ｚ６＝ｋ３ｚ１ （４）
式中、ｋ３は、ある乗数である。ビア１８０ａは、メタライゼーション層７０，７５等の他の場所で使用されるビアの高さｚ２の乗数である所定の高さｚ７で製造することができる。例えば、ｚ７は、次式で得られる。
ｚ７＝ｋ４ｚ２
式中、ｋ４は、ある乗数である。ＩＬＤ１９５は、事前に選択された高さｚ８で製造される。式中、ｚ８は、次式によって得られる。
ｚ８＝ｚ６＋ｚ７ （５）
ＩＬＤ２０５は、事前に選択された高さｚ５で製造されている。当然、第１のライン部分１９０を生成するための厚さｚ８及びエッチングの深さは、ｚ７及びｚ６の値を決定する。いくつかの例示的な値を次の表に示す。
Figure 2022520702000002
第１のライン部分１９０及び第２のライン部分２００を積層することにより、抵抗の低い大きな導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅを、次式によって得られるアスペクト比Ａ２を用いて構成することができる。
Ａ２＝ｚ４／ｘ１ （６）
これは、非常に困難な高いアスペクト比の誘電体の方向性エッチング技術を試行する必要がなく、標準的なアスペクト比Ａ２より大きくなっている。ただし、アスペクト比Ａ２が大きくなると、導体ライン１７５ａ，１７５ｂ，１７５ｂ等の隣接するラインの間隔のキャパシタンスＣは、隣接するライン１７５ａ，１７５ｂ間等のオーバーラップ領域が増加するため、増加する。ただし、キャパシタンスＣの増加は、抵抗Ｒの減少によって相殺されるため、全体的なＲＣの積、つまり抵抗にキャパシタンスを掛けたものは、比較的同じままであるはずである。この例示的な構成では、プロセスは、導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅの厚さを、導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ，１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅよりも１．５倍厚くし、ビア１８０ａの厚さを、ビア１１０ａ，１４０ａ等よりも１．５倍厚くするように調整されている。ただし、乗数ｋ１，ｋ２，ｋ３，ｋ４は、様々な値をとることができることを理解されたい。ｚ７の値は、導体ライン１７５ａ，１７５ｂ等と、導体ライン１３５ａ，１３５ｂ等の下にある導体との間に、許容可能な垂直のキャパシタンスを生成するように選択できることに留意されたい。さらに、ｚ７の値は、第１のライン部分の高さｚ６と組み合わされたビアの高さｚ７の値を設定し、ｚ７とｚ６は、以下のように、ほぼ反比例する。
Figure 2022520702000003
空隙１８５Ａ，１８５Ｂ，１８５Ｃは、必ずしも半導体チップ１５の全体に亘って（すなわち、ページの内外及び図１に示すＹ軸に沿って）延びていないことを理解されたい。実際、空隙１８５ａ，１８５ｂ，１８５ｃは、様々な長さであってもよく、隣接していなくてもよく、すなわち、セグメントからなっており、ビアの位置の近くに配置されることを回避するようにする。これに関して、図３の断面５－５で得られる断面図である図５に注目する。断面５－５は、ＩＬＤ２０５、誘電体層１８７、空隙１８５ａ，１８５ｂ，１８５ｃ及び図３では見えなかった別の空隙１８５ｄを通過する。導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５の第２のライン部分２００を断面５－５に示し、バリア層２１５及びバルク導体２２０を露出させている。図５から明らかなように、空隙１８５ａ，１８５ｂは、破線の円２３５によって表されるビアの位置の手前で終了し、空隙１８５ｃ，１８５ｄは、何れも、破線の円２３５によって表されるビアの位置の手前で終了する。ビアの位置２３５，２４０を、空隙１８５ａ，１８５ｂ等の進入禁止ゾーンとして扱うことで、プロセスのミスアライメントが後続的なビアのマスキングとエッチングの定義中に発生した場合に、ビアの材料があふれる（spillover）可能性を回避する。
メタライゼーション層８０を製造するための例示的な方法を、図６～図２６を参照して説明する。以下に説明する処理ステップの一部は、メタライゼーション層７０，７５等の他のメタライゼーション層を製造するプロセスに共通しており、それらの場合、共通性が指摘される。プロセスは、ウェーハレベル又はダイレベルベースで実行することができる。図６に注目する。この図は、図３と同様の断面図であるが、製造されたメタライゼーション層７０，７５及び図２及び図３に示すメタライゼーション層８０を製造するための初期の処理のみを示している。メタライゼーション層７０は、ＩＬＤ９７、導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ、ビア１１０ａ，１１０ｂ及びエッチング停止層１３０を製造するために、既に多数の処理ステップを経ており、メタライゼーション層７５及びＩＬＤ１３７、導体トレース又はライン１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ、ビア１４０ａ，１４０ｂの構成に関しても同様であることを理解されたい。ダブルダマシン処理を用いて、導体ライン９５ａ，９５ｄ及び下にあるビア１１０ａ，１１０ｂ、並びに、導体ライン１３５ｃ，１３５ｅ及び下にあるビア１４０ａ，１４０ｂ等のラインやビアを同時に製造する。次に、図２及び図３に示すメタライゼーション層８０の初期の製造に再び注目する。図６に示すように、最初に、エッチング停止層２１３がメタライゼーション層７５に製造される。エッチング停止層２１３は、有利には、図３に示す、後に堆積するＩＬＤ１９５内のトレンチ及びビアをエッチングするのに用いられるエッチングプロセスに対して比較的耐性がある材料から製造される。エッチング停止層２１３の例示的な材料には、ＡＬＯＸ、ＳｉＣＮ、酸窒化シリコン等が含まれる。周知のＣＶＤ技術を使用して、エッチング停止層２１３を製造することができる。
次に、図７に示すように、ＩＬＤ１９５を、エッチング停止層２１３及びその下にあるメタライゼーション層７０，７５上に製造する。上述したように、ＩＬＤ１９５は、ＩＬＤ９７について記載したタイプの材料から構成され、厚さｚ８まで堆積される。エッチング停止層２１３の厚さは、下にあるＩＬＤ１９５の厚さに比べて比較的薄く、したがって、深さｚ８は、エッチング停止層２１３の厚さを含むと予想される。上述したように、周知のＣＶＤプロセスを使用して、ＩＬＤ１９５を堆積させることができる。
次に、図８に示すように、ハードマスク層２５０がＩＬＤ１９５に適用され、レジストマスク２５５がハードマスク層２５０に適用され、適切な開口部２６０でパターニングされる。ハードマスク材料層２５０は、有利には、窒化ケイ素又は他の適切なハードマスク材料から構成され、ＩＬＤ１９５のトレンチをその後のエッチングで定義するのためのハードエッチングマスクとして機能し、これにおいて図３に示す第１のライン部分１９０が製造される。したがって、レジストマスク２５５の開口部２６０は、それらの第１のライン部分１９０の将来の位置に対応するように適切なサイズ及び配置にされている。周知のＣＶＤプロセスを使用してハードマスク材料層２５５を堆積することができ、周知のスピンコーティング又は他の塗布プロセスに続く適切なベーキング及びフォトリソグラフィを使用して、マスク２５５を塗布及びパターニングすることができる。メタライゼーション層７０，７５、エッチング停止層２１３及びＩＬＤ１９５は、これらの処理ステップの影響を受けないままである。
次に、図９に示すように、ハードマスク材料層２５０は、エッチングプロセスを受けて、開口部２６０及びレジスト層２５５と整列し、上述したように、図３に示す第１のライン部分１９０の将来の位置に対応する複数の開口部２６５を形成する。例えば、ＣＦ４＋Ｏ２、ＮＦ３又は他の適切な化学物質を使用する反応性イオンエッチング等の周知の方向性エッチング技術及び化学物質を使用して、ハードマスク層２５０をエッチングすることができる。エンドポイントの検出は、タイミング又は発光分光法によって行うことができる。メタライゼーション層７０，７５、エッチング停止層２１３及びＩＬＤ１９５は、これらの処理ステップの影響を受けないままである。ハードマスク層２５０の開口部２６５のエッチングの定義に従って、レジストマスク２５５を、周知のアッシング、溶剤ストリッピング、又は、これらの組み合わせを使用して剥離し、第２のレジストマスク２７０をハードマスク層２５０上に塗布し、図１０に示すようにパターニングする。マスク２７０は、図９に示すマスク２５５と同様に、同じ種類の材料で構成し、処理することができる。ここで、マスク２７０は、複数の開口部についてリソグラフィでパターニングされるが、そのうちの１つは、２７５とラベル付けされ、適切なサイズにされ、図３に示すビア１８０ａ等のビアが後続的に製造される位置に配置される。後続のトレンチエッチングのみに使用されるハードマスク層２５０の開口部２６５は、マスク２７０によって覆われている。メタライゼーション層７０，７５、エッチング停止層２１３及びＩＬＤ１９５は、これらの処理ステップの影響を受けないままである。
次に、図１１に示すように、レジストマスク２７０を所定の位置に配置し、開口部２７５で適切にパターニングされた状態で、方向性エッチングをＩＬＤ１９５において実行し、ビアホール２８０をマスク開口部２７５と整列させて生成する。このビアホール２８０は、通常、同じフットプリントを有するが、図３に示す、後で形成されるビア１８０ａの後続的な最終的な深さは、必ずしも同じではない。例えば、ＣＦ４、ＣＦ４＋Ｏ２、ＳＦ６、ＮＦ３又は他の適切な化学物質を使用する反応性イオンエッチング等の周知の方向性エッチング技術及び化学物質を使用して、ＩＬＤ１９５をエッチングすることができる。エンドポイントの検出は、タイミング又は発光分光法によって行うことができる。ＩＬＤ１９５の開口部２８０のエッチングに続いて、レジストマスク２７０は、本明細書の他の箇所で説明するフォトレジストストリッピング技術を使用して、図１２に示すように剥離される。メタライゼーション層７０，７５、エッチング停止層２１３及びＩＬＤ１９５は、これらの処理ステップの影響を受けないままである。ただし、ハードマスク２５０が露出しており、エッチングマスクとして機能する準備ができている。
次に、図１３に示すように、ハードマスク２５０をエッチングマスクとして使用して、ＩＬＤ１９５の第２のエッチングを実行する。この場合、エッチングは、ハードマスキング開口部２６５の位置、したがって、後に形成される第１のライン部分１９０（図３を参照）の位置で、ＩＬＤ１９５にトレンチ２８５を形成する。このエッチングは、ビアホールド２８０をエッチング停止部２１３まで深くする。図１１に関連して説明したのと同じエッチング技術を、ここでも使用することができる。もちろん、エッチング停止層２１３は、ＩＬＤエッチングを実行するために使用されるエッチングケミストリー（etch chemistries）に対して比較的耐性のある材料から有利に製造される。このエッチングにより、肩部（shoulder）２９０が形成されることに留意されたい。この肩部２９０は、上から見た場合、ビアホール２８０のフットプリントに対応する周囲を有する縁部として表れ、ビアホール２８０が円形の場合、肩部２９０は、上から見たときに円形になる。メタライゼーション層７０，７５及びＩＬＤ１９５は、これらの処理ステップの影響を受けないままである。
トレンチ２８５のエッチングの定義とビアホール２８０の深化に続いて、ハードマスク層２５０が、図１４に示すように、エッチング除去され、ＩＬＤ１９５を露出させ、トレンチ２８５及びビアホールを露出させる。様々な周知のエッチング技術を使用して、ハードマスク層２５０の開口部２６５をエッチングするために、ハードマスク層２５０を剥離することができる。例えば、熱リン酸浸漬（hot phosphoric acid dip）や、本明細書の他の場所で説明されるドライエッチング技術等が挙げられる。メタライゼーション層７０，７５は、これらの処理ステップの影響を受けないままである。
次に、図１５に示すように、別のエッチングプロセスが実行される。下にある導体ライン１３５ａとオーミック接触する導電性ビア１８０ａを製造する前に、ビアホール２８０の位置でエッチング停止層２１３に開口部を生成する必要がある。図１５に示すように、ＩＬＤ１９５に対して選択的なプラズマを用いた周知のエッチングケミストリーを使用して、エッチング停止層２１５を貫通するのに適した化学物質によるクイックエッチングが実行される。開口部２９２を形成するためのエッチングは、ＩＬＤ１９５の構造的完全性に実質的に影響を及ぼさない程度に十分に短いと予想される。メタライゼーション層７０，７５は、これらの処理ステップの影響を受けないままである。
次に、図１６に示すように、バリア金属堆積プロセスを実行して、下にある導体ライン１３５ａとオーミック接触するバリア層１８２を形成する。周知のＣＶＤ、ＰＶＤ又はめっきプロセスを使用して、バリア層１８２を製造することができる。メタライゼーション層７０，７５は、これらの処理ステップの影響を受けないままである。
次に、図１７に示すように、バリア層２２５を堆積して、ビアホール２８０及びトレンチ２８５を充填する。周知のＣＶＤ又はＰＶＤプロセスを使用して、バリア層２２５を形成することができる。バリア層２２５の一部は、バリア層１８２に接触する。メタライゼーション層７０，７５は、これらの処理ステップの影響を受けないままである。
次に、図１８に示すように、めっきプロセスを有利に実行して、ブランケット導体層２９４を形成する。続いて、導体層２９４を研磨して、図３に示す上記のバルク導体部分２３０を形成する。ブランケット導体層２９４は、バリア層２２５の上を充填し、当然、トレンチ２８５及びビアホール２８０を充填する。この段階で、ブランケット導体層２９４は、図１９に示すように、化学機械研磨等によって研磨されて戻され、ブランケット導体層２９４及びＩＬＤ１９５の上方に突出するバリア層２２５の一部を除去し、それによって、第１のライン部分１９０を生じさせ、デュアルダマシンの性質のために、導電性ビア１８０ａを同時に形成する。メタライゼーション層７０，７５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。ここで、第１のライン部分１９０及びビア１８０ａを生成するために説明した技術を使用して、ラインの太さ及びビアの高さが異なっているにもかかわらず、図３に示すメタライゼーション層７０，７５の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅ，１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ、ビア１１０ａ，１１０ｂ，１４０ａ，１４０ｂ、ＩＬＤ９７，１３７、エッチング停止部１３０及びバリア１７０を製造することができることを理解されたい。
次に、図２０に示すように、エッチング停止層２１０は、エッチング停止層２１３について他の箇所で開示されたのと同じタイプの材料及び技術を使用して、ＩＬＤ１９５及び第１のライン部分１９０上に製造される。メタライゼーション層７０，７５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。
次に、図２１に示すように、ＩＬＤ２０５は、エッチング停止層２１０に製造される。ＩＬＤ１９５を形成するために使用されるのと同じタイプの材料及び技術を使用して、ＩＬＤ２０５を製造することができる。メタライゼーション層７０，７５、ＩＬＤ１９５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。メタライゼーション層７０，７５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。
図２２から明らかなように、第１のライン部分を形成するために使用される処理ステップ１９０が繰り返されて、ＩＬＤ２０５の第２のライン部分２００が形成され、これは、下部１９０と共に、導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅを構成する。これらの処理ステップは、完成した導体ライン１７５ａ，１７５ｂ，１７５ｃ，１７５ｄ，１７５ｅを形成するために、上述したハードマスク及び複数のフォトレジストマスキングステップ及びエッチングと、それに続く材料の堆積及び研磨と、を含み、導体ラインの各々は、バリア層２１５及びバルク導体層２２０から構成されている。メタライゼーション層７０，７５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。
次に、図２３に示すように、レジストマスク２９５がＩＬＤ２０５に適用され、所望のフットプリントに対応する開口部３００と、ＩＬＤ２０５にエッチングされる開口部の位置と、で適切にパターニングされ、上述した空隙１８５ａ，１８５ｂ，１８５ｃ，１８５ｄが製造される。他のフォトレジストマスクについて、上述したのと同じタイプの技術を使用して、レジストマスク２９５を適用及びパターニングし、開口部３００をパターニングすることができる。メタライゼーション層７０，７５、ＩＬＤ１９５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。
次に、図２４に示すように、ＩＬＤ２０５を方向性エッチングして、マスクされた開口部３００と整列した複数の開口部３０５を形成する。開口部３００を形成するためのこのエッチングは、様々な方法で実施することができる。図２４に開示された例示的な構成において、エッチングは、開口部３０５がＩＬＤ２０５だけでなく、エッチング停止層２１０及びＩＬＤ１９５の一部を貫通するが、第１のライン部分１９０の底部３１０の手前で停止するように実行される。開口部３０５の深さは、その後に形成される空隙１８５ａ，１８５ｂ，１８５ｃ，１８５ｄの垂直範囲を決定する。高い空隙１８５ａ，１８５ｂ，１８５ｃ，１８５ｄが、より低いキャパシタンスを示すが、深さが底部３１０に到達しないように又はエッチング停止層２１０を貫通しないように、開口部３０５のエッチングを実行することが望ましい。ＩＬＤ１９５をエッチングするために、本明細書の他の箇所で開示されているエッチングケミストリー及び技術をここで使用することができる。メタライゼーション層７０，７５及びエッチング停止部２１３は、これらの処理ステップの影響を受けないままである。
次に、図２５に示すように、誘電体層１８７は、周知のＣＶＤプロセス及び既に開示されている材料を使用して、ＩＬＤ２０５上に製造される。誘電体層１８７のＣＶＤプロセスの前に、図２４に示すレジストマスク２９５は、本明細書の他の箇所に開示されている技術を使用して剥離される。層１８７を形成するためのＣＶＤプロセスが進むにつれて、ＩＬＤ２０５及びＩＬＤ１９５の開口部３０５の側壁及び底部３１０は、位置３１２ａ，３１２ｂ，３１２ｃで架橋が発生するまで誘電体物質１８７で徐々にコーティングされ、上述した空隙１８５ａ，１８５ｂ，１８５ｃを形成する。メタライゼーション層７０，７５及びエッチングストップ２１３は、これらの処理ステップによる影響を受けないままである。
次に、図２６に示すように、メタライゼーション層８５の誘電体材料を、誘電体層１８７上に塗布し、メタライゼーション層を製造するための残りの多数の処理ステップを実行することができる。典型的には、これらは、例えば、メタライゼーション層７５を製造するために使用される処理ステップ等のように、空隙１８５ａ，１８５ｂ，１８５ｃを有しないメタライゼーション層を製造するために利用されるタイプの処理ステップである。メタライゼーション層７０，７５、エッチング停止部２１３、誘電体層１８７、ＩＬＤ１９５，２０５は、これらの処理ステップの影響を受けないままである。
上述したように、空隙のメタライゼーション層のＩＬＤと導体ライン及びビアの寸法は、特定のレベルのキャパシタンスと抵抗を達成するように調整することができる。例えば、図２８は、図３と同様の断面図であるが、導電ラインとビアを形成するために、ダブルダマシン処理で同じ基本的なシングルダマシンを利用する代替の例示的なメタライゼーション層８０’の断面図である。しかし、この例示的な構成では、異なる乗数を使用して、様々な導体構造の空間的関係を変更することができる。この例示的な構成では、プロセスは、導体ライン１７５ａ’，１７５ｂ’，１７５ｃ’，１７５ｄ’の厚さｚ４を、メタライゼーション層７０の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅの厚さｚ１よりも２．０倍厚くし、ビア１８０Ａ’の高さｚ７を、ビア１１０ａ，１１０ｂの高さｚ２と同一にするように調整される。同じ基本的なラインの幅ｘ１を使用することができる。以下の表２は、いくつかの例示的なパラメータを示している。
Figure 2022520702000004
乗数ｋ１，ｋ２，ｋ３，ｋ４は様々な値をとり得ることを理解されたい。ＩＬＤ１９５の厚さｚ８は、厚さｚ４，ｚ５，ｚ６及び高さｚ７に対応するように調整することができる。誘電体層１８７の空隙１８５ａ’ ，１８５ｂ’ ，１８５ｃ’は、図３に示す構成よりも高くなり、ＩＬＤ１９５は、ライン１７５ａ’，１７５ｂ’間等でより深くエッチングされる。第１のライン部分１９０及び第２のライン部分２００を使用する同じ基本的な積層ライン構造が使用されているが、適切な厚さである。導体ライン１７５ａ’，１７５ｂ’，１７５ｃ’，１７５ｄ’のアスペクト比は、メタライゼーション層７０よりも大きくすることができることに留意されたい。
図２８に示す別の代替的な例示的な構成では、プロセスは、メタライゼーション層８０’’の導体ライン１７５ａ’’，１７５ｂ’’，１７５ｃ’’，１７５ｄ’’，１７５ｄ’’，１７５ｅ’’の厚さｚ４を、メタライゼーション層７０の導体ライン９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅの厚さの１．５倍厚くし、ビアの高さ１８０ａ’’を、ビア１１０ａ，１４０ａ等よりも２．０倍高くなるように調整される。しかし、乗数ｋ１，ｋ２，ｋ３，ｋ４は、様々な値をとることができることを理解されたい。以下の表３は、いくつかの例示的なパラメータを示している。
Figure 2022520702000005
ＩＬＤ１９５の厚さｚ８は、厚さｚ４，ｚ５，ｚ６及び高さｚ７に対応するように調整できる。誘電体層１８７の空隙１８５ａ’’ ，１８５ｂ’’ ，１８５ｃ’’は、図３に示す構成のように短くなり、ＩＬＤ１９５は、ライン１７５ａ’’，１７５ｂ’’間等でより深くエッチングされない。実際、エッチング停止層２１０は、空隙１８５ａ’’，１８５ｂ’’，１８５ｃ’’が形成される誘電体層１８７の下限を設定する。適切な厚さではあるが、第１のライン部分１９０及び第２のライン部分２００を使用する、同じ基本的な積層ライン構造が使用される。導体ライン１７５ａ’’，１７５ｂ’’，１７５ｃ’’，１７５ｄ’’，１７５ｅ’’のアスペクト比は、メタライゼーション層７０の場合よりも大きくなり得ることに留意されたい。
開示された半導体チップの任意の構成を電子デバイスに配置することができる。図２９は、電子デバイス３５０から分解された半導体チップデバイス１０を示す図である。電子デバイス３５０は、コンピュータ、デジタルテレビ、ハンドヘルドモバイルデバイス、パーソナルコンピュータ、サーバ、メモリデバイス、グラフィックスカード等のアドインボード、又は、半導体を使用する任意の他のコンピューティングデバイスであってもよい。
本発明は、様々な修正及び代替形態を受け入れることができるが、特定の実施形態を例として図に示しており、本明細書で詳細に説明している。しかし、本発明は、開示された特定の形態に限定されることを意図するものではないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内に含まれる全ての修正、均等物及び代替物を包含するものである。

Claims (22)

  1. 半導体チップ（１５）であって、
    基板（５０）と、
    前記基板上の複数のメタライゼーション層（７５，８０）と、
    前記複数のメタライゼーション層のうち何れかの層における第１の導体ライン（１７５ｂ）と、前記第１の導体ラインに対して間隔を置いて配置された、前記複数のメタライゼーション層のうち何れかの層における第２の導体ライン（１７５ｃ）であって、第１の導体ライン及び第２の導体ラインの各々は、第１のライン部分（１９０）と、前記第１のライン部分に積層された第２のライン部分（２００）と、を有する、第２の導体ラインと、
    前記第１の導体ラインと第２のラインとの間に配置された部分であって、空隙（１８５ａ）を有する部分を含む誘電体層（１８７）と、を備える、
    半導体チップ。
  2. 前記複数のメタライゼーション層のうち何れかの層の第３の導体ライン（１７５ａ）は、第１のライン部分（１９０）と、前記第１のライン部分に積層された第２のライン部分（２００）と、を含み、
    前記複数のメタライゼーション層のうち何れかの層は、導電性ビア（１８０ａ）を有し、
    前記第１のライン部分及び前記導電性ビアは、共有の隣接するバルク導体部分（２３０）と、共有の隣接するバリア層（２２５）と、を備える、
    請求項１の半導体チップ。
  3. 前記第２のライン部分は第１の厚さを有し、
    前記空隙は、前記第１の厚さよりも厚い第２の厚さを有する、
    請求項１の半導体チップ。
  4. 前記複数のメタライゼーション層のうち別の層において複数の導体ラインを備え、
    前記複数の導体ラインの各々は第１の厚さを有し、
    前記複数のメタライゼーション層のうち何れかの層の前記第１の導体ラインは、前記第１の厚さよりも厚い第２の厚さを有する、
    請求項１の半導体チップ。
  5. 前記複数のメタライゼーション層のうち別の層において複数の導電性ビア（１４０ａ，１４０ｂ）を備え、
    前記複数の導電性ビアの各々は第１の厚さを有し、
    前記メタライゼーション層のうち何れかの層の第３の導体ラインは、第１のライン部分と、前記第１のライン部分に積層された第２のライン部分と、を備え、
    前記メタライゼーション層のうち何れかの層は、前記第１のライン部分に接続された導電性ビアを有し、
    前記導電性ビアは、前記第１の厚さよりも厚い第２の厚さを有する、
    請求項１の半導体チップ。
  6. 前記複数のメタライゼーション層のうち何れかの層（８０）は、第１の誘電体層（１９５）と、前記第１の誘電体層に積層された第２の誘電体層（２０５）と、を備え、
    前記第１の導体ライン及び前記第２の導体ラインの各々は、前記第１の誘電体層に部分的に配置されており、前記第２の誘電体層に部分的に配置されている、
    請求項１の半導体チップ。
  7. 前記複数のメタライゼーション層のうち別の層（７５）において複数の導体ライン（１３５ａ，１３５ｂ）を備え、
    前記複数の導体ラインは第１の横方向の間隔を有し、
    前記複数のメタライゼーション層のうち何れかの層の前記第１の導体ライン及び前記第２の導体ラインは、前記第１の横方向の間隔よりも小さい第２の横方向の間隔を有する、
    請求項１の半導体チップ。
  8. 前記半導体チップは、回路基板（２０）を含み、前記回路基板に実装されている、
    請求項１の半導体チップ。
  9. 半導体チップ（１５）であって、
    基板（５０）と、
    前記基板上の第１のメタライゼーション層（７５）と、
    前記第１のメタライゼーション層上の第２のメタライゼーション層（８０）と、
    前記第１のメタライゼーション層における複数の導体ライン（１３５ａ，１３５ｂ）であって、前記複数の導体ラインの各々がアスペクト比（Ａ１）を有する、複数の導体ラインと、
    前記第２のメタライゼーション層における第１の導体ライン（１７５ｂ）と、前記第１の導体ラインに対して間隔を置いて配置された、前記第２のメタライゼーション層における第２の導体ライン（１７５ｃ）であって、前記第１の導体ライン及び前記第２の導体ラインの各々は、第１のライン部分（１９０）と、前記第１のライン部分に積層された第２のライン部分（２００）と、を有し、前記複数の導体ラインの前記アスペクト比（Ａ１）よりも大きいアスペクト比（Ａ２）を有する、第２の導体ラインと、
    前記第１の導体ラインと第２のラインとの間に配置された部分であって、空隙（１８５ａ）を有する部分と、を含む誘電体層（１８７）と、を備える、
    半導体チップ。
  10. 前記第２のメタライゼーション層の第３の導体ライン（１７５ａ）は、第１のライン部分（１９０）と、前記第１のライン部分に積層された第２のライン部分（２００）と、を含み、
    前記第２のメタライゼーション層は導電性ビアを有し、
    前記第１のライン部分及び前記導電性ビアは、共有の隣接するバルク導体部分と、共有の隣接するバリア層と、を有する、
    請求項９の半導体チップ。
  11. 第１のメタライゼーション層において複数の導電性ビアを備え、
    前記複数の導電性ビアは第１の厚さを有し、
    前記第２のメタライゼーション層の第３の導体ラインは、第１のライン部分と、前記第１のライン部分に積層された第２のライン部分と、を含み、
    前記第２のメタライゼーション層は、前記第１のライン部分に接続された導電性ビア（１８０ａ）を有し、
    前記導電性ビアは、前記第１の厚さよりも厚い第２の厚さを有する、
    請求項９の半導体チップ。
  12. 前記第２のメタライゼーション層は、第１の誘電体層（１９５）と、前記第１の誘電体層に積層された第２の誘電体層（２０５）と、を含み、
    前記第１の導体ライン及び前記第２の導体ラインの各々は、前記第１の誘電体層に部分的に配置されており、前記第２の誘電体層に部分的に配置されている、
    請求項９の半導体チップ。
  13. 前記複数の導体ラインは第１の横方向の間隔を有し、
    前記第２のメタライゼーション層の前記第１の導体ライン及び前記第２の導体ラインは、前記第１の横方向の間隔よりも小さい第２の横方向の間隔を有する、
    請求項９の半導体チップ。
  14. 前記半導体チップは、回路基板（２０）を含み、前記回路基板に実装されている、
    請求項９の半導体チップ。
  15. 半導体チップ（１５）を製造する方法であって、
    複数のメタライゼーション層（７５，８０）を基板（５０）上に製造すること、
    前記複数のメタライゼーション層のうち何れかの層（８０）において、第１の導体ライン（１７５ｂ）と、前記第１の導体ラインに対して間隔を置いて配置された第２の導体ライン（１７５ｃ）と、を製造することであって、前記第１のライン部分及び前記第２のライン部分の各々は、第１のライン部分（１９０）と、前記第１のライン部分に積層された第２のライン部分（２００）と、を有する、ことと、
    前記第１の導体ラインと第２のラインとの間に配置された部分であって、空隙（１８５ａ）を有する部分を含む誘電体層（１８７）を製造することと、を含む、
    方法。
  16. 前記複数のメタライゼーション層のうち何れかの層において、第１のライン部分（１９０）と、前記第１のライン部分に積層された第２のライン部分（２００）と、を含む第３の導体ライン（１７５ａ）を製造することと、
    前記複数のメタライゼーション層のうち何れかの層において導電性ビア（１８０ａ）を製造することであって、前記第１のライン部分及び前記導電性ビアは、共有の隣接するバルク導体部分（２３０）と、共有の隣接するバリア層（２２５）と、を備える、ことと、を含む、
    請求項１５の方法。
  17. 前記第２のライン部分は第１の厚さを有し、
    前記空隙は、前記第１の厚さよりも厚い第２の厚さを有する、
    請求項１５の方法。
  18. 前記複数のメタライゼーション層のうち別の層において複数の導体ラインを製造することであって、前記複数の導体ラインの各々は第１の厚さを有し、前記何れかの層の前記第１の導体ラインは、前記第１の厚さよりも厚い第２の厚さを有する、ことを含む、
    請求項１５の方法。
  19. 前記複数のメタライゼーション層のうち別の層（７５）において複数の導電性ビア（１４０ａ，１４０ｂ）を製造することであって、前記複数の導電性ビアの各々は第１の厚さを有する、ことと、
    前記複数のメタライゼーション層のうち何れかの層において、第１のライン部分と、前記第１のライン部分に積層された第２のライン部分と、を含む第３の導体ラインを製造することであって、前記複数のメタライゼーション層のうち何れかの層は、前記第１のライン部分に接続された導電性ビアを有し、前記導電性ビアは、前記第１の厚さよりも厚い第２の厚さを有する、ことと、を含む、
    請求項１５の方法。
  20. 前記メタライゼーション層のうち何れかの層は、第１の誘電体層（１９５）と、前記第１の誘電体層に積層された第２の誘電体層（２０５）と、を備え、
    前記第１の導体ライン及び前記第２の導体ラインの各々は、前記第１の誘電体層に部分的に配置されており、前記第２の誘電体層に部分的に配置されている、
    請求項１５の方法。
  21. 前記複数のメタライゼーション層のうち別の層（７５）において複数の導体ライン（１３５ａ，１３５ｂ）を製造することであって、前記複数の導体ラインは第１の横方向の間隔を有し、前記何れかの層の前記第１の導体ライン及び前記第２の導体ラインは、前記第１の横方向の間隔よりも小さい第２の横方向の間隔を有する、ことを含む、
    請求項１５の方法。
  22. 前記半導体チップ（１５）を回路基板（２０）に実装することを含む、
    請求項１５の方法。
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