KR20090064669A - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents
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Abstract
실시예에 의한 반도체 소자의 금속배선은 소자가 형성된 층간절연막이 형성된 반도체 기판; 상기 층간절연막 상에 형성된 제1배선을 포함하는 제1절연막; 및 상기 제1배선을 포함하는 제1절연막 상에 형성된 제2배선을 포함하는 제2절연막을 포함하며, 상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성된 것을 포함한다.
실시예에 의한 반도체 소자의 금속배선 형성방법은 소자가 형성된 층간절연막이 형성된 반도체 기판을 준비하는 단계; 상기 층간절연막 상에 제1배선을 포함하는 제1절연막을 형성하는 단계; 및 상기 제1배선을 포함하는 제1절연막 상에 제2배선을 포함하는 제2절연막을 형성하여, 상기 제1배선 및 제2배선으로 형성된 금속배선을 형성하는 단계를 포함하며, 상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성되는 것을 포함한다.
금속배선
Description
실시예는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
금속 배선은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 역할을 한다.
최근 반도체 소자의 고집적화에 따른 디자인룰(design rule)의 감소로 인해 금속 배선의 너비는 작아지고, 깊이는 깊어지는 어스펙트비(aspect ratio)가 증가하고 있는 추세이다.
이러한 반도체 소자의 개발을 위해 필요한 사항 중 하나가 각각의 금속 배선층 형성시 발생하는 결함(defect)을 최소화하는 것이다.
실시예는 공정 마진을 확보할 수 있으며 소자에서 요구하는 낮은 저항을 구현할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
실시예에 의한 반도체 소자의 금속배선은 소자가 형성된 층간절연막이 형성된 반도체 기판; 상기 층간절연막 상에 형성된 제1배선을 포함하는 제1절연막; 및 상기 제1배선을 포함하는 제1절연막 상에 형성된 제2배선을 포함하는 제2절연막을 포함하며, 상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성된 것을 포함한다.
실시예에 의한 반도체 소자의 금속배선 형성방법은 소자가 형성된 층간절연막이 형성된 반도체 기판을 준비하는 단계; 상기 층간절연막 상에 제1배선을 포함하는 제1절연막을 형성하는 단계; 및 상기 제1배선을 포함하는 제1절연막 상에 제2배선을 포함하는 제2절연막을 형성하여, 상기 제1배선 및 제2배선으로 형성된 금속배선을 형성하는 단계를 포함하며, 상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성되는 것을 포함한다.
실시예에 따른 금속배선 및 그의 형성방법은 제1배선과 제2배선으로 이루어진 금속배선을 형성하여, 금속배선의 폭을 줄일 수 있다.
또한, 제1배선과 제2배선으로 이루어진 금속배선을 형성하여, 종래의 금속배 선과 동일한 체적으로 형성할 수 있어, 소자(device)에서 요구하는 낮은 저항을 구현할 수 있다.
또한, 상기 제1배선 상에 형성되는 제2배선의 폭을 상기 제1배선보다 좁게 형성하여, 상기 제2배선 형성시 공정 마진(margin)을 확보하여, 상기 제1배선과 제2배선의 오정렬(mis-align)이 발생되지 않는다.
실시예에 의한 반도체 소자의 금속배선은 소자가 형성된 층간절연막이 형성된 반도체 기판; 상기 층간절연막 상에 형성된 제1배선을 포함하는 제1절연막; 및 상기 제1배선을 포함하는 제1절연막 상에 형성된 제2배선을 포함하는 제2절연막을 포함하며, 상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성된 것을 포함한다.
실시예에 의한 반도체 소자의 금속배선 형성방법은 소자가 형성된 층간절연막이 형성된 반도체 기판을 준비하는 단계; 상기 층간절연막 상에 제1배선을 포함하는 제1절연막을 형성하는 단계; 및 상기 제1배선을 포함하는 제1절연막 상에 제2배선을 포함하는 제2절연막을 형성하여, 상기 제1배선 및 제2배선으로 형성된 금속배선을 형성하는 단계를 포함하며, 상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성되는 것을 포함한다.
이하, 실시예에 따른 반도체 소자의 금속배선 및 그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재 되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 7a는 실시예에 다른 반도체 소자의 금속배선을 도시한 측단면도이다.
도 7에 도시된 바와 같이, 실시예에 따른 금속배선은 소자가 형성된 층간절연막(20)이 형성된 반도체 기판(10); 상기 층간절연막(20) 상에 형성된 제1배선(33)을 포함하는 제1절연막(40); 및 상기 제1배선(33)을 포함하는 제1절연막(40) 상에 형성된 제2배선(53)을 포함하는 제2절연막(60)을 포함하며, 상기 제2배선(53)은 상기 제1배선(33)과 접하도록, 상기 제1배선(33) 상에 형성된 것을 포함한다.
상기 제1배선(33)은 Ti/TiN/Al의 적층으로 형성되고, 상기 제2배선(53)은 Al/Ti/TiN의 적층으로 형성되며, 상기 제1배선(33)과 제2배선(53)은 Al이 서로 접하도록 형성된다.
그리고, 상기 제2배선(53)은 상기 제1배선(33)보다 폭이 좁게 형성된다.
도 1 내지 도 7은 실시예에 따라 반도체 소자의 금속배선이 형성되는 것을 도시한 단면도이다.
도 1에 도시된 바와 같이, 소자를 포함하는 층간절연막(20) 상에 제1확산방 지막 패턴(31), 제1금속막 패턴(30) 및 제2확산방지막 패턴(32)을 형성한다.
상기 반도체 기판(10) 상에는 트랜지스터 등의 소자 및 상기 소자와 연결된 콘택(25) 등이 형성되어 있을 수 있으며, 상기 소자 및 콘택(25)이 형성된 상기 반도체 기판(10) 상에 상기 층간절연막(20)이 형성된다.
상기 콘택(25)은 텅스텐(W)으로 형성될 수 있다.
상기 제1확산방지막 패턴(31), 제1금속막 패턴(30) 및 제2확산방지막 패턴(32)은 상기 층간절연막(20) 상에 제1확산방지막, 제1금속막 및 제2확산방지막을 형성한 후, 패터닝하여 형성될 수 있다.
상기 제1금속막은 Al으로 형성될 수 있으며, 상기 제1및 제2확산방지막은 Ti/TiN의 적층으로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 제1확산방지막 패턴(31), 제1금속막 패턴(30) 및 제2확산방지막 패턴(32)을 포함하는 상기 층간절연막(20) 상에 제1절연막(35) 및 제2절연막(37)을 형성한다.
상기 제1절연막(35)은 HDP(High Density Plasma)막으로 형성될 수 있으며, 상기 제2절연막(37)은 USG(Undoped Silicate Glass)막으로 형성될 수 있다.
이어서, 도 3에 도시된 바와 같이, 상기 제1절연막(35) 및 제2절연막(37)에 제1평탄화 공정을 진행하여, 상기 제1확산방지막 패턴(31) 및 제1금속막 패턴(30)으로 이루어진 제1배선(33)을 포함하는 제3절연막(40)을 형성한다.
상기 제1평탄화 공정은 상기 제1금속막 패턴(30)이 노출되도록 상기 제2확산방지막 패턴(32)까지 제거할 수 있다.
이에 따라, 상기 제1금속막 패턴(30) 및 제1확산방지막 패턴(31)으로 이루어진 제1배선(33)을 포함하는 제3절연막(40)이 형성된다.
그리고, 도 4에 도시된 바와 같이, 상기 제1배선(33)을 포함하는 제3절연막(40) 상에 제2금속막(45) 및 제3확산방지막(46)을 형성한다.
상기 제2금속막(45)은 Al으로 형성될 수 있으며, 상기 제3확산방지막(46)은 Ti/TiN의 적층으로 형성될 수 있다.
이때, 상기 제2금속막(45)의 두께는 하부에 형성된 제1금속막 패턴(30)을 고려하여, 소자(device)에서 요구하는 저항에 맞추어 형성할 수 있다.
그리고, 도 5a에 도시된 바와 같이, 상기 제2금속막(45) 및 제3확산방지막(46)을 패터닝하여, 상기 제1금속막 패턴(30) 상에 제2금속막 패턴(50) 및 제3확산방지막 패턴(51)으로 이루어진 제2배선(53)을 형성한다.
상기 제2금속막 패턴(50) 및 제3확산방지막 패턴(51)은 상기 제2금속막 패턴(50) 및 제3확산방지막 패턴(51)에 포토리소그라피(photo-lithography) 공정을 진행하여 형성될 수 있다.
이때, 상기 제2금속막 패턴(50) 및 제3확산방지막 패턴(51)으로 이루어진 제2배선(53)의 폭(width)은 하부에 형성된 제1배선(33)의 폭보다 좁게 형성될 수 있다.
이는 상기 제1배선(33)과 제2배선(53)의 오정렬(miss-align)을 방지하기 위함이며, 상기 포토리소그라피 공정에서 발생하는 오정렬되는 크기만큼 상기 제2배선(53)의 폭을 작게 형성할 수 있다.
만약, 상기 제1배선(33) 상에 형성된 제2배선(53)의 정렬(align)이 맞지 않더라도, 도 5b에 도시된 바와 같이, 상기 제2배선(53)은 상기 제1배선(33) 상에 위치하게 된다.
그리고, 도 6에 도시된 바와 같이, 상기 제2배선(53)을 포함하는 상기 제3절연막(40) 상에 제4절연막(55) 및 제5절연막(57)을 형성한다.
상기 제4절연막(55)은 HDP(High Density Plasma)막으로 형성될 수 있으며, 상기 제5절연막(57)은 USG(Undoped Silicate Glass)막으로 형성될 수 있다.
이어서, 도 7a에 도시된 바와 같이, 상기 제4절연막(55) 및 제5절연막(57)에 제2평탄화 공정을 진행하여, 상기 제2배선(53)을 포함하는 제6절연막(60)을 형성한다.
상기 제1배선(33) 상에 형성된 제2배선(53)의 정렬(align)이 맞지 않더라도, 도 7b에 도시된 바와 같이, 상기 제2배선(53)은 상기 제1배선(33) 상에 위치하게 된다.
이상에서 설명한 실시예에 따른 금속배선 및 그의 형성방법은 제1배선과 제2배선으로 이루어진 금속배선을 형성하여, 금속배선의 폭을 줄일 수 있다.
또한, 제1배선과 제2배선으로 이루어진 금속배선을 형성하여, 종래의 금속배선과 동일한 체적으로 형성할 수 있어, 소자(device)에서 요구하는 낮은 저항을 구현할 수 있다.
또한, 상기 제1배선 상에 형성되는 제2배선의 폭을 상기 제1배선보다 좁게 형성하여, 상기 제2배선 형성시 공정 마진(margin)을 확보하여, 제1배선과 제2배선 의 오정렬(mis-align)이 발생되지 않는다.
따라서, 공정마진 확보가 가능하여, 반도체 소자의 양산이 원활해질 수 있다.
또한, 반도체 소자가 소형화되어도, 추가 장비 투자 없이 기존의 장비로도 충분히 금속배선의 형성이 가능하다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 7은 실시예에 따라 금속배선이 형성되는 것을 도시한 단면도이다.
Claims (10)
- 소자가 형성된 층간절연막이 형성된 반도체 기판;상기 층간절연막 상에 형성된 제1배선을 포함하는 제1절연막; 및상기 제1배선을 포함하는 제1절연막 상에 형성된 제2배선을 포함하는 제2절연막을 포함하며,상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성된 것을 포함하는 반도체 소자의 금속배선.
- 제 1항에 있어서,상기 제1배선은 제1확산방지막 패턴과 제1금속막 패턴의 적층으로 형성되고, 상기 제2배선은 제2확산방지막 패턴과 제2금속막 패턴의 적층으로 형성되며,상기 제1배선과 제2배선은 상기 제1금속막 패턴과 제2금속막 패턴이 서로 접하도록 형성된 것을 포함하는 반도체 소자의 금속배선.
- 제 1항에 있어서,상기 제2배선은 상기 제1배선보다 폭이 좁게 형성된 것을 포함하는 반도체 소자의 금속배선.
- 소자가 형성된 층간절연막이 형성된 반도체 기판을 준비하는 단계;상기 층간절연막 상에 제1배선을 포함하는 제1절연막을 형성하는 단계; 및상기 제1배선을 포함하는 제1절연막 상에 제2배선을 포함하는 제2절연막을 형성하여, 상기 제1배선 및 제2배선으로 형성된 금속배선을 형성하는 단계를 포함하며,상기 제2배선은 상기 제1배선과 접하도록, 상기 제1배선 상에 형성되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
- 제 4항에 있어서,상기 제2배선은 상기 제1배선보다 폭이 좁게 형성되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
- 제 4항에 있어서,상기 제1배선은 제1확산방지막 패턴 및 제1금속막 패턴으로 형성되고,상기 제2배선은 제2금속막 패턴 및 제3확산방지막 패턴으로 형성되며,상기 제1금속막 패턴과 제2금속막 패턴은 접하도록 형성된 것을 포함하는 반도체 소자의 금속배선 형성방법.
- 제 6항에 있어서,상기 층간절연막 상에 제1배선을 포함하는 제1절연막을 형성하는 단계는,상기 층간절연막 상에 제1확산방지막, 제1금속막 및 제2확산방지막을 형성하 고 패터닝하여, 제1확산방지막 패턴, 제1금속막 패턴 및 제2확산방지막 패턴을 형성하는 단계;상기 제1확산방지막 패턴, 제1금속막 패턴 및 제2확산방지막 패턴 상에 제1절연막을 형성하는 단계; 및상기 제1금속막 패턴이 노출되도록 제1평탄화 공정을 진행하여, 상기 제1확산방지막 패턴 및 제1금속막 패턴을 포함하는 제1절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 6항에 있어서,상기 제1배선을 포함하는 제1절연막 상에 제2배선을 포함하는 제2절연막을 형성하여, 상기 제1배선 및 제2배선으로 형성된 금속배선을 형성하는 단계는,상기 제1배선을 포함하는 제1절연막 상에 제2금속막 및 제3확산방지막을 형성하고 패터닝하여, 제2금속막 패턴 및 제3확산방지막 패턴으로 이루어진 제2배선을 형성하는 단계;상기 제2금속막 패턴 및 제3확산방지막 패턴 상에 제2절연막을 형성하는 단계; 및상기 제2절연막에 제2평탄화 공정을 진행하여, 제2금속막 패턴 및 제3확산방지막 패턴을 포함하는 제2절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 7항 또는 제 8항에 있어서,상기 제1, 제2 및 제3확산방지막은 Ti/TiN의 적층으로 형성되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
- 제 6항에 있어서,상기 제1금속막 패턴 및 제2금속막 패턴은 접하도록 형성되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
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|---|---|---|---|---|
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