KR20090131862A - 반도체 제조 시 금속배선 형성 방법 - Google Patents

반도체 제조 시 금속배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 제조 시 금속배선 형성 방법에 관한 것이다. 즉, 본 발명에서는 반도체 집적회로의 금속배선 형성 방법에 있어서, 종래 서로 분리된 공정으로 진행되는 비아 형성과 금속배선 형성 공정을 한 번의 금속물질 증착으로 비아와 금속배선을 모두 형성시키는 듀얼 공정을 적용시킴으로써 생산성을 향상시킬 수 있으며, 또한 듀얼 공정을 통해 비아와 금속배선을 동시에 형성시킴으로써 비아와 금속배선간 비접촉 또는 오버레이 정렬 미스로 인한 반도체 소자의 동작 특성 저하를 방지시켜 소자의 신뢰도를 증가시킬 수 있다.
금속배선, 비아, IMD, 알루미늄, Ti/TiN

Description

반도체 제조 시 금속배선 형성 방법{METHOD FOR FORMING METAL LINE IN FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자 제조시 금속배선(metal line) 형성 공정에서 비아 홀(via hole) 식각 불량이나 비아와 금속배선간 오버레이 정렬 미스(overlay align miss)로 인한 소자의 특성 저하를 방지시킬 수 있는 금속배선 형성 방법에 관한 것이다.
통상적으로, 반도체 소자의 금속배선 형성 공정은 트랜지스터(transistor) 등과 같은 개별적 기본소자들을 특정 기능을 수행하는 반도체 집적소자로 만들기 위해 소자간 연결을 수행하는 공정을 말하는 것으로, 소오스(source), 드레인(drain), 게이트(gate)와 연결되는 금속배선 또는 다층의 금속배선 형성 및 금속배선 간 연결 공정으로, 금속배선까지 비아 홀을 형성시킨 후, 비아 홀을 텅스텐 등과 같은 도체 물질로 갭필(gap fill)하여 소오스, 드레인, 게이트와 금속배선 또는 금속배선간을 연결시키는 방식으로 형성한다.
도 1a 내지 도 1e는 종래 반도체 소자의 금속배선 형성 방법을 도시한 공정 수순도이다. 이하 위 도 1a 내지 도 1e를 참조하여 종래 금속배선 형성공정을 좀더 상세히 설명하기로 한다.
먼저, 도 1a에서와 같이 알루미늄(Al) 등의 금속물질로 형성되는 서브 금속배선(sub metal line)(100)위에 층간 절연막(InterMetal Dielectric : IMD)(102)을 형성한 후, 도 1b에서와 같이 층간 절연막(102) 상부에 포토레지스트막(photo-resist layer)(104)을 도포하여 패터닝(patterning)한다.
이어, 도 1c에서와 같이 위 패터닝된 포토레지스트막(104)을 마스크(mask)로 하여 층간 절연막(102)을 식각하여 비아홀을 형성한 후, 비아홀내 텅스텐(W)(106)을 갭필(gap fill)시키고, 텅스텐 CMP(Chemical Mechanical Polishing) 공정을 수행하여 비아홀 상부를 평평하게 연마시킨다.
그런 후, 도 1d에서와 같이 텅스텐(106)이 갭필된 비아홀 상부에 알루미늄 등의 금속물질로 금속배선(108)을 형성시킨 후, 금속배선(108)상 포토레지스트막(110)을 도포하여 패터닝시킨다. 이어, 도 1e에서와 같이 패터닝된 포토레지스트막(110)을 마스크로 하여 금속배선(108)을 식각하여 원하는 금속배선(108)을 형성시킨다.
그러나 상기와 같은 종래 금속배선 형성 공정에서는 층간 절연막을 형성한 후, 텅스텐을 갭필하는 비아 공정과 금속물질을 증착한 후, 식각하는 금속배선 공정이 분리되어 실시되고 있어 공정수가 증가하는 문제점이 있었다.
또한, 비아 공정에서 층간 절연막 식각 시 비아 홀내 이물질이 삽입되거나 식각율(etch rate) 설정 오류 등으로 하부 금속배선까지 식각이 되지 못하여 비아 홀내 갭필되는 텅스텐이 하부 금속배선과 접촉되지 않음으로써 소자의 오동작이 유발되는 문제점이 있었다.
도 2는 비아 홀 식각 불량 또는 이물질 삽입으로 비아 홀내 갭필된 텅스텐과 하부 금속배선간 접촉이 실패한 SEM(Scanning Electron Microscope) 사진 예시도이다. 위 도 2에서 보여지는 바와 같이, 비아 홀 식각시 층간 절연막이 하부 금속배선까지 식각되지 않거나, 비아 홀내 폴리머(polymer) 등의 이물질 삽입되는 경우, 비아 홀내 갭필된 텅스텐(200)이 금속배선(202)과 접촉되지 않게 되며, 이러한 비아 홀내 텅스텐과 하부 금속배선과의 비접촉 현상은 소 특성에 영향을 미쳐 기능 실패(function failure) 나 초기 실패(initial failure) 등과 같은 소자의 동작에 치명적인 영향을 주는 불량 원인이 된다.
또한, 비아 공정 시의 다른 문제점으로, 도 3의 SEM 사진에서 보여지는 바와 같이 비아 홀과 금속배선간 오버레이 오정렬에 따른 접촉 불량이 발생할 수 있다. 이러한 경우는 비아 홀 형성을 위한 포토 공정에서 오버레이 정렬 미스가 발생하는 경우로 비아 홀내 갭필된 텅스텐(300)이 금속배선(302)의 옆으로 흘러내리는 등의 현상이 발생되어 파워 쇼트(power short) 등 소자의 오동작 원인이 된다.
상술한 본 발명은 반도체 제조시 금속배선 형성 방법으로서, 반도체 기판상 형성된 하부 비아와 연결되도록 제1금속물질막, 베리어막, 제2금속물질막을 순차적으로 형성하여 금속배선을 형성하는 단계와, 상기 금속배선상 제2금속물질막을 패터닝 식각하여 비아 패턴으로 형성시키는 단계와, 상기 비아 패턴으로 형성된 제2금속물질막 상부에 층간 절연막을 증착하여 금속배선을 완성시키는 단계를 포함한다.
본 발명에서는 반도체 집적회로의 금속배선 형성 방법에 있어서, 종래 서로 분리된 공정으로 진행되는 비아 형성과 금속배선 형성 공정을 한 번의 금속물질 증착으로 비아와 금속배선을 모두 형성시키는 듀얼 공정을 적용시킴으로써 생산성을 향상시킬 수 있는 이점이 있다. 또한 듀얼 공정을 통해 비아와 금속배선을 동시에 형성시킴으로써 비아와 금속배선간 비접촉 또는 오버레이 정렬 미스로 인한 반도체 소자의 동작 특성 저하를 방지시켜 소자의 신뢰도를 증가시킬 수 있는 이점이 있다.
따라서 본 발명은 반도체 소자 제조시 금속배선 형성 공정에서 비아 홀 식각 불량이나 비아와 금속배선간 오버레이 정렬 미스로 인한 소자의 특성 저하를 방지시킬 수 있는 금속배선 형성 방법을 제공하고자 한다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, 종래 서로 분리된 공정으로 진행되는 비아 형성과 금속배선 형성 공정을 한 번의 금속물질 증착으로 비아와 금속배선을 모두 형성시키는 듀얼 공정을 적용시킴으로써 생산성을 향상시킬 수 있으며, 또한 듀얼 공정을 통해 비아와 금속배선을 동시에 형성시킴으로써 비아와 금속배선간 비접촉 또는 오버레이 정렬 미스로 인한 반도체 소자의 동작 특성 저하를 방지시키는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 4a 내지 도 4h는 본 발명의 실시 예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 수순도이다. 이하, 위 도 4a 내지 도 4h를 참조하여 본 발명의 금속배선 형성공정을 상세히 설명하기로 한다.
먼저, 도 4a에서와 같이, 서브 금속배선(sub metal line)(400) 위에 층간 절연막(IMD)(402)을 형성하고, 층간 절연막(402)내 서브 금속배선(400)과 연결되는 텅스텐이 갭필된 비아(404)를 형성한다. 이어 비아(404) 상부에 금속배선 형성을 위한 알루미늄 등의 금속물질막을 증착시킨다.
이때, 금속배선의 형성을 위한 금속물질막의 증착에 있어서는, 상/하부 금속배선이 되는 알루미늄 등의 제1/제2 금속물질막(406, 410)을 증착시키되, 제1/제2 금속물질막(406, 410) 사이에 식각 정지(etch stop) 기능을 가지는 타이타늄/질화타이타늄막(Ti/TiN)(408)이 삽입되도록 하는 3개층 구조로 형성시킨다. 여기서 Ti/TiN막(408)은 상부 금속배선이 되는 제2금속물질막(410)의 EM(Electro Migration) 및 SM(Stress Migration) 특성을 방지시키기 위하여 반드시 하부 제1금속물질막(406) 상부에 존재해야 하며, 이를 식각 정지막으로 활용하게 된다.
이어, 도 4b에서와 같이, 알루미늄 등의 제2금속물질막(410) 상부에 포토레지스트막(412)을 도포하여 패터닝(patterning)한다. 그런 후, 도 4c에서와 같이 위 패터닝된 포토레지스트막(412)을 마스크로 하여 상부의 제2금속물질막(410)을 하부의 비아(404)의 폭에 대응되게 식각한다. 이때 제1/제2금속물질막(406, 410) 사이의 Ti/TiN막(408)이 식각 정지 역할을 하여 비아로 형성될 제2금속물질막(410)만이 식각될 수 있도록 하게 되는데, Ti/TiN막(408)이 식각 정지 역할을 할 수 있도록 제2금속물질막(410)인 알루미늄과 Ti/TiN막(408)간 식각 선택비가 적어도 4:1 수준 으로 유지되도록 하며, 이를 위하여 N2 가스 플로우량(flow rate)을 높여서 선택비를 높이게 된다.
이어, 도 4d에서와 같이, 식각 마스크로 사용된 포토레지스트막(412)을 제거시킨 후, 제2금속물질막(410)을 비아 패턴으로 형성시키기 위해, 도 4e에서와 같이 앞서 식각된 제2금속물질막(410) 상부에 다시 포토레지스트막(414)을 도포하여 패터닝한다.
그런 후, 도 4f에서와 같이, 위 패터닝된 포토레지스트막(414)을 마스크로하여 제2금속물질막(410)을 비아 패턴으로 식각한다. 이어 도 4g에서와 같이, 식각 마스크로 사용된 포토레지스트막(414)을 제거시킨 후, 도 4h에서와 같이 층간 절연막(416)을 증착하여 금속배선을 완성시킨다.
상기한 바와 같이, 본 발명에서는 반도체 집적회로의 금속배선 형성 방법에 있어서, 종래 서로 분리된 공정으로 진행되는 비아 형성과 금속배선 형성 공정을 한 번의 금속물질 증착으로 비아와 금속배선을 모두 형성시키는 듀얼 공정을 적용시킴으로써 생산성을 향상시킬 수 있으며, 또한 듀얼 공정을 통해 비아와 금속배선을 동시에 형성시킴으로써 비아와 금속배선간 비접촉 또는 오버레이 정렬 미스로 인한 반도체 소자의 동작 특성 저하를 방지시켜 소자의 신뢰도를 증가시킬 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명 의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1a 내지 도 1e는 종래 반도체 제조 시 금속배선 형성 공정 수순도,
도 2는 종래 금속배선 형성 시 비아와 금속배선간 비접촉 불량 SEM 사진 예시도,
도 3은 종래 금속배선 형성 시 비아와 금속배선간 오버레이 정렬 미스 발생을 보여주는 SEM 사진 예시도,
도 4a 내지 도 4h는 본 발명의 실시 예에 따른 반도체 제조 시 금속배선 형성 공정 수순도.
<도면의 주요 부호에 대한 간략한 설명>
404 : 비아 406 : 제1금속물질막
408 : Ti/TiN막 410 : 제2금속물질막
412, 414 : 포토레지스트막

Claims (5)

  1. 반도체 제조시 금속배선 형성 방법으로서,
    반도체 기판상 형성된 하부 비아와 연결되도록 제1금속물질막, 베리어막, 제2금속물질막을 순차적으로 형성하여 금속배선을 형성하는 단계와,
    상기 금속배선상 제2금속물질막을 패터닝 식각하여 비아 패턴으로 형성시키는 단계와,
    상기 비아 패턴으로 형성된 제2금속물질막 상부에 층간 절연막을 증착하여 금속배선을 완성시키는 단계
    를 포함하는 반도체 제조시 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 비아 패턴 형성 단계는,
    상기 제2금속물질막 상부에 포토레지스트막을 도포시킨 후, 패터닝시키는 단계와,
    상기 패터닝된 포토레지스트막을 마스크로 하여 상기 제2금속물질막을 상기 하부 비아 폭에 대응되게 1차 식각시키는 단계와,
    상기 식각된 제2금속물질막 상부에 비아 형성을 위한 포토레지스트막 마스크를 형성시키는 단계와,
    상기 포토레지스트막 마스크를 이용하여 상기 제2금속물질막을 2차 식각하여 비아 패턴을 형성시키는 단계
    를 포함하는 반도체 제조 시 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 베리어막은,
    타이타늄/질화타이타늄막(Ti/TiN)인 반도체 제조시 금속배선 형성방법.
  4. 제 3 항에 있어서,
    상기 제2금속물질막은,
    상기 Ti/TiN 막과 4:1의 식각 선택비로 식각되는 반도체 제조시 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2금속물질막은,
    알루미늄인 반도체 제조시 금속배선 형성방법.
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