KR20040061817A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR20040061817A
KR20040061817A KR1020020088117A KR20020088117A KR20040061817A KR 20040061817 A KR20040061817 A KR 20040061817A KR 1020020088117 A KR1020020088117 A KR 1020020088117A KR 20020088117 A KR20020088117 A KR 20020088117A KR 20040061817 A KR20040061817 A KR 20040061817A
Authority
KR
South Korea
Prior art keywords
via contact
contact plug
material layer
metal wiring
interlayer insulating
Prior art date
Application number
KR1020020088117A
Other languages
English (en)
Inventor
진원화
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020088117A priority Critical patent/KR20040061817A/ko
Priority to US10/608,082 priority patent/US6884713B2/en
Publication of KR20040061817A publication Critical patent/KR20040061817A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로,
다층 금속배선의 형성공정시 유발되는 특성 열화 및 생산성 저하를 향상시키기 위하여,
제1층간절연막을 통하여 반도체기판에 접속되는 하부 금속배선 물질층과 비아콘택플러그 물질층을 적층하고 하부 금속배선 마스크를 이용한 사진식각공정으로 사기 비아콘택플러그 및 하부 금속배선 물질층을 식각하여 하부 금속배선을 패터닝한 다음, 전체표면상부를 평탄화시키는 제2층간절연막을 형성하고 사진식각공정으로 상기 제2층간절연막 및 비아콘택플러그 물질층을 식각하여 비아콘택플러그를 패터닝한 다음, 전체표면상부에 제3층간절연막을 형성하고 상기 제3층간절연막을 평탄화식각하여 상기 비아콘택플러그를 노출시킨 다음, 상기 비아콘택플러그에 접속되는 상부 금속배선을 패터닝하는 공정으로 다층구조의 금속배선을 용이하게 반도체소자의 생산성, 특성 및 신뢰성을 향상시키고 그에 따른 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 금속배선 형성방법{A method for forming a metal line of a semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히
다층 금속배선을 먼저 증착하고 플러그를 나중에 형성한 다음, 상기 플러그가 노출된 평탄화된 층간절연막을 형성하고 상기 플러그에 접속되는 금속배선을 형성함으로써 다층 금속배선을 용이하게 형성할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 배선은, 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성하고, 후속 공정을 거쳐 이루어지며 낮은 저항을 필요로 하는 곳에는 금속배선을 사용한다.
상기 금속배선은 알루미늄(Al)에 소량의 실리콘이나 구리(Cu)가 포함되거나 실리콘과 구리가 모두 포함되어 비저항이 낮으면서 가공성이 우수한 알루미늄합금을 배선재료로 하여 콘택홀 및 비아콘택홀을 매립하는 방법으로 형성된다.
도 1a 내지 도 1g 는 종래기술의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(도시안됨) 상부에 하부 금속배선(11)을 형성한다. 이때, 상기 하부금속배선(11)은 알루미륨합금으로 형성된 것이고, 그 상부 및 하부에는 Ti 또는 Ti/TiN 의 적층구조가 형성된 것이다.
상기 하부 금속배선(11)이 형성된 상부구조를 평탄화시키는 층간절연막(13)을 형성한다.
상기 층간절연막(13) 상부에 감광막패턴(15)을 형성한다. 이때, 상기 감광막패턴(15)은 비아콘택홀을 형성하기 위한 금속배선 콘택마스크(도시안됨)를 이용하여 노광 및 현상을 실시함으로써 형성한 것이다.
도 1b를 참조하면, 상기 감광막패턴(15)을 마스크로 하여 상기 층간절연막(13)을 식각하여 상기 하부 금속배선(11)을 노출시키는 비아 콘택홀(17)을 형성한다.
상기 감광막패턴(15)을 제거하고 상기 비아콘택홀(17)을 포함한 전체표면상부에 접착층/확산방지막인 Ti/TiN 막(19)을 형성한다.
도 1c를 참조하면, 상기 비아콘택홀(17)을 매립하는 텅스텐층(21)을 전체표면상부에 형성한다.
도 1d를 참조하면, 상기 층간절연막(13)을 식각장벽으로 하여 상기 텅스텐층(21)과 Ti/TiN 막(19)을 평탄화식각함으로써 상기 비아콘택홀(17)을 매립하는 비아콘택플러그를 형성한다.
도 1e를 참조하면, 상기 비아콘택플러그에 접속되도록 상부 금속배선 물질층(23)을 형성한다.
상기 상부 금속배선 물질층(23)은 Ti/TiN 막, 주요 금속배선 물질층 및 Ti/TiN 막의 적층구조로 형성한다.
이때, 하측의 Ti/TiN 막은 주요 금속배선 물질이 알루미늄합금이나 텅스텐 합금인 경우 층간절연막(13)인 산화막과 반응하는 것을 방지하는 동시에 알루미늄합금의 균일한 증착이 가능하도록 하는 역할을 한다. 상측의 Ti/TiN 막은 반사방지막 및 EM ( electro migration ) 특성을 향상시킬 수 있도록 하는 역할을 한다.
도 1f를 참조하면, 상기 상부 금속배선 물질층(23) 상부에 감광막패턴(25)을 형성한다.
이때, 상기 감광막패턴(25)은 상부 금속배선 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1g를 참조하면, 상기 감광막패턴(25)을 마스크로 하여 상기 상부 금속배선 물질층(23)을 식각함으로써 상기 하부 금속배선(11)에 접속되는 상부 금속배선(27)을 형성한다.
도 2a 내지 도 2c 는 종래기술에 따라 형성된 반도체소자의 금속배선을 도시한 셈사진이다.
상기 도 2a 는 다층 금속배선을 도시하고,
상기 도 2b 는 상기 2a에서 비아콘택플러그가 구비되는 부분을 확대 도시한 것으로서, 상기 PVD 또는 CVD 방법으로 형성하는 Ti/TiN 막(19)이 불안정하게 증착되어 다수의 심 ( seam ) 이 유발된 것을 도시하고,
상기 도 2c 는 상기 불안정한 Ti/TiN 막(19) 상에 텅스텐층(21)을 증착할 때 불량이 유발된 경우를 도시한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 비아콘택플러그 형성공정 중에 유발되는 심 ( seam ) 이나 텅스텐층의 증착 불량으로인한 소자의 특성 열화가 발생하거나 많은 공정 단계로 인한 파티클 유발이 가능하여 소자의 특성 및 신뢰성을 저하시키고 그에 따른 소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비아콘택홀에 플러그 물질을 증착하는 공정을 생략할 수 있어 비아콘택플러그의 막질을 향상시킬 수 있고, 공정을 단순화하여 소자의 생산성, 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 종래기술의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 종래기술에 따라 형성된 금속배선을 도시한 셈사진.
도 3a 내지 도 3i 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
11,55 : 하부 금속배선 13 : 층간절연막
15,25 : 감광막패턴 17 : 비아콘택홀
19 : Ti/TiN 막 21 : 텅스텐층
23,63 : 상부 금속배선 물질층 27,65 : 상부 금속배선
41 : 반도체기판 43 : 제1층간절연막
45 : 콘택플러그 47 : 제1 Ti/TiN 막
49 : 금속층 51 : 제2 Ti/TiN 막
53 : 비아콘택플러그 물질층 57 : 제2층간절연막
59 : 비아콘택플러그 61 : 제3층간절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 형성방법은,
제1층간절연막을 통하여 반도체기판에 접속되는 하부 금속배선 물질층과 비아콘택플러그 물질층을 적층하는 공정과,
하부 금속배선 마스크를 이용한 사진식각공정으로 사기 비아콘택플러그 및 하부 금속배선 물질층을 식각하여 하부 금속배선을 패터닝하는 공정과,
전체표면상부를 평탄화시키는 제2층간절연막을 형성하는 공정과,
사진식각공정으로 상기 제2층간절연막 및 비아콘택플러그 물질층을 식각하여 비아콘택플러그를 패터닝하는 공정과,
전체표면상부에 제3층간절연막을 형성하고 상기 제3층간절연막을 평탄화식각하여 상기 비아콘택플러그를 노출시키는 공정과,
상기 비아콘택플러그에 접속되는 상부 금속배선을 패터닝하는 공정을 포함하는 것과,
상기 하부 및 상부 금속배선과 비아콘택플러그는 알루미늄, 구리, 텅스텐, 코발트, 실리콘 및 이들이 조합된 구조의 도전층 중에서 한가지로 형성하는 것과,
상기 비아콘택플러그의 패터닝 공정은 비아콘택 영역을 제외한 하부 금속배선 영역을 식각하게 디자인된 노광마스크를 이용하여 실시하는 것과,
상기 비아콘택플러그의 패터닝 공정은 상기 하부 금속배선과 비아콘택플러그 물질층과의 식각선택비 차이를 이용하여 실시하는 것과,
상기 제3층간절연막의 평탄화식각공정은 에치백이나 CMP 공정으로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 설명하기로 한다.
도 3a 내지 도 3i 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 소자분리막(도시안됨), 워드라인(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)의 하부구조물이 구비되는 반도체기판(41) 상에 제1층간절연막(43)을 형성한다.
하부 금속배선 콘택마스크(도시안됨)를 이용하여 상기 반도체기판(41)에 콘택되는 하부 금속배선 콘택플러그(45)를 형성한다.
도 3b를 참조하면, 상기 하부 금속배선 콘택플러그(45)에 접속되는 하부 금속배선 물질층과 비아콘택플러그 물질층(53)을 적층한다.
이때, 상기 하부 금속배선 물질층은 제1 Ti/TiN 막(47), 금속층(49) 및 제2 Ti/TiN 막(51)의 적층구조로 형성한다. 상기 금속층(49)은 알루미늄, 구리, 텅스텐, 코발트, 실리콘 및 이들이 조합된 구조의 도전층 중에서 한가지로 형성한다.
상기 비아콘택플러그 물질층(53)은 알루미늄, 구리, 텅스텐, 코발트, 실리콘 및 이들이 조합된 구조의 도전층 중에서 한가지로 형성하되, 상기 제2 Ti/TiN 막(51)과 식각선택비 차이를 갖도록 형성한다. 보다 상세하게는, 상기 비아콘택플러그 물질층(53) 식각시 상기 제2 Ti/TiN 막(51)이 식각장벽으로 사용할 수 있도록 형성하는 것이다.
도 3c를 참조하면, 하부 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 상기 비아콘택플러그 물질층(53) 및 하부 금속배선 물질층(47,49,51)을 식각하여 하부 금속배선(55)을 패터닝한다. 이때, 상기 하부 금속배선(55)은 상부에 비아콘택플러그 물질층(53)이 구비된다.
도 3d를 참조하면, 전체표면상부를 평탄화시키는 제2층간절연막(57)을 형성한다.
도 3e를 참조하면, 상기 하부 금속배선 마스크(도시안됨)와 비아콘택마스크(도시안됨)가 합성된 형태의 노광마스크(도시안됨)를 이용하여 상기 제2층간절연막(57)과 비아콘택플러그 물질층(53)을 식각함으로써 상기 하부 금속배선(55)의 상부를 노출시키는 동시에 비아콘택플러그(59)를 형성한다. 이때, 상기 노광마스크는 비아콘택 영역을 제외한 하부 금속배선 영역을 식각하게 디자인 된 것이다.
상기 노광마스크는 상기 하부 금속배선 마스크(도시안됨)와 비아콘택마스크를 이용하여 이중노광하고 이중노광된 영역의 제2층간절연막(57)과 비아콘택플러그 물질층(53)을 식각할 수도 있다.
도 3f를 참조하면, 전체표면상부에 평탄화된 제3층간절연막(61)을 형성한다.
도 3g를 참조하면, 상기 비아콘택플러그(59)와의 식각선택비 차이를 이용한 평탄화식각공정으로 상기 비아콘택플러그(59)를 노출시키며 평탄화시킨다. 이때, 상기 평탄화식각공정은 에치백이나 CMP 공정으로 실시한다.
도 3h를 참조하면, 상기 비아콘택플러그(59)에 접속되는 상부 금속배선 물질층(63)을 증착한다. 이때, 상기 상부 금속배선 물질층(63)은 상기 하부 금속배선(55)과 같은 물질로 형성한다.
도 3i를 참조하면, 상부 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 상기 상부 금속배선 물질층(63)을 식각하여 상부 금속배선(65)을 형성한다.
본 발명의 다른 실시예는 상부와 하부 2층 구조보다 높은 다층구조로 형성하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 비아콘택홀을 매립하는 증착공정없이 비아콘택플러그를 형성할 수 있어 비아콘택플러그의 막질을 향상시키고 그에 따른 비아 콘택 특성을 향상시킬 수 있으며 공정을 단순화시켜 반도체소자의 생산성, 특성 및 신뢰성을 향상시키고 그에 따른고집적화를 가능하게 하는 효과를 제공한다.

Claims (5)

  1. 제1층간절연막을 통하여 반도체기판에 접속되는 하부 금속배선 물질층과 비아콘택플러그 물질층을 적층하는 공정과,
    하부 금속배선 마스크를 이용한 사진식각공정으로 사기 비아콘택플러그 및 하부 금속배선 물질층을 식각하여 하부 금속배선을 패터닝하는 공정과,
    전체표면상부를 평탄화시키는 제2층간절연막을 형성하는 공정과,
    사진식각공정으로 상기 제2층간절연막 및 비아콘택플러그 물질층을 식각하여 비아콘택플러그를 패터닝하는 공정과,
    전체표면상부에 제3층간절연막을 형성하고 상기 제3층간절연막을 평탄화식각하여 상기 비아콘택플러그를 노출시키는 공정과,
    상기 비아콘택플러그에 접속되는 상부 금속배선을 패터닝하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 하부 및 상부 금속배선과 비아콘택플러그는 알루미늄, 구리, 텅스텐, 코발트, 실리콘 및 이들이 조합된 구조의 도전층 중에서 한가지로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 비아콘택플러그의 패터닝 공정은 비아콘택 영역을 제외한 하부 금속배선 영역을 식각하게 디자인된 노광마스크를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 비아콘택플러그의 패터닝 공정은 상기 하부 금속배선과 비아콘택플러그 물질층과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제3층간절연막의 평탄화식각공정은 에치백이나 CMP 공정으로 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법
KR1020020088117A 2002-12-31 2002-12-31 반도체소자의 금속배선 형성방법 KR20040061817A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020020088117A KR20040061817A (ko) 2002-12-31 2002-12-31 반도체소자의 금속배선 형성방법
US10/608,082 US6884713B2 (en) 2002-12-31 2003-06-30 Method for forming metal line of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020088117A KR20040061817A (ko) 2002-12-31 2002-12-31 반도체소자의 금속배선 형성방법

Publications (1)

Publication Number Publication Date
KR20040061817A true KR20040061817A (ko) 2004-07-07

Family

ID=32709780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020088117A KR20040061817A (ko) 2002-12-31 2002-12-31 반도체소자의 금속배선 형성방법

Country Status (2)

Country Link
US (1) US6884713B2 (ko)
KR (1) KR20040061817A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571416B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 다층 금속 배선 형성 방법
KR20050070794A (ko) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 반도체 소자의 금속배선 형성방법
US7268431B2 (en) * 2004-12-30 2007-09-11 Advantech Global, Ltd System for and method of forming via holes by use of selective plasma etching in a continuous inline shadow mask deposition process
US7132361B2 (en) * 2004-12-23 2006-11-07 Advantech Global, Ltd System for and method of forming via holes by multiple deposition events in a continuous inline shadow mask deposition process
US7361585B2 (en) * 2004-12-23 2008-04-22 Advantech Global, Ltd System for and method of planarizing the contact region of a via by use of a continuous inline vacuum deposition
CN110571189B (zh) * 2018-06-05 2022-04-29 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路
EP4050644A1 (en) * 2021-02-24 2022-08-31 Imec VZW A method for forming an interconnect structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2779274B1 (fr) * 1998-05-27 2000-08-18 St Microelectronics Sa Circuit integre avec couche d'arret et procede de fabrication associe
US6174800B1 (en) * 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
US6211085B1 (en) * 1999-02-18 2001-04-03 Taiwan Semiconductor Company Method of preparing CU interconnect lines
KR100382738B1 (ko) * 2001-04-09 2003-05-09 삼성전자주식회사 반도체 소자의 메탈 컨택 형성 방법
US20020151165A1 (en) * 2001-04-17 2002-10-17 Chung Henry Wei-Ming Advanced interconnection for integrated circuits
US6893959B2 (en) * 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces

Also Published As

Publication number Publication date
US20040137719A1 (en) 2004-07-15
US6884713B2 (en) 2005-04-26

Similar Documents

Publication Publication Date Title
US6100177A (en) Grooved wiring structure in semiconductor device and method for forming the same
KR100460771B1 (ko) 듀얼다마신 공정에 의한 다층 배선의 형성 방법
KR20040061817A (ko) 반도체소자의 금속배선 형성방법
KR100720519B1 (ko) 반도체 소자 및 그 제조방법
KR0154804B1 (ko) 반도체장치 및 그 제조방법
KR100363696B1 (ko) 반도체장치의 다층 금속배선 형성방법
KR100334962B1 (ko) 반도체소자의 금속배선 형성방법_
US7504334B2 (en) Semiconductor device and method for manufacturing same
KR20010065145A (ko) 반도체 소자의 금속배선 형성방법
KR100355863B1 (ko) 반도체 소자의 배선 형성 방법
KR20090055772A (ko) 반도체 소자의 금속 배선 형성 방법
KR20040009749A (ko) 반도체 소자의 제조방법
KR19990062003A (ko) 반도체장치의 다층 금속배선 형성방법
KR100579856B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100521453B1 (ko) 반도체 소자의 다층 배선 형성방법
KR100778852B1 (ko) 반도체 소자 및 그 제조방법
JPH10173051A (ja) 配線形成方法
KR100356788B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR100731061B1 (ko) 반도체 소자 및 그 제조방법
KR100393968B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR20020086098A (ko) 다층 배선의 콘택 구조 및 그 형성 방법
KR20010057681A (ko) 반도체 소자의 비아 홀 형성 방법
KR20050079552A (ko) 박막 저항기 제조 방법
KR20020053945A (ko) 반도체 소자의 다층금속배선 형성방법
KR20040060189A (ko) 텅스텐 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application