KR20020053945A - 반도체 소자의 다층금속배선 형성방법 - Google Patents

반도체 소자의 다층금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다층금속배선 형성방법을 개시하며, 개시된 본 발명의 다층금속배선 형성방법은, 소정의 하부 구조물이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 하부금속배선과 층간절연막의 두께 합에 해당하는 두께로 소정의 금속막을 증착하는 단계; 상기 금속막 상에 하부금속배선 형성 영역을 한정하는 레지스트 패턴을 형성하는 단계; 식각 마스크로서 상기 제1레지스트 패턴을 이용해서, 상기 금속막을 식각하는 단계; 상기 제1레지스트 패턴을 제거하는 단계; 상기 식각된 금속막과 반도체 기판 상에 상기 식각된 금속막의 일부 두께를 가리는 제2레지스트 패턴을 형성하는 단계; 식각 마스크로서 상기 제2레지스트를 이용해서, 상기 식각된 금속막을 재차 식각하는 것에 의해 일체형으로 이루어지면서 "ㄴ" 형상을 갖는 하부금속배선과 콘택층을 형성하는 단계; 상기 제2레지스트 패턴을 제거하는 단계; 상기 결과물 상에 층간절연막을 증착하는 단계; 연마정지층으로서 상기 콘택층을 이용한 연마 공정을 수행해서, 상기 층간절연막의 표면을 평탄화시키는 단계; 및 상기 층간절연막 상에 상기 콘택층과 연결되는 상부금속배선을 형성하는 단계를 포함한다.

Description

반도체 소자의 다층금속배선 형성방법{METHOD FOR FORMING MULTI METAL INTERCONNECTION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 다층금속배선 형성방법에 관한 것으로, 특히, 하부금속배선과 상부 배선들간의 전기적 연결을 위한 콘택층을 상기 하부금속배선과 일체형으로 형성하는 다층금속배선 형성방법에 관한 것이다.
스택 구조의 반도체 소자를 제조함에 있어서, 하부배선과 상부배선간의 전기적 콘택은 비아 콘택(via contact)에 의해 이루어지는 것이 일반적이다. 이러한 비아 콘택을 형성하기 위해, 종래에는 층간절연막에 하부배선을 노출시키는 비아홀을 형성한 후, 상기 비아홀 내에 콘택 플러그를 형성함으로써, 상기 콘택 플러그를 통해 상기 하부배선이 후속에서 형성되는 상부배선과 콘택되도록 하고 있다.
도 1은 비아 콘택을 이용하여 형성된 종래의 다층금속배선을 도시한 단면도로서, 이를 참조하여 그 형성방법을 설명하면 다음과 같다.
먼저, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(1) 상에 하부금속배선(2)이 형성되고, 그런다음, 상기 하부금속배선(2)을 덮도록, 반도체 기판(1) 상에 두껍게 층간절연막(3)이 증착된다. 이어서, 상기 하부금속배선(2)의 일부분을 노출시키도록 공지된 리소그라피 공정을 통해 상기 층간절연막(3)의 소정 부분이 식각되고, 이 결과로, 비아홀(H)이 형성된다. 다음으로, 상기 비아홀(H) 내에 도전막, 예컨데, 텅스텐막으로 매립되고, 이것에 의해, 콘택 플러그(4)가 형성된다. 그리고나서, 소정 금속막이 층간절연막(3) 상에 증착되고, 그런다음, 상기 금속막이 패터닝되는 것에 의해서 상기 층간절연막(3) 상에 상기 콘택 플러그(4)를 통해 상기 하부금속배선(2)과 전기적으로 콘택되는 상부금속배선(5)이 형성된다.
그러나, 종래의 다층금속배선은, 전술한 바와 같이, 하부금속배선과 상부금속배선간의 전기적 콘택이 비아 콘택에 의해서 이루어지게 되는데, 이 경우, 하부금속배선과 상부금속배선간의 안정적인 전기적 콘택을 위해서는, 도 2에 도시된 바와 같이, 콘택 부분(A)의 면적을 그 이외 부분의 면적 보다 크게 설계해야 하기 때문에, 결국, 칩 크기를 줄이는데 한계가 발생되며, 특히, 동일 평면 상의 배선들간에는 전기적 쇼트가 발생될 수 있는 바, 충분한 스페이스의 확보로 인하여 고집적 소자의 제조에 어려움을 갖게 되는 문제점이 있다.
또한, 상기 비아 콘택을 형성함에 있어서는 하부금속배선과 콘택 플러그간의 재료가 상이한 것에 기인해서 베리어 금속막의 증착이 추가되어야 하고, 또한, 콘택 플러그의 형성을 위한 에치-백 공정이 추가되어야 하기 때문에, 공정 상의 어려움이 있다.
게다가, 비아 콘택을 이용해서 하부금속배선과 상부금속배선을 전기적으로 연결시킬 경우, 콘택 플러그와 하부금속배선간의 배선 물질 차이에 기인해서, 접촉 저항이 발생되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제들을 해결하기 위해 안출된 것으로서, 비아 콘택을 형성함이 없이 하부금속배선과 상부금속배선간의 전기적 콘택을 이룰 수 있는 반도체 소자의 다층금속배선 형성방법을 제공함에 그 목적이 있다.
도 1 및 도 2는 종래 기술에 따른 금속배선들간의 콘택방법을 설명하기 위한 단면도 및 평면도.
도 3a 내지 도 3e는 본 발명에 따른 다층금속배선 형성방법을 설명하기 위한 공정 단면도.
도 4는 도 3e에 대응하는 평면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판 12 : 금속막
12a : 식각된 금속막 13 : 제1레지스트 패턴
14 : 제2레지스트 패턴 15 : 하부금속배선
16 : 콘택층 17 : 층간절연막
18 : 상부금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 다층금속배선 형성방법은, 소정의 하부 구조물이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 하부금속배선과 층간절연막의 두께 합에 해당하는 두께로 소정의금속막을 증착하는 단계; 상기 금속막 상에 하부금속배선 형성 영역을 한정하는 레지스트 패턴을 형성하는 단계; 식각 마스크로서 상기 제1레지스트 패턴을 이용해서, 상기 금속막을 식각하는 단계; 상기 제1레지스트 패턴을 제거하는 단계; 상기 식각된 금속막과 반도체 기판 상에 상기 식각된 금속막의 일부 두께를 가리는 제2레지스트 패턴을 형성하는 단계; 식각 마스크로서 상기 제2레지스트를 이용해서, 상기 식각된 금속막을 재차 식각하는 것에 의해 일체형으로 이루어지면서 "ㄴ" 형상을 갖는 하부금속배선과 콘택층을 형성하는 단계; 상기 제2레지스트 패턴을 제거하는 단계; 상기 결과물 상에 층간절연막을 증착하는 단계; 연마정지층으로서 상기 콘택층을 이용한 연마 공정을 수행해서, 상기 층간절연막의 표면을 평탄화시키는 단계; 및 상기 층간절연막 상에 상기 콘택층과 연결되는 상부금속배선을 형성하는 단계를 포함한다.
본 발명에 따르면, 하부금속배선과 상부금속배선간의 전기적 연결을 위한 콘택층을 상기 하부금속배선과 일체형으로 형성하기 때문에, 상기 배선들간의 콘택 면적을 크게할 필요가 없으며, 또한, 하부금속배선과 콘택층간의 물질 차이에 의한 접촉 저항의 발생도 없고, 게다가, 베리어 금속막의 형성 및 플러그용 금속막의 에치-백 공정을 생략할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 다층금속배선형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 트랜지스터와 같은 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(11) 상에 소정의 금속막(12), 예를들어, 알루미늄 금속막이 후속에서 형성될 하부금속배선과 층간절연막의 두께 합에 해당하는 두께로 증착된다.
도 3b를 참조하면, 제1레지스트 패턴(13)이 상기 금속막(12) 상에 하부금속배선 형성 영역을 한정하도록 형성된다. 식각마스크로서 상기 제1레지스트 패턴(13)을 이용해서 상기 금속막이 식각된다.
도 3c를 참조하면, 제1레지스트 패턴은 제거되고, 그런다음, 상기 식각된 금속막(12a)과 반도체 기판(11) 상에 상기 식각된 금속막(12a)의 일부분만을 노출시키는 제2레지스트 패턴(14)이 형성된다. 여기서, 상기 제2레지스트 패턴(14)은, 바람직하게, 후속에서 형성될 콘택층 형성 영역만을 노출시키도록 형성된다. 식각마스크로서 상기 제2레지스트 패턴(14)을 이용해서 상기 식각된 금속막이 재차 식각되고, 이 결과로, 콘택층(16)을 포함한 하부금속배선(15)이 형성된다. 이때, 상기 하부금속배선(15)과 콘택층(16)은 일체형으로 이루어지면서, 예컨데, "ㄴ" 형상을 갖는다.
도 3d를 참조하면, 제2레지스트 패턴이 제거된다. 층간절연막(17)이 상기 콘택층(16)을 포함한 하부금속배선(15)을 덮도록 상기 반도체 기판(11) 상에 두껍게 증착되고, 그런다음, 연마정지층으로서 상기 콘택층(16)을 이용해서 상기 층간절연막(17)의 표면이 연마되고, 이 결과로, 상기 층간절연막(17)의 표면이 평탄화된다.
도 3e를 참조하면, 상기 결과물 상에 소정의 금속막이 증착되고, 그런다음,상부금속배선(18)이 상기 금속막은 공지된 포토리소그라피 공정에 의해서 패터닝하는 것에 의해 상기 콘택층(16)을 통해 상기 하부금속배선과 전기적으로 연결되도록 형성되며, 이 결과로, 다층금속배선이 완성된다.
상기와 같은 본 발명에 따른 다층금속배선 형성방법에 있어서, 상기 하부금속배선(15)과 콘택층(16)이 단일 금속막의 패터닝을 통해 형성되기 때문에, 그들간의 접촉 저항은 발생되지 않으며, 그래서, 고속 소자의 제조가 가능하고, 또한, 베리어 금속막의 형성 및 플러그용 금속막의 에치-백 공정은 생략된다.
특히, 상기 하부금속배선(12)과 상부금속배선(18)간을 전기적으로 연결시킴에 있어서, 종래에는 비아 콘택 부분의 면적을 넓게 설계해야 하지만, 본 발명의 경우에는 상기 하부금속배선(12)과 상부금속배선(18)간의 콘택 부분의 면적이 종래의 그것 보다 상대적으로 작다.
자세하게, 도 4는 도 3e에 대응하는 평면도로서, 도시된 바와 같이, 하부금속배선(12)과 상부금속배선(18)간의 콘택 부분(B)의 면적은 도 2에 도시된 종래의 콘택 면적 보다 그것 보다 상대적으로 작다.
따라서, 비아 콘택을 이용한 종래의 다층금속배선 형성방법의 경우에는 칩 면적 감소의 한계 및 고집적화의 어려움의 문제가 있지만, 본 발명의 다층금속배선 형성방법의 경우에는 칩 면적의 감소 및 고집적화를 달성할 수 있다.
이상에서와 같이, 본 발명은 하부금속배선과 상부금속배선간의 전기적 연결을 위한 콘택층을 하부금속배선과 일체형으로 형성하기 때문에 하부금속배선과 콘택층간의 접촉 저항이 발생되지 않는 것에 기인해서 고속 소자의 제조에 유리하게 적용할 수 있다. 또한, 본 발명은 하부금속배선과 상부금속배선간의 콘택 면적을 줄일 수 있기 때문에 칩 면적을 감소시킬 수 있음은 물론, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. 소정의 하부 구조물이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 하부금속배선과 층간절연막의 두께 합에 해당하는 두께로 금속막을 증착하는 단계;
    상기 금속막 상에 하부금속배선 형성 영역을 한정하는 제1레지스트 패턴을 형성하는 단계;
    식각마스크로서 제1레지스트 패턴을 이용해서 상기 금속막을 식각하는 단계;
    상기 제1레지스트 패턴을 제거하는 단계;
    상기 식각된 금속막과 반도체 기판 상에 상기 식각된 금속막의 일부 두께를 가리는 제2레지스트 패턴을 형성하는 단계;
    식각마스크로서 상기 제2레지스트를 이용해서, 상기 식각된 금속막을 재차 식각하는 것에 의해 일체형으로 이루어지면서 "ㄴ" 형상을 갖는 하부금속배선과 콘택층을 형성하는 단계;
    상기 제2레지스트 패턴을 제거하는 단계;
    상기 결과물 상에 층간절연막을 증착하는 단계;
    상기 층간절연막의 표면을 연마정지층으로서 상기 콘택층을 이용한 연마 공정으로 상기 층간절연막의 표면을 평탄화시키는 단계; 및
    상기 층간절연막 상에 상기 콘택층과 연결되는 상부금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
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