JP2002083867A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002083867A
JP2002083867A JP2000274074A JP2000274074A JP2002083867A JP 2002083867 A JP2002083867 A JP 2002083867A JP 2000274074 A JP2000274074 A JP 2000274074A JP 2000274074 A JP2000274074 A JP 2000274074A JP 2002083867 A JP2002083867 A JP 2002083867A
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conductor layer
semiconductor device
layer
forming
pattern
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Satoshi Shimada
聡 嶋田
Yasukatsu Kanda
康克 観田
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 この発明は、接続用金属部とプラグとの間の
低抵抗化を図ることを目的とする。 【解決手段】 下層配線2と接続される下層プラグ4と
上層配線に接続される上層プラグ10とを接続用金属層
7を介して接続して多層配線を形成した半導体装置にお
いて、接続用金属層7が円錐状形状に形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、下層配線を覆う
層間膜に、この下層配線に通じるビアホールを形成し、
このビアホールを介して上層配線と下層配線とを接続す
る多層配線構造の半導体装置及びその製造方法に関す
る。
【0002】
【従来の技術】近年、超LSIデバイスなどの半導体装
置にあっては、数mm角のチップに数百万個以上の素子
を集積している。このため、半導体集積回路の高集積化
を実現するために、配線の微細化、多層化を進めること
が要求されている。
【0003】例えば、配線を二重、三重に積層するスタ
ック配線においては、相互の配線層を結ぶビアホール
(コンタクトホールを含む)を形成してプラグを用いて
相互の配線を接続している。
【0004】このビアホールを形成する際、プラグが配
線と接続する領域において配線自体を太くして、下層と
上層のプラグを確実に接続させている。また、配線間隔
を縮小するために、プラグが配線と接続する領域を太く
しないボーダレス配線も採用されている。
【0005】ところで、配線のパターンレイアウトによ
っては、横方向の配線を介さずに直接上層のプラグに接
続しなければならない場合もあり、この場合は柱状金属
パターンからなる接続用金属部を用いて下層と上層のプ
ラグを接続している。
【0006】従来の柱状金属パターンからなる接続用金
属部を用いたときの多層配線の形成方法を図面に基づい
て説明する。図6(a)乃至図6(b)は、柱状金属パ
ターンからなる接続用金属部を用いたときの多層配線の
形成方法を工程別に示す断面図である。
【0007】まず、通常の方法で半導体装置の基板21
に形成された下層の配線層22上に下層絶縁膜23を形
成した後、ビアホールを開口し、タングステン、銅、ア
ルミなどの金属材料を埋めこみ、CMP(化学的機械研
磨法)やエッチバックにより下層プラグ24を形成す
る。続いて、これにアルミなどの金属膜を堆積し、リソ
グラフィ及びエッチングを用いて柱状金属パターンから
なる接続用金属部25を形成する(図6(a)参照)。
【0008】次に、下層絶縁膜23及び柱状金属パター
ンからなる接続用金属部25上に、上層絶縁膜26を堆
積し、柱状金属パターンからなる接続用金属部25上に
ビアホールを開口し、タングステン、銅、アルミなどの
金属材料を埋めこみ、CMPやエッチバックにより上層
プラグ27を形成する(図6(b)参照)。
【0009】
【発明が解決しようとする課題】しかし、上記した柱状
金属パターンからなる接続用金属部25は図7に示すよ
うに、下層絶縁膜23上に設けられ、微細化が進むにつ
れ、垂直な細い形状となる。このため、柱状金属パター
ンからなる接続用金属部25はレジスト除去などの際に
倒壊しやすく、配線ショートの原因となっていた。
【0010】そこで、この柱状金属パターンからなる接
続用金属部25の倒壊を防ぐため、レジストの薄膜化や
柱状金属パターンのサイズを拡大するという対策をとっ
ており、微細化等の障害となっている。
【0011】また、上層プラグ27と柱状金属パターン
からなる接続用金属部25との接触部分が少なくなるた
め、上層プラグ27と柱状金属パターンからなる接続用
金属部25との密着性の劣化、および抵抗の上昇などの
問題が生じる。
【0012】この発明は、このような従来の技術におけ
る課題を解決するためになされたものにして、接続用導
体層部とプラグとの間の低抵抗化を図ることを目的とす
る。
【0013】
【課題を解決するための手段】この発明の半導体装置
は、下層配線層と、上層配線層に接続される上層プラグ
とを接続用導体層を介して接続して多層配線を形成した
半導体装置において、前記上層プラグと接続される接続
用導体層部分が下方から上方に向けてその断面形状が小
さくなるように形成されていることを特徴とする。
【0014】上層プラグと接続する接続用導体層の形状
を下方から上方に向けてその断面形状が小さくなる形状
にすることで、上層プラグと接続用導体層との接触面積
が増加するので、密着性の向上及び低抵抗化が実現でき
る。
【0015】また、この発明の半導体装置の製造方法
は、少なくとも2層以上の多層配線が形成される半導体
装置において、半導体基板上に設けられた下層配線を覆
う層間絶縁膜内に前記下層配線と接続される導体層を設
けるとともに前記層間絶縁膜上に導体層を堆積する工程
と、前記導体層に下方から上方に向けてその断面形状が
小さくなるような形状のパターンを加工するためのマス
クパターンを形成する工程と、このマスクパターンを用
いて下方から上方に向けてその断面形状が小さくなる形
状の導体パターンからなる接続用導体層を形成する工程
と、前記接続用導体層上に絶縁膜を堆積する工程と、前
記接続用導体層上にビアホールを加工するためのマスク
パターンを形成し、このマスクパターンを用いてビアホ
ールを形成する工程と、前記ビアホールに導電材料を充
填し上層のプラグを形成する工程と、を含むことを特徴
とする。
【0016】更に、前記下方から上方に向けてその断面
形状が小さくなる形状の接続用導体層が、前記接続用導
体層の形状に準じたマスクパターンを用いてエッチング
により形成するとよい。
【0017】前記接続用導体層が、円錐状又は円錐台形
状の導電パターンで構成することができる。
【0018】上記した方法によれば、上層プラグと接続
する接続用導体層の形状を下方から上方に向けてその断
面形状が小さくなる形状にすることできる。この結果、
上層プラグと接続用導体層との接触面積が増加すること
で、密着性の向上及び低抵抗化が実現できる。
【0019】
【発明の実施の形態】以下、この発明の実施形態を図面
に従い参照して説明する。図1及び図2はこの実施形態
の半導体装置における多層配線の形成工程を示した断面
図である。
【0020】工程1(図1(a)参照):例えば、基板
1上に所定の下層配線2が形成されているものとする。
そして、この配線2の上部及びその周囲に、例えば、プ
ラズマCVD法あるいは有機SOG膜を塗布・焼成して
酸化シリコン膜(SiO2)を形成し、下層の層間絶縁
膜3が設けられる。この下層絶縁膜3にビアホール(コ
ンタクトホールも含む)3aを形成し、このビアホール
3a内にブランケットタングステンCVD法等を用いて
タングステン、銅、アルミなどの下層プラグ4を形成す
る。その後、下層プラグ4を有する下層絶縁膜3上にス
パッタ又はCVD法を用いてアルミ、タングステンなど
の金属膜5を堆積させる。
【0021】工程2(図1(b)参照):リソグラフィ
技術を用いて、金属膜5上に円錐状のレジストパターン
6を形成する。この円錐状のレジストパターンの形成
は、ポジ型のレジストを用いて露光量を少し多めにする
オーバー露光法か、フォーカス位置をジャスト位置から
プラス側に移動させることにより行えばよい。
【0022】工程3(図1(c)参照):通常のメタル
エッチング技術を用いて、下層絶縁膜3が露出するまで
金属膜5のエッチングを行い、下層プラグ4上に円錐状
金属パターンからなる接続用導体層としての接続用金属
部7を形成する。この円錐状の接続用金属部7は図3の
斜視図に示すように、下層プラグ4上に下層プラグ4表
面の面積と同じ底面積か僅かに大きい底面積になるよう
に形成されている。この円錐状の接続用金属部7は、形
状が下層プラグ4側から上方に向かって断面積が小さく
なってゆく円錐形状となっているため、金属パターンの
安定性が増す。この結果、アスペクト比を高めても倒壊
しにくくなり、パターンサイズを大きくする必要が無く
なり、下層プラグ4と同じパターンサイズにすることが
できる。
【0023】工程4(図2(d)参照):円錐状の接続
用金属部7上に、例えば、プラズマCVD法あるいは有
機SOG膜を塗布・焼成して酸化シリコン膜(Si
2)を形成し、上層絶縁膜8を形成する。
【0024】工程5(図2(e)参照):円錐状の接続
用金属部7に重なるように、上層絶縁膜8にビアホール
9を形成する。
【0025】工程6(図1(f)参照):上層絶縁膜8
及びビアホール6内タングステン、銅、アルミなどの金
属材料を埋めこみ、CMPやエッチバックにより上層プ
ラグ10を形成する。この上層プラグ10と接続用金属
部7とは、接続用金属部7が円錐形状に形成されている
ため、接触面積が増大することにより、密着性が向上す
るとともに、低抵抗化が図れる。
【0026】また、図4に示すように、工程5により、
ビアホール6の形成において、位置合わせずれが発生
し、接続用金属部7の一部にしかビアホール9がかから
ないケースがでる場合がある。この場合においても、接
続用金属部7が円錐形状に形成されているため、接触面
積は大きくとれ、密着性を保つことができる。
【0027】なお、上記した接続用金属部7のパターン
は錐状の円錐形状に形成しているが、図5に示すよう
に、頂点部が平面の円錐台形状のものでも同様の効果が
得られる。即ち、接続用金属部7のパターンは下方から
上方に向けてその断面形状が小さくなるように形成すれ
ば同様の効果が得られ、四角錐等の形状のものでも良
い。
【0028】また、上記実施形態においては、接続用導
体層として、アルミ、タングステンなどの金属を用いて
いるが、金属以外の導電物を用いることもできる。さら
に、上記実施形態においては、下層プラグ4と接続用金
属部7とを別々に形成しているが、同じ材料で一体に形
成することもできる。
【0029】また、上記実施形態においては、接続用金
属部7を形成する際、レジストからなる円錐状のレジス
トパターンを用いているが、レジスト材料に限らずにマ
スクとなるものであれば他の材料のものを用いることが
できる。
【0030】
【発明の効果】以上説明したように、この発明にあって
は、プラグと接続用金属部の密着性の向上、及び低抵抗
化に適した半導体装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施形態の半導体装置における多層
配線の形成工程を示した断面図である。
【図2】この発明の実施形態の半導体装置における多層
配線の形成工程を示した断面図である。
【図3】この発明の実施形態の半導体装置における接続
用金属部を示す斜視図である。
【図4】この発明の実施形態の半導体装置における多層
配線構造において、上層のビアホールと接続用金属部と
の位置あわせがずれた状態を示した断面図である。
【図5】この発明の他の実施形態における接続用金属部
を示す斜視図である。
【図6】柱状金属パターンからなる接続用金属部を用い
たときの多層配線の形成方法を工程別に示す断面図であ
る。
【図7】従来の接続用金属部を示す斜視図である。
【符号の説明】
3 下層絶縁膜 3a ビアホール 4 下層プラグ 5 金属膜 6 レジストパターン 7 円錐状の接続用金属部 8 上層絶縁膜 9 ビアホール 10 上層プラグ
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 JJ08 JJ11 JJ19 KK00 KK01 NN02 NN19 NN38 PP06 PP15 QQ01 QQ08 QQ37 RR04 RR25 SS15 SS22 XX04 XX09 XX15

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 下層配線層と、上層配線層に接続される
    上層プラグとを接続用導体層を介して接続して多層配線
    を形成した半導体装置において、前記上層プラグと接続
    される接続用導体層部分が下方から上方に向けてその断
    面形状が小さくなるように形成されていることを特徴と
    する半導体装置。
  2. 【請求項2】 少なくとも2層以上の多層配線が形成さ
    れる半導体装置において、半導体基板上に設けられた下
    層配線を覆う層間絶縁膜内に前記下層配線と接続される
    導体層を設けるとともに前記層間絶縁膜上に導体層を堆
    積する工程と、前記導体層に下方から上方に向けてその
    断面形状が小さくなるような形状のパターンを加工する
    ためのマスクパターンを形成する工程と、このマスクパ
    ターンを用いて下方から上方に向けてその断面形状が小
    さくなる形状の導体パターンからなる接続用導体層を形
    成する工程と、前記接続用導体層上に絶縁膜を堆積する
    工程と、前記接続用導体層上にビアホールを加工するた
    めのマスクパターンを形成し、このマスクパターンを用
    いてビアホールを形成する工程と、前記ビアホールに導
    電材料を充填し上層のプラグを形成する工程と、を含む
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項3】 前記下方から上方に向けてその断面形状
    が小さくなる形状の接続用導体層が、前記接続用導体層
    の形状に準じたマスクパターンを用いてエッチングによ
    り形成されることを特徴とする請求項2に記載の半導体
    装置の製造方法。
  4. 【請求項4】 前記接続用導体層が、円錐状又は円錐台
    形状の導電パターンであることを特徴とした請求項2又
    は3に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397109B1 (en) 2015-03-13 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2020136615A (ja) * 2019-02-25 2020-08-31 東芝情報システム株式会社 ビア及び半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397109B1 (en) 2015-03-13 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9673291B2 (en) 2015-03-13 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2020136615A (ja) * 2019-02-25 2020-08-31 東芝情報システム株式会社 ビア及び半導体装置

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