JP2001053144A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ヴィアホールを形成するためのフォトリソグ
ラフィ工程においてアライメントずれが生じても、ヴィ
アホールと空孔とが連通せず、これによって、配線同士
が短絡する事態を防止する。 【解決手段】 半導体基板１００上の第１の金属配線１
０２の上にシリコン窒化膜からなる第１の絶縁膜１０３
を薄く堆積した後、該第１の絶縁膜１０３の上にシリコ
ン酸化膜からなる第２の絶縁膜１０４を堆積する。第１
の絶縁膜１０３にオーバーハング部１０３ａが形成され
ているため、第２の絶縁膜１０４における第１の金属配
線１０２同士の間に空孔１０５が形成される。第２の絶
縁膜１０４及び第１の絶縁膜１０３に対して順次ドライ
エッチングを行なって、第２の絶縁膜１０４及び第１の
絶縁膜１０３にヴィアホール１０６を形成した後、該ヴ
ィアホール１０６に導電性材料を充填してヴィアコンタ
クト１０７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線同士の間に空
孔を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年めざましく進歩した半導体プロセス
技術の進歩によって半導体素子及び配線の微細化及び高
集積化が可能になってきたので、半導体集積回路の高性
能化が進んできた。ところが、配線の高集積化に伴っ
て、配線における信号の遅延が半導体集積回路の動作速
度に大きな影響を及ぼすようになってきた。

【０００３】そこで、近年の半導体集積回路における層
間絶縁膜としては、シリコン酸化膜（ＳｉＯ₂ （比誘電
率ε＝４．３））に代わって、フッ素がドーピングされ
たシリコン酸化膜（ＳｉＯＦ（ε＝３．５））又は有機
物を含むシリコン酸化膜（ＳｉＯ：Ｃ（ε＝２．８〜
３．２））等の比誘電率が低い絶縁膜を用いることが提
案されているが、これらの層間絶縁膜は吸湿性及び耐熱
性の点で問題がある。

【０００４】そこで、配線における遅延を低減するため
に、配線同士の間に堆積された層間絶縁膜に空孔（ε＝
１．０）を設けることにより、配線同士の間の誘電率を
低くする技術が提案されている（特開昭６２−５６４３
号公報を参照）。

【０００５】以下、配線同士の間に空孔を有する半導体
装置の製造方法について、図１０（ａ）を参照しながら
説明する。

【０００６】半導体基板１上に形成された下地絶縁膜２
の上に、周知のリソグラフィ技術及びエッチング技術に
より配線３Ａ、３Ｂが形成されており、下地絶縁膜２及
び配線３Ａ、３Ｂの上にはシリコン酸化膜からなる層間
絶縁膜４が堆積されている。この場合、配線３Ａと配線
３Ｂとの間隔が小さい領域においては、シリコン酸化膜
が配線３Ａと配線３Ｂとの間の領域に完全に充填されな
いので、層間絶縁膜４には空孔５が形成される。

【０００７】次に、層間絶縁膜４に対して、ヴィアホー
ル形成領域に開口部を有するマスクパターンを用いてド
ライエッチングを行なってヴィアホール６を形成した
後、該ヴィアホール６に導電性材料を埋め込むことによ
りヴィアコンタクト７を形成する。

【０００８】前述の半導体装置によると、配線３Ａと配
線３Ｂとの間の容量は、層間絶縁膜４における配線３Ａ
と空孔５との間の容量、空孔５の容量、及び層間絶縁膜
４における空孔５と配線３Ｂとの間の容量が直列に接続
された値に等しい。空孔５の比誘電率は層間絶縁膜４の
比誘電率の約１／４であるから、配線３Ａと配線３Ｂと
の間の容量は、層間絶縁膜４がシリコン酸化膜のみから
なる場合に比べて、大きく低減する。

【０００９】

【発明が解決しようとする課題】しかしながら、配線３
Ａ、３Ｂの配線幅が小さくなって、ヴィアホール６の径
が配線３Ａ、３Ｂの幅に近くなってくると、ヴィアホー
ル６を形成するためのマスクパターンにアライメントず
れが生じたときには、層間絶縁膜４に対するオーバーエ
ッチングにより、図１０（ｂ）に示すように、ヴィアホ
ール６と空孔５とが連通してしまう。このため、ヴィア
ホール６に充填される導電性材料が空孔５にも埋め込ま
れてしまうため、配線３Ａと配線３Ｂとが空孔５に埋め
込まれた導電性材料を介して短絡してしまうという問題
が発生する。

【００１０】前記に鑑み、本発明は、配線同士の間に空
孔を有する半導体装置において、ヴィアホールを形成す
るためのマスクパターンにアライメントずれが生じて
も、ヴィアホールと空孔とが連通せず、これによって、
配線同士が短絡する事態を防止することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る第１の半導
体装置の製造方法は、半導体基板上に形成された複数の
配線と、該複数の配線の上に堆積された層間絶縁膜に配
線と接続するように埋め込まれたヴィアコンタクトとを
備えた半導体装置の製造方法を対象とし、半導体基板の
上に複数の配線を形成する工程と、複数の配線の上面及
び側面並びに半導体基板の上に、層間絶縁膜に対してエ
ッチング選択性を有する絶縁膜を堆積する工程と、絶縁
膜の上に層間絶縁膜を、複数の配線のうち互いに近接し
ている配線同士の間に空孔が形成されるように堆積する
工程と、層間絶縁膜及び絶縁膜に配線の上面を露出させ
るヴィアホールを形成する工程と、ヴィアホールに導電
性材料を充填することにより、該導電性材料からなるヴ
ィアコンタクトを形成する工程とを備えている。

【００１２】第１の半導体装置の製造方法によると、複
数の配線の上面及び側面に層間絶縁膜に対してエッチン
グ選択性を有する絶縁膜を堆積した後、該絶縁膜の上に
層間絶縁膜を互いに近接している配線同士の間に空孔が
形成されるように堆積し、その後、層間絶縁膜及び絶縁
膜に配線の上面を露出させるヴィアホールを形成するた
め、層間絶縁膜にヴィアホールを形成するためのエッチ
ング工程においては絶縁膜がエッチングストッパーとな
ると共に、絶縁膜の膜厚は従来の層間絶縁膜の膜厚に比
べて薄いので絶縁膜にヴィアホールを形成する際のオー
バーエッチングの時間は短くて済む。このため、ヴィア
ホールを形成するためのマスクパターンにアライメント
ずれが発生しても、層間絶縁膜における配線の近傍はエ
ッチングされないので、層間絶縁膜における配線同士の
間に形成されている空孔とヴィアホールとが連通するこ
とはない。従って、配線同士が空孔に埋め込まれた導電
性材料を介して短絡する事態を回避することができる。

【００１３】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に形成された複数の配線と、該複数の
配線の上に堆積された層間絶縁膜に配線と接続するよう
に埋め込まれたヴィアコンタクトとを備えた半導体装置
の製造方法を対象とし、半導体基板の上に複数の配線を
形成する工程と、配線の上を含む半導体基板の上に層間
絶縁膜の下部を、複数の配線のうち互いに近接している
配線同士の間に空孔が形成されるように堆積する工程
と、層間絶縁膜の下部に配線の上面を露出させる第１の
ヴィアホールを形成する工程と、第１のヴィアホールの
壁面及び底面並びに層間絶縁膜の下部の上に、層間絶縁
膜に対してエッチング選択性を有する絶縁膜を堆積する
工程と、絶縁膜の上に層間絶縁膜の上部を堆積する工程
と、層間絶縁膜の上部及び絶縁膜に配線の上面を露出さ
せる第２のヴィアホールを形成する工程と、第２のヴィ
アホールに導電性材料を充填することにより、該導電性
材料からなるヴィアコンタクトを形成する工程とを備え
ている。

【００１４】第２の半導体装置の製造方法によると、層
間絶縁膜の下部に形成された第１のヴィアホールの壁面
及び底面に層間絶縁膜に対してエッチング選択性を有す
る絶縁膜を堆積した後、該絶縁膜の上に層間絶縁膜の上
部を堆積し、その後、層間絶縁膜の上部及び絶縁膜に第
２のヴィアホールを形成するため、層間絶縁膜の上部に
第２のヴィアホールを形成するためのエッチング工程に
おいては絶縁膜がエッチングストッパーとなると共に、
絶縁膜に第２のヴィアホールを形成するためのエッチン
グ工程におけるオーバーエッチングの時間は短くて済
む。このため、第２のヴィアホールを形成するためのマ
スクパターンにアライメントずれが発生しても、層間絶
縁膜の下部における配線の近傍はエッチングされないの
で、層間絶縁膜の下部における配線同士の間に形成され
ている空孔と第２のヴィアホールとが連通することはな
い。従って、配線同士が空孔に埋め込まれた導電性材料
を介して短絡する事態を回避することができる。

【００１５】本発明に係る第３の半導体装置の製造方法
は、複数の埋め込み配線と、該複数の埋め込み配線の上
に堆積された層間絶縁膜とを備えた半導体装置の製造方
法を対象とし、半導体基板上に堆積された第１の絶縁膜
に複数の配線溝を形成する工程と、複数の配線溝に導電
性材料を埋め込むことにより、導電性材料からなる複数
の埋め込み配線を形成する工程と、第１の絶縁膜におけ
る複数の埋め込み配線同士の間の部分を除去した後、複
数の埋め込み配線の上面及び側面に第２の絶縁膜を堆積
する工程と、第２の絶縁膜の上を含む半導体基板の上に
層間絶縁膜を、複数の埋め込み配線のうち互いに近接し
ている埋め込み配線同士の間に空孔が形成されるように
堆積する工程とを備えている。

【００１６】第３の半導体装置の製造方法によると、第
１の絶縁膜における複数の埋め込み配線同士の間の部分
を除去した後、複数の埋め込み配線の上面及び側面に第
２の絶縁膜を堆積し、その後、第２の絶縁膜の上に層間
絶縁膜を堆積するため、埋め込み配線の上部同士の間隔
が第２の絶縁膜のオーバーハング部によって縮められる
ので、層間絶縁膜における埋め込み配線同士の間に空孔
を確実に形成することができる。

【００１７】本発明に係る第４の半導体装置の製造方法
は、複数の埋め込み配線と、該複数の埋め込み配線の下
面と接続する複数のヴィアコンタクトと、複数の埋め込
み配線の上に堆積された層間絶縁膜とを備えた半導体装
置の製造方法を対象とし、半導体基板上に堆積された第
１の絶縁膜に、複数の配線溝及び該複数の配線溝の底面
と連通する複数のヴィアホールを形成する工程と、複数
のヴィアホール及び複数の配線溝に導電性材料を埋め込
むことにより、導電性材料からなる複数のヴィアコンタ
クト及び複数の埋め込み配線を形成する工程と、第１の
絶縁膜における、複数のヴィアコンタクト同士の間及び
複数の埋め込み配線同士の間を除去した後、複数の埋め
込み配線の上面及び側面に第２の絶縁膜を堆積する工程
と、第２の絶縁膜の上を含む半導体基板の上に層間絶縁
膜を、複数の埋め込み配線のうち互いに近接している埋
め込み配線同士の間と、該互いに近接している埋め込み
配線の下側に位置する複数のヴィアコンタクト同士の間
とに跨る空孔が形成されるように堆積する工程とを備え
ている。

【００１８】第４の半導体装置の製造方法によると、第
１の絶縁膜における複数のヴィアコンタクト同士の間及
び複数の埋め込み配線同士の間を除去した後、複数の埋
め込み配線の上面及び側面に第２の絶縁膜を堆積し、そ
の後、第２の絶縁膜の上に層間絶縁膜を堆積するため、
埋め込み配線の上部同士の間隔が第２の絶縁膜のオーバ
ーハング部によって縮められるので、層間絶縁膜に、互
いに近接している埋め込み配線同士の間とその下側に位
置する複数のヴィアコンタクト同士の間とに跨る空孔を
確実に形成することができる。

【００１９】本発明に係る第１の半導体装置は、半導体
基板上に形成された複数の埋め込み配線と、複数の埋め
込み配線同士の間及び複数の埋め込み配線の上に堆積さ
れた層間絶縁膜と、層間絶縁膜における、複数の埋め込
み配線のうち互いに近接している埋め込み配線同士の間
に形成された空孔とを備えている。

【００２０】第１の半導体装置によると、層間絶縁膜に
おける互いに近接している埋め込み配線同士の間に空孔
が形成されているため、層間絶縁膜における埋め込み配
線同士の間の比誘電率を低減できるので、埋め込み配線
における遅延を低減することができる。

【００２１】本発明に係る第２の半導体装置は、半導体
基板上に形成された複数の埋め込み配線と、複数の埋め
込み配線の下面と接続する複数のヴィアコンタクトと、
複数のヴィアコンタクト同士の間、埋め込み配線同士の
間及び複数の埋め込み配線の上に堆積された層間絶縁膜
と、層間絶縁膜における、複数の埋め込み配線のうち互
いに近接している埋め込み配線同士の間と、該互いに近
接している埋め込み配線の下側に位置する複数のヴィア
コンタクト同士の間とに跨るように形成された空孔とを
備えている。

【００２２】第２の半導体装置によると、層間絶縁膜
に、互いに近接している埋め込み配線同士の間とその下
側に位置する複数のヴィアコンタクト同士の間とに跨る
空孔が形成されているため、層間絶縁膜における埋め込
み配線同士の間の比誘電率を大きく低減できるので、埋
め込み配線における遅延を大きく低減することができ
る。

【００２３】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）を
参照しながら説明する。

【００２４】まず、図１（ａ）に示すように、半導体素
子（図示は省略している。）が形成されている半導体基
板１００の上に、シリコン酸化膜からなる下地絶縁膜１
０１を形成した後、周知のフォトリソグラフィ技術及び
エッチング技術を用いて、下地絶縁膜１０１の上に例え
ばアルミニウム合金からなる第１の金属配線１０２を形
成する。

【００２５】次に、図１（ｂ）に示すように、例えばプ
ラズマＣＶＤ法により、下地絶縁膜１０１及び第１の金
属配線１０２の上に例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）
からなる第１の絶縁膜１０３を薄く堆積する。この場
合、第１の絶縁膜１０３の材料としては、後の工程にお
いて第１の絶縁膜１０３の上に堆積される第２の絶縁膜
１０４（図１（ｃ）を参照）に対してエッチング選択性
を有するものを用いると共に、第１の絶縁膜１０３の成
膜プロセス条件としては、第１の金属配線１０２の側面
上部に、例えば５０〜６０ｎｍの大きさのオーバーハン
グ部１０３ａが形成されるものが好ましい。

【００２６】次に、図１（ｃ）に示すように、例えばプ
ラズマＣＶＤ法により、第１の絶縁膜１０３の上に全面
に亘って、例えばシリコン酸化膜からなり層間絶縁膜と
なる第２の絶縁膜１０４を堆積する。このように、プラ
ズマＣＶＤ法によりシリコン酸化膜からなる第２の絶縁
膜１０４を堆積すると、プラズマＣＶＤ法により堆積さ
れるシリコン酸化膜はステップカバレッジに劣ると共
に、第１の絶縁膜１０３にオーバーハング部１０３ａが
形成されているため、第２の絶縁膜１０４における第１
の金属配線１０２同士の間に空孔１０５が形成される。
尚、空孔１０５は第２の絶縁膜１０４ではなくて第１の
絶縁膜１０３にオーバーハングによって既に形成されて
いても何ら不都合はない。

【００２７】次に、図２（ａ）に示すように、ＣＭＰ法
により、第２の絶縁膜１０４を平坦化した後、第２の絶
縁膜１０４の上に、ヴィアホール形成領域に開口部を有
するマスクパターン（図示は省略している。）を形成
し、その後、該マスクパターンを用いて、第２の絶縁膜
１０４及び第１の絶縁膜１０３に対して順次ドライエッ
チングを行なって、第２の絶縁膜１０４及び第１の絶縁
膜１０３にヴィアホール１０６を形成する。

【００２８】また、第２の絶縁膜１０４の堆積方法は、
配線幅に広狭が十分にある場合には、配線幅が狭い領域
には空孔１０５が形成される一方、配線幅が十分に広い
領域には空孔１０５が形成されないため、前述のごとく
プラズマＣＶＤ法を用いることができるが、配線幅が中
途半端に広い領域には、ＣＭＰ法の研磨ラインを超える
大きな空孔１０５が形成される場合がある。このような
場合には、第２の絶縁膜１０４の堆積には、前述のプラ
ズマＣＶＤ法に代えて、半導体基板１００にバイアスを
印加することにより堆積とエッチングとを同時に行なう
ハイデンシティプラズマ（ＨＤＰ）を用いてもよい。こ
のように比較的埋め込み特性の良い膜（ＨＤＰ膜）を使
用しても、第１の絶縁膜１０３のオーバーハングによっ
て、配線間隔の狭い領域の空孔１０５の上部を実質的に
覆いつくしていれば、この領域にＨＤＰ膜が埋め込まれ
ることはない。尚、プラズマＣＶＤ法に代えてハイデン
シティプラズマを用いることができる点については、以
下の各実施形態においてもても同様である。

【００２９】第１の実施形態によると、第１の絶縁膜１
０３は第２の絶縁膜１０４に対してエッチング選択性を
有しているため、第２の絶縁膜１０４に対するドライエ
ッチング工程において第１の絶縁膜１０３がエッチング
ストッパーとなる。このため、ヴィアホール１０６を形
成するためのフォトリソグラフィ工程において若干のア
ライメントずれが発生しても、つまり、第１の絶縁膜１
０３におけるオーバーハング部１０３ａの大きさである
５０〜６０ｎｍよりも小さいアライメントずれが発生し
ても、オーバーエッチングによりヴィアホール１０６と
空孔１０５とが連通するおそれはない。

【００３０】また、第２の絶縁膜１０４に対するドライ
エッチング工程において第１の絶縁膜１０３がエッチン
グストッパーとなるため、第２の絶縁膜１０４に対して
十分なオーバーエッチングを行なうことができるので、
ドライエッチング工程において十分なプロセスマージン
を確保することができる。

【００３１】さらに、第１の絶縁膜１０３の膜厚が小さ
いため、第１の絶縁膜１０３に対するドライエッチング
工程においてオーバーエッチングの時間を長くする必要
がないので、第１の絶縁膜１０３がエッチングされすぎ
て、ヴィアホール１０６と空孔１０５とが連通するおそ
れはない。

【００３２】次に、図２（ｂ）に示すように、ヴィアホ
ール１０６に導電性材料を充填してヴィアコンタクト１
０７を形成した後、周知のフォトリソグラフィ技術及び
エッチング技術を用いて、第２の絶縁膜１０４の上に例
えばアルミニウム合金からなる第２の金属配線１０８を
形成する。

【００３３】前述したように、ヴィアホール１０６と空
孔１０５とが連通するおそれがないため、ヴィアホール
１０６に導電性材料を埋め込む工程において、導電性材
料が空孔１０５に埋め込まれるおそれがないので、空孔
１０５に埋め込まれた導電性材料を介して金属配線１０
２同士が短絡する事態を防止することができる。

【００３４】尚、第１の実施形態においては、第１の絶
縁膜１０３をＳｉ₃Ｎ₄により構成したが、これに代え
て、ＳｉＣ、ＳｉＯＣ又はＳｉＯＮ等のように、第２の
絶縁膜１０４に対してエッチング選択性を有する材料を
適宜用いることができる。

【００３５】もっとも、第１の絶縁膜１０３を構成する
材料の比誘電率が高い場合には、第１の絶縁膜１０３の
膜厚をできるだけ小さくすることが好ましい。従って、
第１の絶縁膜１０３におけるオーバーハング部１０３ａ
の大きさひいてはアライメントずれの許容量と、第１の
絶縁膜１０３による比誘電率の増大との両立という観点
から第１の絶縁膜１０３の膜厚を決定することが好まし
い。

【００３６】また、第１の実施形態においては、第１の
金属配線１０２及び第２の金属配線１０８をアルミニウ
ム合金により形成したが、これに代えて、銅又は銅合金
により形成してもよい。

【００３７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）を参照しな
がら説明する。

【００３８】まず、図３（ａ）に示すように、半導体素
子（図示は省略している。）が形成されている半導体基
板２００の上に、シリコン酸化膜からなる下地絶縁膜２
０１を形成した後、周知のフォトリソグラフィ技術及び
エッチング技術を用いて、下地絶縁膜２０１の上に例え
ばアルミニウム合金からなる第１の金属配線２０２を形
成する。

【００３９】次に、図３（ｂ）に示すように、例えばプ
ラズマＣＶＤ法により、下地絶縁膜２０１及び第１の金
属配線２０２の上に全面に亘って、例えばシリコン酸化
膜からなり層間絶縁膜の下部となる第１の絶縁膜２０３
を堆積する。プラズマＣＶＤ法により堆積されるシリコ
ン酸化膜はステップカバレッジに劣るため、第１の絶縁
膜２０３における第１の金属配線１０２同士の間隔が狭
い領域においては空孔２０４が形成される。尚、第１の
絶縁膜２０３の膜厚としては、第１の実施形態における
第２の絶縁膜１０４に比べて薄く堆積する。その理由
は、第１の実施形態においては、第１の絶縁膜２０３と
第２の絶縁膜１０４とによって層間絶縁膜が構成されて
いたが、第２の実施形態においては、後述するように、
第１の絶縁膜２０３と、該第１の絶縁膜２０３の上に堆
積される、シリコン窒化膜からなる第２の絶縁膜２０６
及びシリコン酸化膜からなる第３の絶縁膜２０７（図４
（ａ）を参照）とによって層間絶縁膜が構成されるから
である。従って、第１の絶縁膜２０３の膜厚としては、
該第１の絶縁膜２０３に空孔２０４が形成される程度で
よい。

【００４０】次に、図３（ｃ）に示すように、第１の絶
縁膜２０３を例えばＣＭＰ法により平坦化する。この場
合、第１の絶縁膜２０３に対するＣＭＰ法は、空孔２０
４の天井部が開口しない程度に行なう。次に、第１の絶
縁膜２０３の上に、ヴィアホール形成領域に開口部を有
する第１のマスクパターン（図示は省略している。）を
形成した後、該第１のマスクパターンを用いて、第１の
絶縁膜２０３に対してドライエッチングを行なって、第
１の絶縁膜２０３にヴィアホールの下部２０５Ａ（第１
のヴィアホール）を形成する。

【００４１】この場合、第１の金属配線２０２の上に残
存する第１の絶縁膜２０３を完全に除去するためオーバ
ーエッチングを行なうので、第１のマスクパターンにア
ライメントずれが生じた場合には、第１の絶縁膜２０３
における第１の金属配線２０２の側面上部に隣接する部
分に凹部２０５ａが形成される。もっとも、前述したよ
うに、ＣＭＰ法により平坦化された後の第１の絶縁膜２
０３の膜厚は、第１の実施形態における第２の絶縁膜１
０４の膜厚よりも薄いため、第１の絶縁膜２０３に対す
るオーバーエッチングの時間は、第１の実施形態におけ
る第２の絶縁膜１０４に対するオーバーエッチングの時
間よりも短いので、第１の絶縁膜２０３に形成される凹
部２０５ａが空孔２０４と連通するおそれはない。

【００４２】次に、図３（ｄ）に示すように、例えばプ
ラズマＣＶＤ法により、第１の絶縁膜２０３の上に、シ
リコン酸化膜からなる第１の絶縁膜２０３に対してエッ
チング選択性を有する例えばシリコン窒化膜（Ｓｉ
₃Ｎ₄）からなる第２の絶縁膜２０６を薄く堆積する。こ
の場合、第２の絶縁膜２０６は、ヴィアホールの下部２
０５Ａの底面及び壁面を覆うと共に、第１の絶縁膜２０
３に形成されている凹部２０５ａに充填される。

【００４３】次に、図４（ａ）に示すように、例えばプ
ラズマＣＶＤ法により、第２の絶縁膜２０６の上に全面
に亘って、例えばシリコン酸化膜からなり層間絶縁膜の
上部となる第３の絶縁膜２０７を堆積する。この場合、
第３の絶縁膜２０７はヴィアホールの下部２０５Ａに充
填される。

【００４４】次に、図４（ｂ）に示すように、第３の絶
縁膜２０７を例えばＣＭＰ法により平坦化した後、該第
３の絶縁膜２０７の上に、第１のマスクパターンと同じ
開口部を有する第２のマスクパターン（図示は省略して
いる。）を形成した後、該第２のマスクパターンを用い
て、第３の絶縁膜２０７及び第２の絶縁膜２０６に対し
て順次ドライエッチングを行なって、第３の絶縁膜２０
７及び第２の絶縁膜２０６にヴィアホールの上部２０５
Ｂを形成する。この場合、第２の絶縁膜２０６が第３の
絶縁膜２０７に対してエッチング選択性を有しているた
め、第３の絶縁膜２０７に対するドライエッチング工程
においては第２の絶縁膜２０６がエッチングストッパー
になる。また、第３の絶縁膜２０７の膜厚が小さいた
め、第３の絶縁膜２０７に対するドライエッチング工程
においてオーバーエッチングの時間を長くする必要がな
いので、第３の絶縁膜２０７がエッチングされすぎて、
ヴィアホールの下部２０５Ａと空孔２０４とが連通する
おそれはない。

【００４５】次に、図４（ｃ）に示すように、ヴィアホ
ールの下部２０５Ａとヴィアホールの上部２０５Ｂから
なるヴィアホール２０５（第２のヴィアホール）に導電
性材料を充填してヴィアコンタクト２０８を形成した
後、周知のフォトリソグラフィ技術及びエッチング技術
を用いて、第３の絶縁膜２０７の上に例えばアルミニウ
ム合金からなる第２の金属配線２０９を形成する。

【００４６】第２の実施形態によると、層間絶縁膜を第
１の絶縁膜２０３、第２の絶縁膜２０６及び第３の絶縁
膜２０７により構成し、第１の絶縁膜２０３の膜厚を空
孔２０４が形成される程度に薄く堆積すると共に、第２
の絶縁膜２０６が第３の絶縁膜２０７に対してエッチン
グ選択性を有しているため、第１の絶縁膜２０３にヴィ
アホールの下部２０５Ａを形成するためのフォトリソグ
ラフィ工程及び第３の絶縁膜２０７にヴィアホールの上
部２０５Ｂを形成するためのフォトリソグラフィ工程に
おいて若干のアライメントずれが発生しても、ヴィアホ
ールの下部２０５Ａと空孔２０４とが連通するおそれは
ない。

【００４７】尚、第２の実施形態においては、第２の絶
縁膜２０６をＳｉ₃Ｎ₄により構成したが、これに代え
て、ＳｉＣ、ＳｉＯＣ又はＳｉＯＮ等のように、第３の
絶縁膜２０７に対してエッチング選択性を有する材料を
適宜用いることができる。

【００４８】また、第２の実施形態においては、第１の
金属配線２０２及び第２の金属配線２０９をアルミニウ
ム合金により形成したが、これに代えて、銅又は銅合金
により形成してもよい。

【００４９】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７
（ａ）、（ｂ）、図８（ａ）、（ｂ）及び図９（ａ）、
（ｂ）を参照しながら説明する。

【００５０】まず、図５（ａ）に示すように、半導体素
子（図示は省略している。）が形成されている半導体基
板３００の上に、例えばプラズマＣＶＤ法により、シリ
コン酸化膜からなる第１の絶縁膜３０１を堆積した後、
該第１の絶縁膜３０１に第１のヴィアホール３０２及び
第１の配線溝３０３を形成する。

【００５１】次に、図５（ｂ）に示すように、第１の絶
縁膜３０１の上に全面に亘って例えば銅合金膜を堆積し
た後、該銅合金膜における第１の絶縁膜３０１の上に露
出している部分を除去して、デュアルダマシン構造を有
する第１のヴィアコンタクト３０４及び第１の埋め込み
配線３０５を形成する。

【００５２】次に、図６（ａ）に示すように、第１の絶
縁膜３０１に対してエッチングを行なって第１の絶縁膜
３０１を除去する。この場合、第１の絶縁膜３０１に対
してウェットエッチングを行なうと、第１の絶縁膜３０
１における第１の埋め込み配線３０５の下側の部分も除
去される。このため、第１の埋め込み配線３０５の強度
が確保されない場合には、第１の埋め込み配線３０５を
補強するためにダミーのヴィアコンタクトを設けること
が好ましい。また、第１の絶縁膜３０１に対して、ウェ
ットエッチングに代えて、異方性のドライエッチングを
行なう場合には、第１の絶縁膜３０１における第１の埋
め込み配線３０５の下側部分が残存するので、第１の埋
め込み配線３０５の強度は確保される。

【００５３】次に、図６（ｂ）に示すように、プラズマ
ＣＶＤ法により、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）か
らなる第２の絶縁膜３０６を薄く堆積する。この場合、
第２の絶縁膜３０６の材料としては、後の工程において
堆積される第３の絶縁膜３０７（図７（ａ）を参照）に
対してエッチング選択性を有するものを用いると共に、
第２の絶縁膜３０６の成膜プロセス条件としては、第１
の埋め込み配線３０５の側面上部にオーバーハング部３
０６ａが形成されるものを選択する。

【００５４】次に、図７（ａ）に示すように、プラズマ
ＣＶＤ法により、第２の絶縁膜３０６及び半導体基板３
００の上に全面に亘ってシリコン酸化膜からなる第３の
絶縁膜３０７を堆積する。前述したように、第２の絶縁
膜３０６における第１の埋め込み配線３０５の側面上部
にオーバーハング部３０６ａが形成されているため、互
いに近接して形成されている第１の埋め込み配線３０５
同士の間と、互いに近接して形成されている第１の埋め
込み配線３０５の下側に形成されている第１のヴィアコ
ンタクト３０４同士の間とに跨って拡がる第１の空孔３
０８が形成される。

【００５５】次に、第３の絶縁膜３０７を例えばＣＭＰ
法により平坦化した後、該第３の絶縁膜３０７に第２の
ヴィアホール３０９及び第２の配線溝３１０を形成す
る。この場合、第２の絶縁膜３０６は第３の絶縁膜３０
７に対してエッチング選択性を有しているため、第３の
絶縁膜３０７に対するドライエッチング工程において第
２の絶縁膜３０６がエッチングストッパーとなる。この
ため、第２のヴィアホール３０９を形成するためのフォ
トリソグラフィ工程において若干のアライメントずれが
発生しても、第２のヴィアホール３０９と第１の空孔３
０８とが連通するおそれはない。

【００５６】また、第３の絶縁膜３０７に対するドライ
エッチング工程において第２の絶縁膜３０６がエッチン
グストッパーとなるため、第３の絶縁膜３０７に対して
十分なオーバーエッチングを行なうことができるので、
ドライエッチング工程において十分なプロセスマージン
を確保することができる。

【００５７】次に、図７（ｂ）に示すように、第３の絶
縁膜３０７の上に全面に亘って例えば銅合金膜を堆積し
た後、該銅合金膜における第３の絶縁膜３０７の上に露
出している部分を除去して、デュアルダマシン構造を有
する第２のヴィアコンタクト３１１及び第２の埋め込み
配線３１２を形成する。

【００５８】次に、図８（ａ）に示すように、第３の絶
縁膜３０７に対してエッチングを行なって第３の絶縁膜
３０７を除去する。この場合、第３の絶縁膜３０７に対
してウェットエッチングを行なうと、第３の絶縁膜３０
７における、第１の埋め込み配線３０５及び第２の埋め
込み配線３１２の下側の部分も除去される。このため、
第１の埋め込み配線３０５の場合と同様、第２の埋め込
み配線３１２の強度が確保されない場合には、第２の埋
め込み配線３１２を補強するためにダミーのヴィアコン
タクトを設けることが好ましい。また、第３の絶縁膜３
０７に対して、ウェットエッチングに代えて、異方性の
ドライエッチングを行なう場合には、第３の絶縁膜３０
１における第１の埋め込み配線３０５及び第２の埋め込
み配線３１２の下側部分が残存するので、第２の埋め込
み配線３１２の強度は確保される。

【００５９】次に、図８（ｂ）に示すように、プラズマ
ＣＶＤ法により、例えばシリコン窒化膜（Ｓｉ₃Ｎ₄）か
らなる第４の絶縁膜３１３を薄く堆積する。この場合、
第４の絶縁膜３１３の材料としては、後の工程において
堆積される第５の絶縁膜３１４（図９（ａ）を参照）に
対してエッチング選択性を有するものを用いると共に、
第４の絶縁膜３１３の成膜プロセス条件としては、第２
の埋め込み配線３１２の側面上部にオーバーハング部３
１３ａが形成されるものを選択する。

【００６０】次に、図９（ａ）に示すように、プラズマ
ＣＶＤ法により、第４の絶縁膜３１３及び半導体基板３
００の上に全面に亘ってシリコン酸化膜からなり層間絶
縁膜となる第５の絶縁膜３１４を堆積する。このように
すると、第２の埋め込み配線３１２の下側及び互いに近
接する第１の埋め込み配線３０５と半導体基板３００と
の間に跨って拡がる第２の空孔３１５、並びに互いに近
接する第２の埋め込み配線３１２同士の間、及び互いに
近接する第２の埋め込み配線３０５と半導体基板３００
との間に跨って拡がる第３の空孔３１６が形成される。

【００６１】次に、第５の絶縁膜３１４に第３のヴィア
ホール３１７を形成した後、図９（ｂ）に示すように、
第３のヴィアホール３１７に導電性材料を充填して第３
のヴィアコンタクト３１８を形成した後、第５の絶縁膜
３１４の上に第３のヴィアコンタクト３１８と接続する
外部接続用パッド３１９を形成し、その後、パッシベー
ション膜３２０を全面に亘って形成する。

【００６２】尚、第３の実施形態においては、第２の絶
縁膜３０６及び第４の絶縁膜３１３をＳｉ₃Ｎ₄により構
成したが、これに代えて、ＳｉＣ、ＳｉＯＣ又はＳｉＯ
Ｎ等のように、第２の絶縁膜３０６が第３の絶縁膜３０
７に対してエッチング選択性を有すると共に、第４の絶
縁膜３１３が第５の絶縁膜３１４に対してエッチング選
択性を有する材料を適宜用いることができる。

【００６３】また、第３の実施形態においては、第１の
埋め込み配線３０５及び第２の埋め込み配線３１２には
バリアメタル層が明示されていないが、必要に応じてバ
リアメタル層は適宜設けられているものとする。

【００６４】

【発明の効果】第１の半導体装置の製造方法によると、
層間絶縁膜における配線同士の間に形成されている空孔
とヴィアホールとが連通しないので、配線同士が空孔に
埋め込まれた導電性材料を介して短絡する事態を回避す
ることができる。

【００６５】第２の半導体装置の製造方法によると、層
間絶縁膜の下部における配線同士の間に形成されている
空孔と第２のヴィアホールとが連通しないので、配線同
士が空孔に埋め込まれた導電性材料を介して短絡する事
態を回避することができる。

【００６６】第３の半導体装置の製造方法によると、埋
め込み配線の上部同士の間隔が第２の絶縁膜のオーバー
ハング部によって縮められるので、層間絶縁膜における
埋め込み配線同士の間に空孔を確実に形成することがで
きる。

【００６７】第４の半導体装置の製造方法によると、埋
め込み配線の上部同士の間隔が第２の絶縁膜のオーバー
ハング部によって縮められるので、層間絶縁膜に、互い
に近接している埋め込み配線同士の間とその下側に位置
する複数のヴィアコンタクト同士の間とに跨る空孔を確
実に形成することができる。

【００６８】第１又は第２の半導体装置によると、層間
絶縁膜における埋め込み配線同士の間の比誘電率を低減
できるので、埋め込み配線における遅延を低減すること
ができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図２】（ａ）及び（ｂ）は第１の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図３】（ａ）〜（ｄ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図４】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。

【図５】（ａ）及び（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図６】（ａ）及び（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図７】（ａ）及び（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図８】（ａ）及び（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図９】（ａ）及び（ｂ）は第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図１０】（ａ）は従来の半導体装置の製造方法を示す
断面図であり、（ｂ）は従来の半導体装置の製造方法の
問題点を説明する断面図である。

【符号の説明】

１００ 半導体基板 １０１ 下地絶縁膜 １０２ 第１の金属配線 １０３ 第１の絶縁膜 １０３ａ オーバーハング部 １０４ 第２の絶縁膜（層間絶縁膜） １０５ 空孔 １０６ ヴィアホール １０７ ヴィアコンタクト １０８ 第２の金属配線 ２００ 半導体基板 ２０１ 下地絶縁膜 ２０２ 第１の金属配線 ２０３ 第１の絶縁膜（層間絶縁膜の下部） ２０４ 空孔 ２０５ ヴィアホール ２０５Ａ ヴィアホールの下部（第１のヴィアホール） ２０５Ｂ ヴィアホールの上部 ２０５ａ 凹部 ２０６ 第２の絶縁膜 ２０７ 第３の絶縁膜（層間絶縁膜の上部） ２０８ ヴィアコンタクト ２０９ 第２の金属膜 ３００ 半導体基板 ３０１ 第１の絶縁膜 ３０２ 第１のヴィアホール ３０３ 第１の配線溝 ３０４ 第１のヴィアコンタクト ３０５ 第１の埋め込み配線 ３０６ 第２の絶縁膜 ３０６ａ オーバーハング部 ３０７ 第３の絶縁膜 ３０８ 第１の空孔 ３０９ 第２のヴィアホール ３１０ 第２の配線溝 ３１１ 第２のヴィアコンタクト ３１２ 第２の埋め込み配線 ３１３ 第４の絶縁膜 ３１３ａ オーバーハング部 ３１４ 第５の絶縁膜（層間絶縁膜） ３１５ 第２の空孔 ３１６ 第３の空孔 ３１７ 第３のヴィアホール ３１８ 第３のヴィアコンタクト ３１９ 外部接続用パッド ３２０ パッシベーション膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 哲也 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F033 HH08 HH09 HH11 HH12 KK08 KK09 KK11 KK12 MM02 MM13 NN07 QQ09 QQ11 QQ19 QQ25 QQ37 QQ48 RR01 RR04 RR06 RR08 RR30 SS15 TT02 XX15 XX31

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された複数の配線
   と、該複数の配線の上に堆積された層間絶縁膜に前記配
   線と接続するように埋め込まれたヴィアコンタクトとを
   備えた半導体装置の製造方法であって、 前記半導体基板の上に前記複数の配線を形成する工程
   と、 前記複数の配線の上面及び側面並びに前記半導体基板の
   上に、前記層間絶縁膜に対してエッチング選択性を有す
   る絶縁膜を堆積する工程と、 前記絶縁膜の上に前記層間絶縁膜を、前記複数の配線の
   うち互いに近接している前記配線同士の間に空孔が形成
   されるように堆積する工程と、 前記層間絶縁膜及び前記絶縁膜に前記配線の上面を露出
   させるヴィアホールを形成する工程と、 前記ヴィアホールに導電性材料を充填することにより、
   該導電性材料からなる前記ヴィアコンタクトを形成する
   工程とを備えていることを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 半導体基板上に形成された複数の配線
   と、該複数の配線の上に堆積された層間絶縁膜に前記配
   線と接続するように埋め込まれたヴィアコンタクトとを
   備えた半導体装置の製造方法であって、 前記半導体基板の上に前記複数の配線を形成する工程
   と、 前記配線の上を含む前記半導体基板の上に前記層間絶縁
   膜の下部を、前記複数の配線のうち互いに近接している
   前記配線同士の間に空孔が形成されるように堆積する工
   程と、 前記層間絶縁膜の下部に前記配線の上面を露出させる第
   １のヴィアホールを形成する工程と、 前記第１のヴィアホールの壁面及び底面並びに前記層間
   絶縁膜の下部の上に、前記層間絶縁膜に対してエッチン
   グ選択性を有する絶縁膜を堆積する工程と、 前記絶縁膜の上に前記層間絶縁膜の上部を堆積する工程
   と、 前記層間絶縁膜の上部及び前記絶縁膜に前記配線の上面
   を露出させる第２のヴィアホールを形成する工程と、 前記第２のヴィアホールに導電性材料を充填することに
   より、該導電性材料からなる前記ヴィアコンタクトを形
   成する工程とを備えていることを特徴とする半導体装置
   の製造方法。
3. 【請求項３】 複数の埋め込み配線と、該複数の埋め込
   み配線の上に堆積された層間絶縁膜とを備えた半導体装
   置の製造方法であって、 半導体基板上に堆積された第１の絶縁膜に複数の配線溝
   を形成する工程と、 前記複数の配線溝に導電性材料を埋め込むことにより、
   前記導電性材料からなる前記複数の埋め込み配線を形成
   する工程と、 前記第１の絶縁膜における前記複数の埋め込み配線同士
   の間の部分を除去した後、前記複数の埋め込み配線の上
   面及び側面に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜の上を含む前記半導体基板の上に前記
   層間絶縁膜を、前記複数の埋め込み配線のうち互いに近
   接している前記埋め込み配線同士の間に空孔が形成され
   るように堆積する工程とを備えていることを特徴とする
   半導体装置の製造方法。
4. 【請求項４】 複数の埋め込み配線と、該複数の埋め込
   み配線の下面と接続する複数のヴィアコンタクトと、前
   記複数の埋め込み配線の上に堆積された層間絶縁膜とを
   備えた半導体装置の製造方法であって、 半導体基板上に堆積された第１の絶縁膜に、複数の配線
   溝及び該複数の配線溝の底面と連通する複数のヴィアホ
   ールを形成する工程と、 前記複数のヴィアホール及び前記複数の配線溝に導電性
   材料を埋め込むことにより、前記導電性材料からなる前
   記複数のヴィアコンタクト及び前記複数の埋め込み配線
   を形成する工程と、 前記第１の絶縁膜における、前記複数のヴィアコンタク
   ト同士の間及び前記複数の埋め込み配線同士の間を除去
   した後、前記複数の埋め込み配線の上面及び側面に第２
   の絶縁膜を堆積する工程と、 前記第２の絶縁膜の上を含む前記半導体基板の上に前記
   層間絶縁膜を、前記複数の埋め込み配線のうち互いに近
   接している前記埋め込み配線同士の間と、該互いに近接
   している前記埋め込み配線の下側に位置する前記複数の
   ヴィアコンタクト同士の間とに跨る空孔が形成されるよ
   うに堆積する工程とを備えていることを特徴とする半導
   体装置の製造方法。
5. 【請求項５】 半導体基板上に形成された複数の埋め込
   み配線と、 前記複数の埋め込み配線同士の間及び前記複数の埋め込
   み配線の上に堆積された層間絶縁膜と、 前記層間絶縁膜における、前記複数の埋め込み配線のう
   ち互いに近接している前記埋め込み配線同士の間に形成
   された空孔とを備えていることを特徴とする半導体装
   置。
6. 【請求項６】 半導体基板上に形成された複数の埋め込
   み配線と、 前記複数の埋め込み配線の下面と接続する複数のヴィア
   コンタクトと、 前記複数のヴィアコンタクト同士の間、前記埋め込み配
   線同士の間及び前記複数の埋め込み配線の上に堆積され
   た層間絶縁膜と、 前記層間絶縁膜における、前記複数の埋め込み配線のう
   ち互いに近接している前記埋め込み配線同士の間と、該
   互いに近接している前記埋め込み配線の下側に位置する
   前記複数のヴィアコンタクト同士の間とに跨るように形
   成された空孔とを備えていることを特徴とする半導体装
   置。