CN107680953B - 金属内连线的互连结构及其形成方法、半导体器件 - Google Patents
金属内连线的互连结构及其形成方法、半导体器件 Download PDFInfo
- Publication number
- CN107680953B CN107680953B CN201711099969.9A CN201711099969A CN107680953B CN 107680953 B CN107680953 B CN 107680953B CN 201711099969 A CN201711099969 A CN 201711099969A CN 107680953 B CN107680953 B CN 107680953B
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive
- interconnect
- layers
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 74
- 239000002184 metal Substances 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 446
- 239000000463 material Substances 0.000 claims description 88
- 239000011248 coating agent Substances 0.000 claims description 41
- 238000000576 coating method Methods 0.000 claims description 41
- 230000008569 process Effects 0.000 claims description 20
- 239000012790 adhesive layer Substances 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000005520 cutting process Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 17
- 239000003989 dielectric material Substances 0.000 abstract description 9
- 239000010408 film Substances 0.000 description 43
- 238000005530 etching Methods 0.000 description 13
- 239000007769 metal material Substances 0.000 description 8
- 239000004020 conductor Substances 0.000 description 5
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 239000013039 cover film Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种金属内连线的互连结构及其形成方法、半导体器件。利用支撑盖层,实现多层互连层能够依次堆叠在衬底上而构成互连结构,并且在每一互连层中的多个传导部中,相邻的传导部之间没有填充介质材料,而是利用具备较低介电常数的空气相互分隔,从而有效地减小了互连结构中的寄生电容,进一步改善了互连结构RC延迟的问题。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种金属内连线的互连结构及其形成方法,以及一种半导体器件。
背景技术
随着半导体产业进入高性能与多功能的集成电路新时代,集成电路内半导体元件的密度会随之增加,从而使半导体元件尺寸之间的间距会随之缩小,进而会使半导体元件中的用于传导电信号的传导部之间的距离也相应的缩减,这将直接导致任意两相邻的传导部之间所产生的寄生电容增加。尤其是,随着半导体尺寸的不断缩减,相邻传导部之间所产生的寄生电容以及由寄生电容带来的干扰越来越明显,例如由于寄生电容的存在会导致由传导部构成的金属内连线的互连结构中电容耦合上升,从而增加电力消耗并提高电阻-电容(RC)时间常数。
为解决上述问题,业界开始采用低介电常数(Low-K)的材料作为传导部之间的填充材料,但还是不能满足金属内连线的互连结构中对填充材料的介电常数的要求,从而在一定程度上限制了半导体集成电路性能。
可见,如何进一步降低传导部之间的介电常数,以减小金属内连线的互连结构中的寄生电容,对于进一步提升半导体器件电路的性能至关重要。
发明内容
本发明的目的在于提供一种金属内连线的互连结构,以解决现有的互连结构中传导部之间的填充材料的介电常数较高,而存在较大的寄生电容的问题。
为解决上述技术问题,本发明提供一种背金属内连线的互连结构,包括:
一衬底;
多层互连层,依次堆叠在所述衬底上,所述互连层包括多个传导部,其中,相邻的所述传导部共同界定出一空气间隙,所述空气间隙位于相邻的所述传导部之间,并使所述传导部具有暴露在所述空气间隙中的非传导侧壁;以及,
至少一层支撑盖层,形成在相邻的所述互连层之间,所述支撑盖层贴附于其下方的所述互连层中的所述传导部的顶部并且并且遮盖其下方在相邻的所述传导部之间的所述空气间隙的上方,以及所述支撑盖层支撑其上方的所述互连层中的所述传导部。
可选的,所述传导部包括一导电层和一披覆膜,所述披覆膜覆盖所述导电层的顶部和侧壁以及在所述传导部之间的所述空气间隙的底部,并且所述披覆膜中位于所述导电层一侧的部分暴露在所述空气间隙中。
可选的,所述披覆膜在所述导电层的顶部周边形成有横向增厚的悬空部,以缩小所述空气间隙上方被所述支撑盖层遮盖的开口尺寸。
可选的,所述传导部还包括一粘附层,所述粘附层位于所述导电层和所述披覆膜之间而覆盖所述导电层的顶部和侧壁,所述披覆膜覆盖所述粘附层的表面。
可选的,所述粘附层包括一氮氧化硅层。
可选的,所述导电层包括一金属层和分别位于所述金属层的顶部和底部的金属扩散阻挡层。
可选的,所述空气间隙在一线路截断方向的宽度等于小于所述传导部在同一线路截断方向的宽度。
可选的,在每一所述互连层中,多个所述传导部的顶表面之间的高度位置的差值小于等于所述支撑盖层的厚度值。
本发明的另一目的在于,提供一种金属内连线的互连结构的形成方法,包括:
提供一衬底;
依次堆叠多层互连材料层和至少一层支撑盖层在所述衬底上,所述支撑盖层穿插在相邻的所述互连材料层之间,其中,所述互连材料层包括多个传导部和牺牲层,所述牺牲层填充在相邻的所述传导部之间,所述支撑盖层贴附于其下方的所述互连材料层中的所述传导部和所述牺牲层,以及所述支撑盖层支撑其上方的所述互连材料层;以及,
去除所述牺牲层,以暴露出所述传导部的非传导侧壁并形成一空气间隙在相邻的所述传导部之间,所述传导部的非传导侧壁暴露在所述空气间隙中,每一层所述互连材料层中的多个所述传导部构成了一层互连层。
可选的,依次堆叠的多层所述互连材料层中,位于最底层的所述互连材料层形成在所述衬底上,其余的所述互连材料层和所述支撑盖层交错堆叠在所述最底层的所述互连材料层上;其中,所述衬底和所述支撑盖层均构成一用于支撑所述互连材料层的支撑基底。
可选的,所述传导部的形成方法包括:
形成一导电层在所述支撑基底上;
形成一披覆膜在所述支撑基底上,所述披覆膜覆盖所述导电部的顶部和侧壁,以及在所述传导部之间的所述牺牲层的底部,所述传导部主要由所述披覆膜和所述导电层所构成。
可选的,所述披覆膜在所述导电层的顶部周边形成有横向增厚的悬空部,以缩小所述空气间隙上方被所述支撑盖层遮盖的开口尺寸。
可选的,在形成所述导电层之后以及形成所述披覆膜之前,还包括:
形成一粘附层在所述支撑基底上,所述粘附层覆盖所述导电层的顶部和侧壁,所述导电层、所述粘附层和所述披覆膜共同构成所述传导部。
可选的,所述粘附层的形成方法包括:
形成一氧化硅层在所述支撑基底上,所述氧化硅层覆盖所述导电层的顶部和侧壁;以及,
利用含氮气体对所述氧化硅层执行退火工艺,以使所述氧化硅层转变为氮氧化硅层,由所述氮氧化硅层构成所述粘附层。
可选的,所述牺牲层的顶表面不高于所述传导部的顶表面。
可选的,所述空气间隙在一线路截断方向的宽度等于小于所述传导部在同一线路截断方向的宽度。
可选的,在每一所述互连材料层中,多个所述传导部的顶表面之间的高度位置的差值小于等于所述支撑盖层的厚度值。
基于以上所述的金属内连线的互连结构,本发明还提供了一种半导体器件,所述半导体器件包括如上所述的金属内连线的互连结构。
在本发明提供的金属内连线的互连结构中,利用支撑盖层支撑其上方的互连层,从而使多层互连层能够依次堆叠在衬底上,并且,相邻的传导部可共同界定出空气间隙,以使传导部的非传导侧壁暴露在空气间隙中,即意味着相邻的传导部之间并没有填充介质材料,而是利用空气实现相互分隔。由于空气的介电常数(1.0)低于介质材料的介电常数(通常大于2.3),因此本发明提供的金属内连线的互连结构相应的具备较低的有效K值,从而有效减小了所述互连结构的寄生电容,大大缓解了由寄生电容所带来的干扰,例如可改善互连结构中RC延迟的问题。
附图说明
图1为本发明实施例一中的金属内连线的互连结构的结构示意图。
图2为本发明实施例二中的金属内连线的互连结构的形成方法的流程示意图。
图3a~图3g为本发明实施例二中的金属内连线的互连结构的形成方法在其制备过程中的结构示意图。
其中,附图标记如下:
10-衬底;
20-互连层;
20a-互连材料层;
200-传导部;
210-导电层;
210a-导电材料层;
211-金属层;
211a-金属材料层;
212-金属扩散阻挡层;
212a-金属扩散阻挡材料层;
220-披覆膜;
220a-悬空部;
230-粘附层;
201-空气间隙;
201a-牺牲层;
30-支撑盖层。
具体实施方式
如背景技术所述,在现有的互连结构中各个传导部之间通过填充介质材料以实现相互隔离。然而随着器件尺寸的缩减,各个互连层以及每一互连层中的相邻的传导部之间的距离也随之缩减,从而使互连结构中的寄生电容逐渐增大,进而导致互连结构的RC延迟问题较为严重。
为此,本发明提供了一种金属内连线的互连结构,包括:
一衬底;
多层互连层,依次堆叠在所述衬底上,所述互连层包括多个传导部,其中,相邻的所述传导部共同界定出一空气间隙,所述空气间隙位于相邻的所述传导部之间,并使所述传导部具有暴露在所述空气间隙中的非传导侧壁;以及,
至少一层支撑盖层,形成在相邻的所述互连层之间,所述支撑盖层贴附于其下方的所述互连层中的所述传导部的顶部并且遮盖其下方的在相邻的所述传导部之间的空气间隙的上方,所述支撑盖层支撑其上方的所述互连层中的所述传导部。
即,本发明提供的金属内连线的互连结构中,利用支撑盖层支撑位于其上方的互连层,从而实现多层互连层能够依次堆叠在衬底上。并且,互连层中相邻的传导部之间没有填充介质材料,从而可有效减小相邻的传导部之间的寄生电容,有效改善互连结构的性能。尤其的,随着器件尺寸的不断缩减,通过降低互连结构中的寄生电容,从而能够有效改善由寄生电容所带来的干扰,例如可大大缓解互连结构中RC延迟的问题。
以下结合附图和具体实施例对本发明提出的金属内连线的互连结构及其形成方法、半导体器件作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1为本发明实施例一中的金属内连线的互连结构的结构示意图。如图1所示,所述金属内连线的互连结构包括:
一衬底10;以及,
多层互连层20,依次堆叠在所述衬底上10,所述互连层20包括多个传导部200,其中,相邻的所述传导部200共同界定出一空气间隙201,所述空气间隙201位于相邻的所述传导部200之间,并使所述传导部200具有暴露在所述空气间隙201中的非传导侧壁。
如上所述,互连层20中的传导部200具有暴露在所述空气间隙201中的非传导侧壁,即所述传导部200的侧壁暴露在空气间隙201中,并且所述空气间隙201是由相邻的传导部200界定出的,这意味着,在相邻的传导部200之间并没有填充介质材料,而是利用空气实现相互隔离。其中,空气的介电常数通常为1.0,与介质材料(介电常数大于2.3)相比,空气的介电常数更低,从而可降低互连结构中的有效K值,有效改善互连结构RC延迟的问题。
需说明的是,图1中仅仅为示意图地示出了3层互连层,应当认识到,在具体的应用中,金属内连线的互连结构可以仅具有2层或3层以上的互连层,此处不做限定。此外,互连层中的传导部的图形也可根据实际状况排布,因此,不同互连层中的传导部之间并不一定需要对齐设置等,此处仅为列举说明。
继续参考图1所示,所述金属内连线的互连结构还包括至少一层支撑盖层30,形成在相邻的所述互连层20之间,所述支撑盖层30贴附于其下方的所述互连层20中的所述传导部200的顶部,并且遮盖其下方的在相邻的所述传导部200之间的所述空气间隙201的上方,即意味着所述支撑盖层30未填充在相邻的所述传导部200之间,以及所述支撑盖层30支撑其上方的所述互连层20中的所述传导部200。其中,所述支撑盖层30包括一氮化硅层。
通过支撑盖层30实现了互连结构中的多层互连层20能够依次堆叠在所述衬底10上。可以理解的是,所述支撑盖层30可对其上方的互连层20的多个传导部200进行支撑,而所述互连层20中的多个传导部200可对其上方的支撑盖层30进行支撑,如此循环,以实现多层互连层20和支撑盖层30依次交错堆叠在衬底10上。
进一步的,所述空气间隙201在一线路截断方向的宽度D2小于等于所述传导部200在同一线路截断方向的宽度D1。如此,一方面有利于降低所述支撑盖层30对所述空气间隙201的不利凹入,另一方面还可确保互连层中的多个传导部200对其上方的支撑盖层30的支撑强度。此处所述的“一线路截断方向的宽度”可以理解为,沿着垂直于衬底表面方向的某一截面上各个组件的宽度。
具体的说,当互连结构中仅具有两层互连层20时,则仅需设置一层支撑盖层30在两层互连层20之间。本实施例的附图1中仅示意出3层互连层20,因此相应的设置有2层支撑盖层30。可以理解的是,在遮盖有支撑盖层30的互连层20中,所述支撑盖层30进一步限定了空气间隙201的顶部边界,即,所述互连层20中相邻的所述传导部200界定出了所述空气间隙201的部分侧部边界,所述支撑盖层30界定出了所述空气间隙201的顶部边界。
此外,本实施例中,由于互连层20中的传导部200之间为空气间隙201,因此,可以认为,所述支撑盖层30遮盖其下方的互连层20时,仅与下层互连层20的传导部200的顶部接触;以及,所述支撑盖层30在支撑其上方的互连层20时,其仅支撑上层互连层20中的传导部200。
进一步的,在每一所述互连层20中,多个所述传导部200的顶表面之间的高度位置的差值小于等于所述支撑盖层30的厚度值。如此一来,当所述支撑盖层30的厚度均匀时,即可确保所述支撑盖层30在遮盖其下方的互连层20时,所述支撑盖层30的顶表面(即,支撑盖层背离下层互连层一侧的表面)为一较为平坦的表面,从而使位于支撑盖层30上方的互连层20是形成在一个平坦的表面上。本实施例中,在同一互连层中的多个传导部200的顶表面相互齐平(例如,顶部表面的高度差值不超过传导部的高度值的10%),以使所述支撑盖层30相应的具备平坦的顶表面。
继续参考图1所示,所述传导部200包括一导电层210和一披覆膜220,所述披覆膜220覆盖所述导电层210的顶部和侧壁,并且所述披覆膜220中位于所述导电层210侧壁的部分暴露在所述空气间隙201中。本实施例中,所述披覆膜220位于所述导电层210侧壁的部分即构成了所述传导部200的非传导侧壁。
即,所述传导部200中利用导电层210,实现其电信号的传输,以及通过在导电层210的外围覆盖所述披覆膜220,从而避免导电层210暴露出而与其他导电器件发生信号串扰的问题,并且还可通过所述披覆膜220保护导电层210的完整性,避免导电层210受到损伤而影响其导电性能。
优选的方案中,所述披覆膜220在所述导电层210的顶部周边形成有横向增厚的悬空部220a,以缩小所述空气间隙201上方被所述支撑盖层30遮盖的开口尺寸。如图1所示,所述披覆膜220的悬空部220a横向(平行于衬底表面的方向)延伸,从而使形成在相邻的传导部200之间的空气间隙201的顶部开口的尺寸减小,如此一来,即可进一步利用所述悬空部220a对其上方的支撑盖层30进行辅助支撑,以增加互连层20中的多个传导部200对其上方的支撑盖层30的支撑强度,缓解甚至避免支撑盖层30发生变形的问题,例如可降低所述支撑盖层30凹入到空气间隙201中的风险。
进一步的,所述传导部200还包括一粘附层230,所述粘附层230位于所述导电层210和所述披覆膜220之间而覆盖所述导电层210的顶部和侧壁,并使所述披覆膜220覆盖所述粘附层230的表面。通过在导电层210和披覆膜220之间形成粘附层230,以提高披覆膜220在导电层210侧壁上的粘附性,防止披覆膜220发生脱落的问题。同时,还可利用所述粘附层230进一步地对导电层210进行保护。其中,所述导电层210例如可采用金属材料形成,所述披覆膜220例如可以为氮化硅层,所述粘附层230例如可以为氮氧化硅层。本实施例中,所述导电层210包括一金属层211和分别位于所述金属层211的顶部和底部的金属扩散阻挡层212。所述金属层211的材质例如可以为钨(W)或铝(Al)等;其中,所述金属扩散阻挡层212的材料可以为金属氮化物,例如可以为氮化钨(WN)或氮化铝(AlN)等。
实施例二
本发明还提供了一种金属内连线的互连结构的形成方法,以形成具有空气间隙的互连层,进而改善所形成的金属内连线的互连结构的寄生电容。
图2为本发明实施例二中的金属内连线的互连结构的形成方法的流程示意图;如图2所示,所述金属内连线的互连结构的形成方法包括:
步骤S110,提供一衬底;
步骤S120,依次堆叠多层互连材料层和至少一层支撑盖层在所述衬底上,所述支撑盖层穿插在相邻的所述互连材料层之间,其中,所述互连材料层包括多个传导部和牺牲层,所述牺牲层填充在相邻的所述传导部之间,所述支撑盖层贴附于其下方的所述互连材料层中的所述传导部和所述牺牲层,以及所述支撑盖层支撑其上方的所述互连材料层;以及,
步骤S130,去除所述牺牲层,以暴露出所述传导部的非传导侧壁并形成一空气间隙在相邻的所述传导部之间,所述传导部的非传导侧壁暴露在所述空气间隙中,每一层所述互连材料层中的多个所述传导部构成了一层互连层。
即,在制备互连结构时,通过在相邻的传导部之间填充牺牲层,从而使后续所形成支撑盖层不会填充在相邻的传导部之间,如此一来,在去除所述牺牲层之后,即可在相邻的传导部之间形成一空气间隙。并且,在制备过程中还可同时利用所述牺牲层辅助支撑其上方的互连材料层。
图3a~图3g为本发明实施例二中的金属内连线的互连结构的形成方法在其制备过程中的结构示意图。以下结合附图3a~3g对本实施例中的金属内连线的互连结构的形成方法进行详细说明。
在步骤S110中,具体参考图3a所示,提供一衬底10。其中,所述衬底10可以为形成有半导体元件的衬底,所述半导体元件可进一步与后续所形成的互连结构电性连接。
在步骤S120中,具体参考图3a~3f所示,依次堆叠多层互连材料层20a和至少一层支撑盖层30在所述衬底10上,所述支撑盖层30穿插在相邻的所述互连材料层20a之间,其中,所述互连材料层20a包括多个传导部200和牺牲层201a,所述牺牲层201a填充在相邻的所述传导部200之间,所述支撑盖层30覆盖其下方的所述互连材料层20a中的所述传导部200和所述牺牲层201a,以及所述支撑盖层30支撑其上方的所述互连材料层20a。
其中,所述互连材料层20a用于构成互连结构的互连层,因此,多层互连材料层20a相应的可构成多层依次堆叠的互连层。具体的,依次堆叠的多层所述互连材料层20a中,位于最底层的所述互连材料层20a形成在所述衬底10上,其余的所述互连材料层20a和所述支撑盖层30交错堆叠在所述最底层的所述互连材料层20a上。可以理解的是,所述衬底10和所述支撑盖层30均构成一用于支撑所述互连材料层20a的支撑基底。具体的,所述互连材料层20a中的多个传导部200和牺牲层201a均形成在支撑基底上,所述牺牲层201a进一步填充在相邻的所述传导部200之间。
进一步的,所有的互连材料层20a可均采用相同的方法形成,即,可采用相同的形成方法将最底层的互连材料层形成在衬底上,以及将其余的互连材料层20a形成在支撑盖层30上。下面具体对最底层的互连材料层20a的形成方法进行解释说明。
在形成互连材料层的第一步骤中,参考图3a~图3e所示,形成多个传导部200在支撑基底上,针对形成最底层的互连材料层而言,多个传导部200形成在衬底10上。
本实施例中,所述传导部200包括一导电层210和一披覆膜220,所述披覆膜220覆盖所述导电层210的侧部和顶部以及在所述传导部200之间的所述牺牲层201a的底部。进一步的,所述导电层210包括一金属层211和一位于所述金属层211的顶部和底部的金属扩散阻挡层212。
具体的,所述传导部200的形成方法可参考如下步骤形成。
首先,参考图3a所示,形成一导电材料层210a在所述衬底10上。具体的,可利用沉积工艺形成所述导电材料层210a。
本实施例中,导电材料层210a包括一金属材料层211a和分别位于金属材料层211a的顶部和底部的金属扩散阻挡材料层212a。即所述金属扩散阻挡材料层212a形成在所述衬底10上,所述金属材料层211a形成在所述金属扩散阻挡材料层212a上,并在所述金属材料层211a的顶部再次覆盖一金属扩散阻挡材料层212a。其中,所述金属材料层211a的材质例如可以为钨(W)或铝(Al)等,所述金属扩散阻挡材料层212a的材质可以为金属氮化物,例如可以为氮化钨(WN)或氮化铝(AlN)等。
接着,参考图3b所示,对所述导电材料层210a执行图形化工艺,以形成多个导电层210在所述衬底10上。其中,所述导电层210的图形可根据实际状况进行调整设计,此处不做限制。
具体的,可采用光刻工艺定义出所述导电层210的图形,并利用刻蚀工艺依次刻蚀顶部的金属扩散阻挡材料层、金属材料层和底部的金属扩散阻挡材料层,以分别形成一金属层211和分别位于所述金属层211顶部和底部的金属扩散阻挡层212,以及,所述金属层211和金属扩散阻挡层212共同构成了所述导电层210。
接着,参考图3c所示,在形成披覆膜220的之前,还包括形成一粘附层230在所述衬底10上,所述粘附层230覆盖所述导电层210的顶部和侧壁上。本实施例中,所述粘附层230进一步延伸覆盖所述衬底10。通过在导电层210的侧壁和顶部上形成所述粘附层230,从而可提高后续所形成的披覆膜220在导电层210上的粘附性能(或者可以理解为,所述披覆膜220在所述粘附层230上具备较好的粘附性能,所述粘附层230和所述导电层210之间也具备较好的粘附性能),从而可避免所形成的披覆膜发生脱落的问题。
其中,所述粘附层230例如可以为氮氧化硅层(SiON)。利用氮氧化硅层构成所述粘附层230,一方面可以使披覆膜220和所述粘附层230之间具备较好的粘附性;另一方面,在后续的刻蚀工艺中,所述氮氧化硅层还具有较强的抗刻蚀性能,从而可使氮氧化硅层具备更好的完整性。
可选的,所述氮氧化硅层的形成方法例如为:首先,形成一氧化硅层在所述导电层210的顶部和侧壁上,并可进一步覆盖所述衬底10位于相邻的导电层210之间的部分的表面;接着,利用含氮气体对所述氧化硅层执行退火工艺,以使所述氧化硅层转变为氮氧化硅层,其中,所述含氮气体例如为一氧化氮气体(N2O)。
接着,继续参考图3c所示,形成所述披覆膜220在所述粘附层230的表面上,以覆盖所述粘附层230。所述披覆膜220相应的覆盖所述导电层210的顶部和侧壁。其中,所述披覆膜220的材料例如可以为氮化硅(SiN)。
优选的方案中,所述披覆膜220在所述导电层210的顶部周边形成有横向增厚的悬空部220a,以缩小所述空气间隙201上方被所述支撑盖层30遮盖的开口尺寸。具体的,所述披覆膜220可利用等离子体化学气相沉积工艺(PECVD)形成,并可通过控制沉积工艺中的工艺参数,以形成具有悬空部220a的披覆膜220。
至此,即形成了多个传导部200在所述衬底10上,所述传导部200包括导电层210、粘附层230和披覆膜220。
在形成互连材料层的第二步骤中,具体参考图3d所示,形成一牺牲层201a在支撑基底上,针对形成最底层的互连材料层而言,所述牺牲层201a形成在所述衬底10上,并且所述牺牲层201a填充在相邻的所述传导部200之间。本实施例中,粘附层230和披覆膜220进一步覆盖衬底的表面,因此,所述牺牲层201a相应地形成在相邻的传导部200之间的披覆膜220上。
进一步的,所述牺牲层201a在一线路截断方向的宽度小于等于所述传导部200在同一线路截断方向的宽度。如此一来,在后续去除所述牺牲层201a以形成空气间隙时,则所形成的空气间隙在一线路截断方向的宽度相应地小于等于所述传导部200在同一线路截断方向的宽度。如此,可避免所形成的空气间隙的开口尺寸过大,从而有利于降低位于其上方的支撑盖层对所述空气间隙的不利凹入。
可以理解的是,利用牺牲层201填充相邻的传导部200之间的间隙,从而可避免后续所形成的支撑盖层30填充在相邻的传导部200之间的间隙中;并且,还可在互连结构的制备过程中,用于对其上方的互连材料层进行辅助支撑。
进一步的,所述牺牲层201a不覆盖所述传导部200的顶部,并且所述牺牲层201a的顶表面不高于所述传导部200的顶表面。本实施例中,所述牺牲层201a的顶表面与所述传导部200的顶表面齐平。
更进一步的,在每一互连材料层中的多个传导部200,其顶部表面之间的高度位置的差值小于等于所述支撑盖层30的厚度值。即,位于同一互连材料层20a中的多个传导层200的顶部位置相同或接近相同(例如,顶部位置的高度差值不超过传导部的高度值的10%),此时,可结合平坦化工艺,使所形成的牺牲层201a的顶表面和所述传导部200的顶表面齐平。如此一来,即可为后续制备上方的互连材料层时,提供一平坦的表面,例如图3e所示,所述支撑盖层30即形成在表面平坦的牺牲层201a和传导部200上。
具体的,所述牺牲层201a的形成方法例如为:首选,形成一牺牲材料层在所述衬底10上,所述牺牲材料层填充相邻的所述传导部200之间的空隙,并覆盖所述传导部200的顶部;接着,利用平坦化工艺对所述牺牲材料层进行平坦化过程。其中,所述平坦化工艺例如为化学机械研磨工艺或回刻蚀工艺,当采用化学机械研磨工艺时,即以所述传导部200为研磨停止层,使研磨过程停止于所述传导部200的顶部;当采用回刻蚀工艺时,则以所述传导部200为刻蚀停止层,使回刻蚀过程中刻蚀停止于所述传导部200的顶部。
至此,即形成了由所述牺牲层201a和所述传导部200共同构成的互连材料层20a。
如上所示,所有的互连材料层20a可采用相同的方法形成,即,当在支撑盖层30上制备互连材料层时,则所述传导部和牺牲层即相应地形成在支撑盖层30上。
重点参考图3f所示,根据互连材料层20a和支撑盖层30的形成步骤,执行至少一次的所述形成步骤的循环过程,从而形成多层依次堆叠的互连材料层20a在衬底10上。本实施例中,仅以形成3层互连材料层20a为例进行解释说明。
在步骤S130中,具体参考图3g所示,去除所述牺牲层,以暴露出所述传导部200的侧壁并形成一空气间隙201在相邻的所述传导部200之间,所述传导部200的侧壁暴露在所述空气间隙201中,可以理解的是,对应所述牺牲层的区域即构成所述空气间隙201。以及,每一层所述互连材料层中的多个所述传导部200构成了一层互连层20,因此,多层互连材料层构成了多层互连层20,多层所述互连层20和所述支撑盖层30依次交错地堆叠在所述衬底10上。
其中,可利用刻蚀工艺去除所述牺牲层。在刻蚀的过程中,刻蚀剂可沿着平行于衬底表面的方向而横向扩散至所述支撑盖层30的下方,进而可侧向刻蚀所述牺牲层,以去除牺牲层从而暴露出传导部200的非传导侧壁。
进一步的,在制备所述传导部200的非传导侧壁、牺牲层和支撑盖层300时,可通过选择相应的材质,以使所形成的传导部200的非传导侧壁和牺牲层之间,以及支撑盖层300和牺牲层之间,在去除牺牲层的刻蚀过程中均具备较大的刻蚀选择比,从而在完全去除所述牺牲层的同时,能够确保所述传导部200和所述支撑盖层30的完整性。具体的,本实施例中,传导部200的非传导侧壁由披覆膜220构成,因此,相应地所述牺牲层例如为氧化硅层,所述披覆膜220和所述支撑盖层30例如为氮化硅层。
此外,本实施例中,在披覆膜220和导电层210之间还形成有粘附层230,使披覆膜220能够更好的附着在导电层210上,从而在刻蚀剂的攻击下,仍然可确保披覆膜220的完整性。当然,即使在利用刻蚀剂去除牺牲层时,部分披覆膜230发生脱落,然而由于在导电层210上还形成有粘附层230,从而在所述粘附层230的保护下,仍然可确保导电层210不会受到影响。并且,所述粘附层230还可采用具有较强的抗刻蚀性能的材料(例如,氮氧化硅)形成,以进一步确保粘附层230的完整性。
基于以上所述的金属内连线的互连结构,本发明还提供了一种半导体器件,所述半导体器件包括如上所述的金属内连线的互连结构。例如,所述半导体器件为存储器,所述存储器包括一存储单元阵列和一外围电路,所述外围电路即可包括所述金属内连线的互连结构,以用于引出相应的信号。由于所述互连结构中的寄生电容得以减小,相应的有利于改善所述存储器的整体性能。
综上所述,本发明提供的金属内连线的互连结构中,相邻的传导部之间没有填充介质材料,而是利用空气实现相互分隔。与传统的填充有介质材料的金属内连线的互连结构相比,本发明中的互连结构由于低介电常数的空气,从而有效降低了互连结构的有效K值,使互连结构的寄生电容得以减小,进而可减小由寄生电容所带来的不利影响,例如有利于改善金属内连线的互连结构的RC延迟的问题。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (14)
1.一种金属内连线的互连结构,其特征在于,包括:
一衬底;
多层互连层,依次堆叠在所述衬底上,所述互连层包括多个传导部,相邻的所述传导部共同界定出一空气间隙,所述空气间隙位于相邻的所述传导部之间,并使所述传导部具有暴露在所述空气间隙中的非传导侧壁;其中,所述传导部包括一导电层和一披覆膜,所述披覆膜覆盖所述导电层的顶部和侧壁以及在所述传导部之间的所述空气间隙的底部,并且所述披覆膜在所述导电层的顶部周边形成有横向增厚的悬空部;以及,
至少一层支撑盖层,形成在相邻的所述互连层之间,所述支撑盖层贴附于其下方的所述互连层中的所述传导部的顶部并且遮盖其下方在相邻的所述传导部之间的所述空气间隙的上方,所述支撑盖层支撑其上方的所述互连层中的所述传导部,所述支撑盖层包括氮化硅层。
2.如权利要求1所述的金属内连线的互连结构,其特征在于,所述传导部还包括一粘附层,所述粘附层位于所述导电层和所述披覆膜之间而覆盖所述导电层的顶部和侧壁,所述披覆膜覆盖所述粘附层的表面。
3.如权利要求2所述的金属内连线的互连结构,其特征在于,所述粘附层包括氮氧化硅层。
4.如权利要求1所述的金属内连线的互连结构,其特征在于,所述导电层包括一金属层和分别位于所述金属层的顶部和底部的金属扩散阻挡层。
5.如权利要求1所述的金属内连线的互连结构,其特征在于,所述空气间隙在一线路截断方向的宽度等于小于所述传导部在同一线路截断方向的宽度。
6.如权利要求1至5中任一项所述的金属内连线的互连结构,其特征在于,在每一所述互连层中,多个所述传导部的顶表面之间的高度位置的差值小于等于所述支撑盖层的厚度值。
7.一种金属内连线的互连结构的形成方法,其特征在于,包括:
提供一衬底;
依次堆叠多层互连材料层和至少一层支撑盖层在所述衬底上,所述支撑盖层穿插在相邻的所述互连材料层之间,其中,所述互连材料层包括多个传导部和牺牲层,所述支撑盖层贴附于其下方的所述互连材料层中的所述传导部和所述牺牲层,以及所述支撑盖层支撑其上方的所述互连材料层;其中,所述互连材料层的形成方法包括:首先,形成多个导电层;接着,覆盖披覆膜在所述导电层的顶部和侧壁以形成传导部,并且所述披覆膜在所述导电层的顶部周边形成有横向增厚的悬空部;之后,形成牺牲层,所述牺牲层填充在相邻的所述传导部之间;以及,
去除所述牺牲层,以暴露出所述传导部的非传导侧壁并形成一空气间隙在相邻的所述传导部之间,所述传导部的非传导侧壁暴露在所述空气间隙中,每一层所述互连材料层中的多个所述传导部构成了一层互连层。
8.如权利要求7所述的金属内连线的互连结构的形成方法,其特征在于,依次堆叠的多层所述互连材料层中,位于最底层的所述互连材料层形成在所述衬底上,其余的所述互连材料层和所述支撑盖层交错堆叠在所述最底层的所述互连材料层上;其中,所述衬底和所述支撑盖层均构成一用于支撑所述互连材料层的支撑基底。
9.如权利要求8所述的金属内连线的互连结构的形成方法,其特征在于,在形成所述导电层之后以及形成所述披覆膜之前,还包括:
形成一粘附层在所述支撑基底上,所述粘附层覆盖所述导电层的顶部和侧壁,所述导电层、所述粘附层和所述披覆膜共同构成所述传导部。
10.如权利要求9所述的金属内连线的互连结构的形成方法,其特征在于,所述粘附层的形成方法包括:
形成氧化硅层在所述支撑基底上,所述氧化硅层覆盖所述导电层的顶部和侧壁;以及,
利用含氮气体对所述氧化硅层执行退火工艺,以使所述氧化硅层转变为氮氧化硅层,由所述氮氧化硅层构成所述粘附层。
11.如权利要求7所述的金属内连线的互连结构的形成方法,其特征在于,所述牺牲层的顶表面不高于所述传导部的顶表面。
12.如权利要求7所述的金属内连线的互连结构的形成方法,其特征在于,所述空气间隙在一线路截断方向的宽度等于小于所述传导部在同一线路截断方向的宽度。
13.如权利要求7至12中任一项所述的金属内连线的互连结构的形成方法,其特征在于,在每一所述互连材料层中,多个所述传导部的顶表面之间的高度位置的差值小于等于所述支撑盖层的厚度值。
14.一种半导体器件,其特征在于,包括权利要求1至6中任一项所述的金属内连线的互连结构。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711099969.9A CN107680953B (zh) | 2017-11-09 | 2017-11-09 | 金属内连线的互连结构及其形成方法、半导体器件 |
PCT/CN2018/114530 WO2019091421A1 (en) | 2017-11-09 | 2018-11-08 | Interconnection structure of metal lines, method of fabricating the same and semiconductor device |
US16/862,569 US11183421B2 (en) | 2017-11-09 | 2020-04-30 | Interconnection structure of metal lines, method of fabricating the same and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711099969.9A CN107680953B (zh) | 2017-11-09 | 2017-11-09 | 金属内连线的互连结构及其形成方法、半导体器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107680953A CN107680953A (zh) | 2018-02-09 |
CN107680953B true CN107680953B (zh) | 2023-12-08 |
Family
ID=61146201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711099969.9A Active CN107680953B (zh) | 2017-11-09 | 2017-11-09 | 金属内连线的互连结构及其形成方法、半导体器件 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11183421B2 (zh) |
CN (1) | CN107680953B (zh) |
WO (1) | WO2019091421A1 (zh) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107680953B (zh) * | 2017-11-09 | 2023-12-08 | 长鑫存储技术有限公司 | 金属内连线的互连结构及其形成方法、半导体器件 |
WO2020052630A1 (en) * | 2018-09-14 | 2020-03-19 | Changxin Memory Technologies, Inc. | Semiconductor device and methods for manufacturing thereof |
US11302641B2 (en) | 2020-06-11 | 2022-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned cavity strucutre |
US11482447B2 (en) * | 2020-07-08 | 2022-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming an integrated chip having a cavity between metal features |
CN111933688B (zh) * | 2020-09-18 | 2021-02-09 | 晶芯成(北京)科技有限公司 | 一种半导体结构及其制备方法 |
US11456210B2 (en) * | 2020-10-14 | 2022-09-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated circuit and method for manufacturing the same |
CN112928095B (zh) * | 2021-02-03 | 2022-03-15 | 长鑫存储技术有限公司 | 互连结构及其制备方法、半导体结构 |
US12068248B2 (en) * | 2021-03-30 | 2024-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor interconnection structure and methods of forming the same |
US11652054B2 (en) | 2021-04-21 | 2023-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dielectric on wire structure to increase processing window for overlying via |
CN113611655A (zh) * | 2021-06-11 | 2021-11-05 | 联芯集成电路制造(厦门)有限公司 | 半导体结构及其制作方法 |
US11842966B2 (en) | 2021-06-23 | 2023-12-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated chip with inter-wire cavities |
US12002749B2 (en) * | 2021-08-26 | 2024-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier and air-gap scheme for high performance interconnects |
US20230061501A1 (en) * | 2021-08-27 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device structure having air gap and methods of forming the same |
US11923306B2 (en) * | 2021-08-30 | 2024-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having air gaps and method for manufacturing the same |
US11923243B2 (en) * | 2021-08-30 | 2024-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having air gaps and method for manufacturing the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001053144A (ja) * | 1999-08-16 | 2001-02-23 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
CN101438388A (zh) * | 2006-05-04 | 2009-05-20 | 英特尔公司 | 用于金属互连的介电间隔件和形成该介电间隔件的方法 |
CN207409478U (zh) * | 2017-11-09 | 2018-05-25 | 睿力集成电路有限公司 | 金属内连线的互连结构及半导体器件 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5407860A (en) * | 1994-05-27 | 1995-04-18 | Texas Instruments Incorporated | Method of forming air gap dielectric spaces between semiconductor leads |
US20020145201A1 (en) * | 2001-04-04 | 2002-10-10 | Armbrust Douglas Scott | Method and apparatus for making air gap insulation for semiconductor devices |
FR2851373B1 (fr) * | 2003-02-18 | 2006-01-13 | St Microelectronics Sa | Procede de fabrication d'un circuit electronique integre incorporant des cavites |
US7811924B2 (en) * | 2008-06-16 | 2010-10-12 | Applied Materials, Inc. | Air gap formation and integration using a patterning cap |
JP4929254B2 (ja) * | 2008-09-02 | 2012-05-09 | 株式会社東芝 | 半導体装置の製造方法 |
US9006801B2 (en) * | 2011-01-25 | 2015-04-14 | International Business Machines Corporation | Method for forming metal semiconductor alloys in contact holes and trenches |
JP5734757B2 (ja) * | 2011-06-16 | 2015-06-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
CN102751237A (zh) * | 2012-07-03 | 2012-10-24 | 上海华力微电子有限公司 | 金属互连结构的制作方法 |
CN107680953B (zh) * | 2017-11-09 | 2023-12-08 | 长鑫存储技术有限公司 | 金属内连线的互连结构及其形成方法、半导体器件 |
-
2017
- 2017-11-09 CN CN201711099969.9A patent/CN107680953B/zh active Active
-
2018
- 2018-11-08 WO PCT/CN2018/114530 patent/WO2019091421A1/en active Application Filing
-
2020
- 2020-04-30 US US16/862,569 patent/US11183421B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001053144A (ja) * | 1999-08-16 | 2001-02-23 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
CN101438388A (zh) * | 2006-05-04 | 2009-05-20 | 英特尔公司 | 用于金属互连的介电间隔件和形成该介电间隔件的方法 |
CN207409478U (zh) * | 2017-11-09 | 2018-05-25 | 睿力集成电路有限公司 | 金属内连线的互连结构及半导体器件 |
Also Published As
Publication number | Publication date |
---|---|
US20200258772A1 (en) | 2020-08-13 |
CN107680953A (zh) | 2018-02-09 |
US11183421B2 (en) | 2021-11-23 |
WO2019091421A1 (en) | 2019-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107680953B (zh) | 金属内连线的互连结构及其形成方法、半导体器件 | |
US12051646B2 (en) | Metal line structure and method | |
JP4347637B2 (ja) | トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置 | |
US7990676B2 (en) | Density-conforming vertical plate capacitors exhibiting enhanced capacitance and methods of fabricating the same | |
TWI497591B (zh) | 製造具有自動對準介電帽之互連結構的結構及方法 | |
US8604618B2 (en) | Structure and method for reducing vertical crack propagation | |
US20100327422A1 (en) | Semiconductor chip, method of fabricating the same, and stack module and memory card including the same | |
CN107895721B (zh) | 存储器及其形成方法 | |
CN106033741B (zh) | 金属内连线结构及其制作方法 | |
US10062656B2 (en) | Composite bond structure in stacked semiconductor structure | |
WO2021159588A1 (zh) | 一种键合结构及其制造方法 | |
US11107726B2 (en) | Method for manufacturing bonding pad in semiconductor device | |
US11916018B2 (en) | Manufacturing method of connection structure of semiconductor device | |
CN104617035A (zh) | 半导体器件的形成方法 | |
US8119515B2 (en) | Bonding pad for anti-peeling property and method for fabricating the same | |
CN112670296B (zh) | 三维存储器结构及其制备方法 | |
CN102790032A (zh) | 一种互连结构及其形成方法 | |
CN108231544B (zh) | 改善多晶硅台阶侧面金属残留的方法 | |
TWI415221B (zh) | 使用襯墊層以防止金屬導線受到傷害之方法 | |
CN207409478U (zh) | 金属内连线的互连结构及半导体器件 | |
US7678661B2 (en) | Method of forming an insulating layer in a semiconductor device | |
TWI761223B (zh) | 動態隨機存取記憶體及其製造方法 | |
CN112838048A (zh) | 互连结构以及其制作方法 | |
CN221008947U (zh) | 半导体结构 | |
EP2648214B1 (en) | Methods of producing a semiconductor device with a through-substrate via |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20180928 Address after: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: CHANGXIN MEMORY TECHNOLOGIES, Inc. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: INNOTRON MEMORY CO.,Ltd. |
|
TA01 | Transfer of patent application right | ||
GR01 | Patent grant | ||
GR01 | Patent grant |