CN111933688B - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制备方法，其中，所述半导体结构包括：基板；第一介电层，位于所述基板上；多个金属结构，间隔位于所述第一介电层上；第二介电层，覆盖在所述多个金属结构的顶面和侧壁，以及所述第一介电层上；介孔层，位于所述第二介电层上；低介电常数区，位于每两个相邻的所述金属结构之间，为所述第二介电层和所述介孔层合围的区域。本发明能有效降低金属间的介电常数，减少寄生电容的产生。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制备方法。
背景技术
随着集成电路技术的发展，晶体管的特征尺寸越来越小，精细化程度越来越高，在这种情况下，对各半导体器件的每一部分做到精细化是必要的。比如，常用金属间介电层材料的介电常数普遍偏高，介电常数会产生金属间寄生电容，会对后续工艺的集成电路造成干扰，进而影响了集成电路的传送速度，同时，寄生电容还增加功耗，这些问题限制了后续集成电路性能的改进。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体结构及其制备方法，通过在每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围的区域中形成所述低介电常数区，能有效降低金属间的介电常数。
为实现上述目的及其他目的，本发明是采用如下技术方案来实现的，本发明提供一种半导体结构，包括：
基板；
第一介电层，位于所述基板上；
多个金属结构，间隔位于所述第一介电层上；
第二介电层，覆盖在所述多个金属结构的顶面和侧壁，以及所述第一介电层上；
介孔层，位于所述第二介电层上；
低介电常数区，位于每两个相邻的所述金属结构之间，为所述第二介电层和所述介孔层合围的区域；
其中，所述低介电常数区中的介电常数的范围为1.0～3.0。
在一实施例中，所述基板为晶圆，或者为包含有元件或电路的半导体结构。
在一实施例中，所述低介电常数区为空心结构。
在一实施例中，所述第一介电层为氧化硅层，所述第二介电层为氮化硅层。
在一实施例中，所述介孔层为具有介孔结构的二氧化硅层。
在一实施例中，所述金属结构包括：
附着层；
金属层，位于所述附着层上；以及
阻抗层，位于所述金属层上。
在一实施例中，所述附着层和所述阻抗层的材质为氮化钛或者钛。
本发明的目的还在于提供一种半导体结构的制备方法，其至少包括以下步骤：
提供一基板；
形成第一介电层于所述基板上；
间隔形成多个金属结构于所述第一介电层上；
形成第二介电层于所述多个金属结构的顶面和侧壁，以及所述第一介电层上；
形成介孔层于所述第二介电层上，其中，每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围形成有低介电常数区，所述低介电常数区中的介电常数的范围为1.0～3.0。
在一实施例中，形成所述介孔层和所述低介电常数区的方法至少包括以下步骤：
形成碳层于所述第二介电层上，并填充所述多个金属结构的间隙；
以所述第二介电层为停止层，对所述碳层进行平坦化处理；
形成第三介电层于所述第二介电层以及所述间隙处的所述碳层上；
进行加热处理，使所述第三介电层形成所述介孔层，使所述碳层转化为气体从所述介孔层排出，形成所述低介电常数区。
在一实施例中，所述第三介电层的组分为正硅酸乙酯溶胶。
在一实施例中，所述碳层的材质为无定形碳。
在本发明中，提供一种半导体结构及其制备方法，其中，通过在每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围的区域中形成所述低介电常数区，此区域具有较低的介电常数，能有效降低金属间的介电常数。所述低介电常数区例如为空心结构，由于空气具有较低的介电常数（k=1）特性，利用所述空心结构代替部分介电材料，这能有效降低金属间的介电常数，将所述半导体结构应用于后续工艺中，能减少寄生电容的产生，提高信号传输速度，降低集成电路的能耗。具体的，本发明利用碳能在高温条件生成气体的性质，再配合所述第三介电层在高温下生成介孔结构的特性，很好地形成了所述空心结构。本发明能有效改善后续产品的综合性能。本发明具有原理易懂，结构新颖，节约原料，降低成本等优点。
附图说明
图1：本发明一实施例中所述半导体结构的制备方法的流程示意图；
图2：本发明一实施例中在晶圆上形成所述附着膜、金属膜和阻抗膜的示意图；
图3：本发明一实施例中所述多个金属结构的示意图；
图4：本发明一实施例中形成所述第二介电层后的示意图；
图5：本发明一实施例中形成所述碳层后的示意图；
图6：本发明一实施例中对所述碳层平坦化处理后的示意图；
图7：本发明一实施例中形成所述第三介电层的示意图；
图8：本发明一实施例中经过加热处理后的所述半导体的结构示意图；
图9：本发明一实施例中三个所述半导体结构形成在所述晶圆上的示意图；
图10：本发明一实施例中三个所述半导体结构形成在一金属氧化物半导体结构上的示意图。
符号说明
100、基板；101、第一介电层；102、金属结构；1021、附着层；1022、金属层；1023、阻抗层；103、第二介电层；104、介孔层；105、凹槽；106、空心结构；107、碳层；108、第三介电层；109、第一钝化层；110、附着膜；111、金属膜；112、阻抗膜；113、第二钝化层；A、接触孔；B、通孔；C、垫片区；200、衬底；201、有源区；202、栅极；203、源极；204、漏极；205、浅沟槽隔离结构。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明通过在每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围的区域中形成所述低介电常数区，此区域具有较低的介电常数，能有效降低金属间的介电常数。所述低介电常数区例如为空心结构，由于空气具有较低的介电常数（k=1）特性，利用所述空心结构代替部分介电材料，这能有效降低金属间的介电常数，将所述半导体结构应用于后续工艺中，能减少寄生电容的产生，提高信号传输速度，降低集成电路的能耗。
请参阅图1至图10所示，在一实施例中，所述半导体结构包括但不限于，基板100，第一介电层101，多个金属结构102，第二介电层103和介孔层104。利用所述半导体结构作为金属间介电层，会有效减少寄生电容的产生。
请参阅图1至图10所示，在一实施例中，所述基板100例如为晶圆，或者为包含有元件或电路的半导体结构。具体的，所述晶圆材料例如为硅、锗、硅锗或碳化硅等，也例如是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还例如为其它的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在所述晶圆中，例如根据设计需求会注入一定的掺杂粒子，以改变电学参数。所述包含有元件或电路的半导体结构例如为金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)。
请参阅图1至图10所示，在一实施例中，所述第一介电层101位于基板100上。所述第一介电层101例如为二氧化硅层。所述第一介电层101的厚度例如为 20～50纳米，具体的，例如为20纳米，300纳米或者50纳米，又或者为其它适用于本发明的厚度。
请参阅图2和图3所示，在一实施例中，所述多个金属结构102间隔位于所述第一介电层101上，每相邻两个所述金属结构102之间具有凹槽105。具体的，所述多个金属结构102间隔排列在所述第一介电层101上，每相邻两个所述金属结构102之间会存在间隔，该间隔即为所述凹槽105。所述金属结构102包括但不限于，附着层1021，金属层1022和阻抗层1023，其中，所述金属层1022位于所述附着层1021上，所述阻抗层1023位于所述金属层1022上。所述金属层1022的材质为铝。所述附着层1021和所述阻抗层1023的材质例如为氮化钛或者钛，当选择钛时，所述附着层1021或所述阻抗层1021具有低电阻率和良好的阶梯覆盖，另外，钛能捕捉氧原子，可降低接触窗电阻和防止形成高电阻率的四氧化钨（WO4）和三氧化二铝（Al2O3）。当选择氮化钛时，例如所述附着层1021为氮化钛材质，所述阻抗层1023也为氮化钛材质，则所述附着层1021具有较高的电阻率，所述阻抗层1021能降低反射系数，氮化钛能防止例如钨的扩散，污染晶圆或者其它工艺流程中的半导体结构。
请参阅图4所示，在一实施例中，所述第二介电层103覆盖在所述多个金属结构102的顶面和侧壁，以及所述第一介电层101上。所述第二介电层103例如为氮化硅层。所述第二介电层103的厚度例如为20~100纳米，具体的，例如为20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米或者100纳米，又或者为其它适用于本发明的厚度。
请参阅图8所示，在一实施例中，所述介孔层104位于所述第二介电层103上。具体的，
每两个相邻的所述金属结构102之间，所述第二介电层103和所述介孔层104合围的区域为所述低介电常数区。在一实施例中，所述低介电常数区例如为空心结构106，所述空心结构106的介电常数k为1，所述空心结构106代替了原本需使用的介电材料，降低了介电常数。具体的，例如所述空心结构106的顶部与底部之间的垂直距离小于所述凹槽105侧壁上的所述第二介电层103的顶端与所述空心结构106的底部之间的垂直距离。所述介孔层104为具有介孔结构的二氧化硅层。
请参阅图1所示，在一实施例中，所述半导体结构的制备方法，其至少包括以下步骤：
S1、提供一基板；
S2、形成第一介电层于所述基板上；
S3、间隔形成多个金属结构于所述第一介电层上；
S4、形成第二介电层于所述多个金属结构的顶面和侧壁，以及所述第一介电层上；
S5、形成介孔层于所述第二介电层上，其中，每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围形成有低介电常数区。
具体的，在步骤S1中，所述基板100例如为晶圆，或者为包含有元件或电路的半导体结构。具体的，所述晶圆材料例如为硅、锗、硅锗或碳化硅等，也例如是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还例如为其它的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在所述晶圆中，例如根据设计需求会注入一定的掺杂粒子，以改变电学参数。所述包含有元件或电路的半导体结构例如为金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)、栅极结构或者其它工艺中的半导体结构。
具体的，在步骤S2中，请参阅图1和图9所示，所述第一介电层101例如为二氧化硅层。形成所述第一介电层101的方法例如是采用原子层沉积法（ALD），在其它一些实施例中，还可以实施例如湿氧化、物理气相沉积法（PVD）、化学气相沉积法（CVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、电镀及其他合适的工艺和/或它们的组合。具体的，若采用化学气相沉积法（CVD），则例如采用常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）或等离子增强化学气相淀积（PECVD）中的一种。
具体的，在步骤S3中，间隔形成多个金属结构102于所述第一介电层101上，每相邻两个所述金属结构102之间具有凹槽105。请参阅图1、图2和图3所示，在一实施例中，所述金属结构102包括但不限于，附着层1021、金属层1022和阻抗层1023，其中，于所述第一介电层101上形成一附着膜110，于所述附着膜110上形成金属膜111，于所述金属膜111上形成所述阻抗膜112，此处，所述附着膜110、金属膜111和阻抗膜112的形成方法例如采用物理气相沉积法（PVD），所述附着膜110和所述阻抗膜112的材质例如为氮化钛或者钛，所述金属膜111为铝膜。形成所述阻抗膜112后，通过金属蚀刻工艺，来刻蚀这三层膜，形成所述多个金属结构102以及所述凹槽105，使得每相邻两个所述金属结构102之间具有凹槽105，即形成凹凸式的类似城墙结构。所述金属刻蚀工艺例如为干法刻蚀或者湿法刻蚀，在本发明中，也可以采用湿法刻蚀与干法刻蚀相结合的工艺来进行刻蚀。
具体的，在步骤S4中，请参阅图4所示，形成所述第二介电层103于所述多个金属结构102的顶面和侧壁，以及所述第一介电层上101。所述第二介电层103例如为氮化硅层。形成所述二介电层103的方法例如是采用原子层沉积法（ALD），在其它一些实施例中，还可以实施例如湿氧化、物理气相沉积法（PVD）、化学气相沉积法（CVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、电镀及其他合适的工艺和/或它们的组合。具体的，若采用化学气相沉积法（CVD），则例如采用常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）或等离子增强化学气相淀积（PECVD）中的一种。
具体的，在步骤S5中，形成所述介孔层104于所述第二介电层103上，其中，每两个相邻的所述金属结构102之间，所述第二介电层103和所述介孔层104合围形成有低介电常数区。具体的，请参阅图5至图8所示，例如形成碳层107于所述第二介电层103上，并填充所述多个金属结构102的间隙即所述凹槽105，即位于所述凹槽105内的所述第二介电层107和位于所述凹槽105外的所述第二介电层103上，均形成有所述碳层107，使所述碳层107沉积满所述凹槽105，并高出一段距离，这个距离可根据具体工艺进行调整。以所述第二介电层103为停止层，对所述碳层107进行平坦化处理，由于所述碳层107的硬度比所述第二介电层103的硬度小，会使得对所述碳层107进行平坦化处理后，所述碳层107不与暴露于外的所述第二介电层103齐平，位于所述凹槽105内的所述碳层107的顶部有一部分被移除。形成第三介电层108于所述第二介电层103上和所述凹槽105内的所述碳层107上。形成完所述第三介电层108后，进行加热处理，所述第三介电层108经过加热处理，会形成具有介孔结构的所述介孔层104，所述碳层107经过加热处理，经过化学反应，生成气体，所述气体从所述介孔层104的介孔中排出，形成所述低介电常数区，所述低介电常数区中的介电常数的范围例如为1.0～3.0。在一实施例中，所述低介电常数区例如为空心结构106，所述空心结构106的介电常数为1，所述空心结构106有效降低了金属间的介电常数。所述碳层107的材质例如为无定形碳。所述第三介质层108的组分例如为正硅酸乙酯溶胶，所述正硅酸乙酯溶胶经过高温处理后，形成具有介孔结构的二氧化硅层。所述第三介质层108起到保护作用，进一步的，也防止在后续工艺中，有其它物质沉积到所述空心结构106中，保证所述空心结构106的稳定存在。
具体的，在步骤S5中，形成完所述第三介电层108后，进行加热处理，在进行加热处理的过程中，是将整个晶圆或者含有上述结构的半导体结构送入到一加热设备中进行高温处理，加热的条件为：加热温度例如350～500℃，通入的气体例如包括氧气和氮气，加热时间例如为1～2小时，所述加热设备例如为高温炉管或者其它适用于本发明的加热设备。
具体的，在步骤S5中，形成所述介孔层104的方法例如是采用原子层沉积法（ALD），在其它一些实施例中，还可以实施例如湿氧化、物理气相沉积法（PVD）、化学气相沉积法（CVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、金属有机CVD（MOCVD）、溅射、电镀及其他合适的工艺和/或它们的组合。具体的，若采用化学气相沉积法（CVD），则例如采用常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）或等离子增强化学气相淀积（PECVD）中的一种。形成所述碳层107的方法例如是将含有上述第二介电层103、所述多个金属结构102和所述第一介电层101的结构，送入至高温炉管中，通入丙烯（C3H6）气体，在250～300℃的温度下，所述丙烯气体转化成无定形碳，所述无定型碳沉积到所述第二介电层103上和所述凹槽105内，所述无定形碳沉积满所述凹槽105，并高出一段距离，这个距离可根据具体工艺进行调整。其中，所述丙烯的流量例如为4000~8000sccm，sccm是标准毫升/分钟。
请参阅图10所示，在一实施例中，所述基板100例如为金属氧化物半导体结构，本发明所述的半导体结构的个数例如为至少1个，例如1个，2个，3个，4个，5个，等等，所述基板100的结构不仅限于本发明所列举的金属氧化物半导体的结构。
请参阅图9至图10所示，在本实施例中，列举所述半导体结构的个数为3个进行说明。所述金属氧化物半导体例如包括衬底200，有源区201，栅极202，源极203，漏极204和浅沟槽隔离结构205，所述有源区201位于所述衬底200上，所述栅极202位于所述有源区201上。所述浅沟槽隔离结构205位于所述栅极202的两侧，且位于所述有源区201中。在所述栅极结构上形成所述第一介电层101，即在所述栅极202和所述有源区201上形成所述第一介电层101，接着继续形成所述半导体结构，具体的形成方法在上述半导体的制备方法中已详细说明，在此不再赘述。在制作完第一个所述半导体结构后，继续在所述第一个半导体结构的基础上继续形成第二个所述半导体结构，在所述第二个半导体结构上继续形成第三个所述半导体结构，所述第一个半导体结构中的所述多个金属结构102与所述栅极202或者所述有源区201之间通过接触孔A进行连接，所述第二个半导体结构与所述第三个半导体结构中的，位于竖直方向上的所述多个金属结构之间通过通孔B进行相互连接。在所述第三个半导体结构上例如再形成两层钝化层，分别为第一钝化层109和第二钝化层113，以起到保护作用，所述第一钝化层109例如为二氧化硅层，所述第二钝化层113例如为氮化硅层。所述第三个半导体结构中的多个金属结构上连接有垫片区C，用于与其它半导体结构实现相互连接。在一些集成电路的制作过程中，利用本发明的所述半导体结构，能减少寄生电容的产生，提高信号传输速度，降低集成电路的能耗。
综上所述，在本发明中，提供一种半导体结构及其制备方法，其中，通过在每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围的区域中形成所述低介电常数区，此区域具有较低的介电常数，能有效降低金属间的介电常数。所述低介电常数区例如为空心结构，由于空气具有较低的介电常数（k=1）特性，利用所述空心结构代替部分介电材料，这能有效降低金属间的介电常数，将所述半导体结构应用于后续工艺中，能减少寄生电容的产生，提高信号传输速度，降低集成电路的能耗。具体的，本发明利用碳能在高温条件生成气体的性质，再配合所述第三介电层在高温下生成介孔结构的特性，很好地形成了所述空心结构。本发明能有效改善后续产品的综合性能。本发明具有原理易懂，结构新颖，节约原料，降低成本等优点。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。
Claims (6)
1.一种半导体结构，其特征在于，包括：
基板；
第一介电层，位于所述基板上；
多个金属结构，间隔位于所述第一介电层上；
第二介电层，覆盖在所述多个金属结构的顶面和侧壁，以及所述第一介电层上；
介孔层，位于所述第二介电层上；
低介电常数区，位于每两个相邻的所述金属结构之间，为所述第二介电层和所述介孔层合围的区域；
其中，所述低介电常数区中的介电常数的范围为1.0～3.0；
其中，所述低介电常数区为空心结构；
其中，所述金属结构包括：
附着层；
金属层，位于所述附着层上；以及
阻抗层，位于所述金属层上；
其中，所述附着层和所述阻抗层的材质为氮化钛或者钛；
其中，所述金属层的材质为铝；
其中，所述第二介电层的厚度为20~100纳米；
其中，所述基板为晶圆或者金属氧化物半导体结构。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一介电层为氧化硅层，所述第二介电层为氮化硅层。
3.根据权利要求1所述的半导体结构，其特征在于，所述介孔层为具有介孔结构的二氧化硅层。
4.一种半导体结构的制备方法，其特征在于，其至少包括以下步骤：
提供一基板；
形成第一介电层于所述基板上；
间隔形成多个金属结构于所述第一介电层上；
形成第二介电层于所述多个金属结构的顶面和侧壁，以及所述第一介电层上；
形成介孔层于所述第二介电层上，其中，每两个相邻的所述金属结构之间，所述第二介电层和所述介孔层合围形成有低介电常数区，所述低介电常数区中的介电常数的范围为1.0～3.0；
其中，所述低介电常数区为空心结构；
其中，所述金属结构包括：
附着层；
金属层，位于所述附着层上；以及
阻抗层，位于所述金属层上；
其中，所述附着层和所述阻抗层的材质为氮化钛或者钛；
其中，所述金属层的材质为铝；
其中，所述第二介电层的厚度为20~100纳米；
其中，所述基板为晶圆或者金属氧化物半导体结构。
5.根据权利要求4所述的制备方法，其特征在于，形成所述介孔层和所述低介电常数区的方法至少包括以下步骤：
形成碳层于所述第二介电层上，并填充所述多个金属结构的间隙；
以所述第二介电层为停止层，对所述碳层进行平坦化处理；
形成第三介电层于所述第二介电层以及所述间隙处的所述碳层上；
进行加热处理，使所述第三介电层形成所述介孔层，使所述碳层转化为气体从所述介孔层排出，形成所述低介电常数区。
6.根据权利要求5所述的制备方法，其特征在于，所述第三介电层的组分为正硅酸乙酯溶胶。
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