CN116779530A - 半导体结构及其制作方法 - Google Patents
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Abstract
本申请实施例提供一种半导体结构及其制作方法，其中，半导体结构包括：多个导电线结构；相邻的两个导电线结构之间具有第一沟槽；隔离结构，部分填充第一沟槽且具有中空结构；中空结构的顶部开口尺寸小于中空结构的中部开口尺寸；隔离结构与两侧相邻的导电线结构之间均具有第二沟槽；盖层，至少覆盖导电线结构和隔离结构，中空结构与盖层形成有第一气隙；第二沟槽与盖层形成有第二气隙。
Description
技术领域
本申请实施例涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体器件的集成度越来越高，半导体器件的特征尺寸不断缩小，导电线之间的距离逐渐减小，导致半导体器件的性能降低。
如何降低导电线间的电容，进而降低半导体器件的寄生电容，是急需解决的技术问题。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个技术问题而提供一种半导体结构及其制作方法。
根据本申请实施例的第一方面，提供一种半导体结构，包括：多个导电线结构；相邻的两个导电线结构之间具有第一沟槽；隔离结构，部分填充第一沟槽且具有中空结构；中空结构的顶部开口尺寸小于中空结构的中部开口尺寸；盖层，至少覆盖导电线结构和隔离结构，中空结构与盖层形成有第一气隙。
上述方案中，隔离结构与两侧相邻的导电线结构之间均具有第二沟槽；第二沟槽与盖层形成有第二气隙。
上述方案中，第一气隙的尺寸大于第二气隙的尺寸。
上述方案中，位于隔离结构两侧的两个第二沟槽之间的尺寸基本相同。
上述方案中，隔离结构的材料包括介电常数小于3.9的低k介电材料。
上述方案中，第一沟槽的底面低于导电线结构的底面。
上述方案中，盖层至少填充中空结构的顶部；其中，第一气隙被盖层和隔离结构围绕；或者，盖层覆盖隔离结构侧壁、底面和至少填充中空结构的顶部；其中，第一气隙被盖层围绕。
根据本申请实施例的第二方面，提供一种半导体结构的制作方法，包括：形成多个导电线结构和相邻的两个导电线结构之间的第一沟槽；形成部分填充第一沟槽且具有中空结构的隔离结构；中空结构的顶部开口尺寸小于中空结构的中部开口尺寸；形成至少覆盖导电线结构和隔离结构的盖层，中空结构与盖层形成第一气隙。
上述方案中，隔离结构与导电线结构之间还具有第二气隙；形成隔离结构，包括：形成依次覆盖第一沟槽侧壁和底面的第一介质层和隔离结构；至少去除部分第一介质层，在导电线结构与隔离结构之间形成第二沟槽；形成至少覆盖导电线结构和隔离结构的盖层，还包括：形成至少覆盖第二沟槽的盖层，第二沟槽与盖层形成第二气隙。
上述方案中，形成隔离结构，包括：形成部分填充第一沟槽且具有开口的隔离材料层；对隔离材料层进行退火处理，得到隔离结构；其中，隔离结构的开口的深宽比大于隔离材料层的开口的深宽比。
本申请各实施例中，在导电线结构之间，得到部分填充第一沟槽且具有中空结构的隔离结构；其中，中空结构的顶部开口尺寸小于中空结构的中部开口尺寸，这种中空结构可以利于得到气隙(包括第一气隙)结构，可以降低导电线结构之间的耦合，从而降低导电线结构之间的寄生电容。
附图说明
图1A为本申请实施例提供的第一种半导体结构的截面示意图；
图1B为本申请实施例提供的第二种半导体结构的截面示意图；
图1C为本申请实施例提供的第三种半导体结构的截面示意图；
图1D为本申请实施例提供的第四种半导体结构的截面示意图；
图1E为本申请实施例提供的第五种半导体结构的截面示意图；
图2为本申请实施例提供的一种半导体结构的制作方法的流程示意图；
图3A至图3F为本申请实施例提供的第一种半导体结构制作过程的截面示意图；
图4A至图4F为本申请实施例提供的第二种半导体结构制作过程的截面示意图。
具体实施方式
下面将结合本申请实施方式及附图，对本申请实施方式中的技术方案进行清楚、完整地描述，所描述的实施方式仅仅是本申请的一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
随着半导体器件的特征尺寸不断缩小，导电线之间的距离逐渐减小，这样导电线之间的寄生电容对半导体器件的读写速度的影响就不能完全忽略，而需要特别重视与解决。
现有的技术中，利用在导电线之间形成气隙(air gap)结构，应用于降低导电线之间的寄生电容来提高半导体器件的速度。由于在相邻导电线间的间距的尺寸不尽相同，并不能保证相邻导电线间之间都能形成气隙结构，无法保证可以减小导电线之间的寄生电容，导致半导体器件的性能降低。
例如，相较而言，在导电线间的具有较小的间距的时候，可以形成较小的气隙，在导电线间的具有较大的间距的时候，无法形成气隙。
为解决现有技术中存在的至少一个技术问题，本申请提供一种半导体结构及其制作方法。
图1A为本申请实施例提供的第一种半导体结构的截面示意图；图1B为本申请实施例提供的第二种半导体结构的截面示意图；图1C为本申请实施例提供的第三种半导体结构的截面示意图；图1D为本申请实施例提供的第四种半导体结构的截面示意图；图1E为本申请实施例提供的第五种半导体结构的截面示意图。
参考图1A、图1B、图1C、图1D和图1E，根据本申请实施例的第一方面，提供一种半导体结构，包括：
多个导电线结构202；相邻的两个导电线结构202之间具有第一沟槽T1；
隔离结构208(或图1E的第五介质层304和第六介质层306)，部分填充第一沟槽T1且具有中空结构；中空结构的顶部开口尺寸小于中空结构的中部开口尺寸；
盖层，至少覆盖导电线结构和隔离结构208(或图1E的第五介质层304和第六介质层306)，中空结构与盖层214形成有第一气隙AG1。
本申请实施例中，半导体结构可以是易失性存储器芯片，例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片和静态随机存取存储器芯片，或者可以是非易失性存储器芯片，例如相变随机存取存储器芯片、磁阻随机存取存储器芯片、铁电随机存取存储器芯片和电阻随机存取存储器芯片。在一些示例实施例中，半导体结构可以是DRAM。
参考图1A、图1B、图1C和图1D，在一些实施例中，隔离结构208与两侧相邻的导电线结构之间均具有第二沟槽T2；第二沟槽T2与盖层214形成有第二气隙AG2。
本申请实施例中，在导电线结构202之间得到双层气隙(第一气隙AG1和第二气隙AG2)，并且在导电线结构202之间留下来的隔离结构208，大大降低导电线结构202之间的耦合。
在一些实施例中，第一气隙AG1的尺寸大于第二气隙AG2的尺寸。示例性地，在同一X-Y平面内，第一气隙AG1沿X方向的尺寸大于第二气隙AG2沿X方向的尺寸。
在一些实施例中，第二沟槽的尺寸小于中空结构的顶部开口尺寸。示例性地，第二沟槽T2的开口尺寸的范围为100nm～150nm。
在一些实施例中，位于隔离结构208两侧的两个第二沟槽T2的尺寸基本相同。示例性地，在同一X-Y平面内，位于隔离结构208两侧的两个第二沟槽的开口尺寸基本相同。
参考图1A、图1B、图1C、图1D和图1E，在一些实施例中，隔离结构208的材料包括介电常数小于3.9的低k介电材料。这样，低k介电材料有利于得到具有中空结构的隔离结构208，从而在隔离结构208的中空结构顶部的开口尺寸处得到快速封口的盖层，得到第一气隙AG1；同时，隔离结构208作为介电常数较低(low k)的材料(或称低k介电材料)，有利于降低导电线结构202之间的耦合(coupling)。
在一些实施例中，第一沟槽T1的底面低于导电线结构202的底面。
参考图1A和图1C，在一些实施例中，参考图1A，盖层204至少填充中空结构的顶部；其中，第一气隙AG1被盖层214和隔离结构208围绕；或者，参考图1C，盖层214覆盖隔离结构208侧壁、底面和至少填充中空结构的顶部；其中，第一气隙AG1被盖层214围绕。
参考图1A、图1B和图1C，在一些实施例中，第一沟槽T1的底面与隔离结构208之间包括第三介质层212，第三介质层212的顶面不高于导电线结构202的底面。
可以理解的是，相较于图1A，图1B的主要区别在于隔离结构208可以包括第一隔离层2081、第二隔离层2082和第三隔离层2083。相较于图1A，图1C的主要区别在于盖层214可以覆盖隔离结构208侧壁、底面和至少填充中空结构的顶部，第一气隙AG1被盖层214围绕。相较于图1A，图1D的主要区别在于隔离结构208的底面可以与第一沟槽T1的底面接触。相较于图1A，图1E的主要区别在于隔离结构(第五介质层304和第六介质层306构成的结构)与导电线结构202之间可以是第四介质层302，而不是气隙。
本申请实施例提供的半导体结构与下述实施例中的半导体结构的制作方法制作得到的半导体结构类似，对于本申请实施例未详尽披露的技术特征，请参照下述半导体结构的制作方法制作得到的半导体结构进行理解，这里不再赘述。
本申请各实施例中，在导电线结构之间，得到部分填充第一沟槽且具有中空结构的隔离结构；其中，中空结构的顶部开口尺寸小于中空结构的中部开口尺寸，这种中空结构可以利于得到气隙(包括第一气隙)结构，可以降低导电线结构之间的耦合，从而降低导电线结构之间的寄生电容。
图2为本申请实施例提供的一种半导体结构的制作方法的流程示意图。参考图2，根据本申请实施例的第二方面，提供一种半导体结构的制作方法，包括：
S201、形成多个导电线结构和相邻的两个导电线结构之间的第一沟槽；
S202、形成部分填充第一沟槽且具有中空结构的隔离结构；中空结构的顶部开口尺寸小于中空结构的中部开口尺寸；
S203、形成至少覆盖导电线结构和隔离结构的盖层，中空结构与盖层形成第一气隙。
应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。
图3A至图3F为本申请实施例提供的第一种半导体结构制作过程的截面示意图；图4A至图4F为本申请实施例提供的第二种半导体结构制作过程的截面示意图。
下面结合图2和图3A至图3F以及结合图2和图4A至图4F对本申请实施例提供的半导体结构的制作方法进行详细地说明。
需要说明的是，图3A至图3F，图4A至图4F中的每个图表示至少一个工艺步骤下的半导体结构的相同区域的剖视示意图；作为示例，图3A至图3F中的每个图仅示例性的展示了部分导电线结构及其周围结构的局部示意图。
这里及下文中，为了便于描述本申请实施例中第一方向和第二方向表示为与导电线结构的顶面平行的两个正交方向；第三方向为垂直于导电线结构的顶面的方向。其中，第二方向可以理解为导电线结构的延伸的方向，第一方向可以理解为与导电线结构的延伸的方向垂直的方向；第一方向可以表示为附图中的X方向；第二方向可以表示为附图中的Y方向；第三方向可以表示为附图中的Z方向。
参考图2和图3A至图3F，或者，参考图2和图4A至图4F，在执行步骤201之前，该半导体结构的制作方法还包括提供基底结构。
基底结构还包括衬底(图3A至图3F和图4A至图4F未示出)，导电线结构202位于衬底上。
这里，导电线结构202的材料包括铜及铜合金或者铝及铝合金。
在一些具体实施例中，衬底可以是封装衬底或印刷电路板，例如形成为诸如双马来酰亚胺三嗪(BT)、FR-4、ABF等聚合物材料的多个薄层(或堆叠件)的堆叠的堆叠件基底。然而，可以利用任何其它合适的基底，诸如硅中介层、硅衬底、有机衬底、陶瓷衬底等。
在一些具体实施例中，衬底可以包括硅锗、砷化镓、或其它合适的半导体材料。衬底可以还包括掺杂的区域，如P-阱、N-阱、和/或掺杂的有源区域如P+掺杂的有源区域。一方面，掺杂的有源区域可以位于其它区域中。
在一些具体实施例中，衬底还可以包括其它部件，如埋氧层、和/或外延层。另外，衬底可以是绝缘体上半导体，如绝缘体上硅。在其它实施例中，衬底可以包括掺杂的外延层、梯度半导体层，和/或还可以包括覆盖在其它不同类型的半导体层上的半导体层，如硅层在硅锗层上。在其它实例中，衬底可以包括还可以包括多层化合物半导体结构。
在一些具体实施例中，基底结构还包括与导电线结构相互连接的导电通孔结构104和金属线结构102。
这里，导电通孔结构104和金属线结构102的材料包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、导电氮化物、导电碳化物或其任何组合。
本申请实施例中示出了在半导体结构中堆叠的一层导电通孔结构104和一层金属线结构102，但是堆叠在半导体结构中的导电通孔结构104和金属线结构102的数量不限于此。例如，可以在半导体结构中堆叠二层或更多层(例如，三层)的导电通孔结构104和一层金属线结构102。
尽管在本示例实施例中示出了其中每一层导电通孔结构104和一层金属线结构102具有的通孔的数量，但是每一层导电通孔结构104和一层金属线结构102具有的数量不限于此。例如，可以在每一层导电通孔结构104的数量设置为一个、二个、三个或更多个(例如，十个)。衬底可以还包括隔离结构(图3A至图3F和图4A至图4F未示出)，如形成在衬底中的浅沟槽隔离部件，用于隔离有源区域(图3A至图3F和图4A至图4F未示出)和衬底的其它区域。在一个实例中，可以将有源区域配置成N沟道金属氧化物半导体(N-channel Metal-Oxide-Semiconductor，NMOS)器件或P沟道金属氧化物半导体(P-channel Metal-Oxide-Semiconductor，PMOS)器件。
衬底可以还包括覆盖在衬底上的假栅极和/或栅极结构(图3A至图3F和图4A至图4F未示出)，可以由各种金属层和通过各种对衬底的各个区域的蚀刻和/或图案化技术形成。
以下，参考图2和图3A至图3F进行详细说明。
执行步骤201，形成多个导电线结构和第一沟槽。
参考图3A，可以通过光刻-蚀刻工艺(Lithography-Etch，LE)，去除部分导电材料得到相互间隔的导电线结构202和隔离沟槽(图3A未示出)。
这里及以下，所采用的刻蚀(或去除)工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。例如，等离子体刻蚀工艺。所采用的沉积(或填充)工艺可以包括物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)等工艺。例如，采用等离子体增强化学的气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺。
在一些实施例中，继续蚀刻隔离沟槽底部的绝缘层103得到第一沟槽T1，第一沟槽T1的底面低于导电线结构202的底面。这样，第一沟槽T1的深宽比(aspect ratio)大于隔离构槽的深宽比，有利于后续工艺中第一气隙的形成。
在一些具体实施例中，继续蚀刻隔离沟槽底部的绝缘层103的厚度范围为100nm～120nm。也就是说，第一沟槽T1的深度与隔离沟槽的深度的差值范围为100nm～120nm。
这里，绝缘层103的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
执行步骤202，形成隔离结构。
在一些实施例中，隔离结构与导电线结构之间还具有第二气隙；
形成隔离结构，包括：
形成依次覆盖第一沟槽侧壁和底面的第一介质层和隔离结构；
至少去除部分第一介质层，在导电线结构与隔离结构之间形成第二沟槽；
形成至少覆盖导电线结构和隔离结构的盖层，还包括：
形成至少覆盖第二沟槽的盖层，第二沟槽与盖层形成第二气隙。
参考图3B，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在第一沟槽T1的侧壁、底面和导电线结构202顶面共形地沉积(deposited conformally)第一介质层204。
第一介质层204作为内衬氧化物(liner oxide)，既起到导电线结构202作用，又起到有利于后续工艺中第一气隙形成的作用。
这里，第一介质层204的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。示例性地，第一介质层204的材料包括硼磷硅玻璃(Boron-Phorsphorous-Silicon-Glass，BPSG)。硼磷硅玻璃含硼(B)元素、磷(P)元素的氧化硅(SiO2)，加入B、P可以降低工艺流程的温度，并且P吸附一些杂质离子，流动性比较好，可以作为层间介质层(InterlayerDielectric Layer，ILD)的平坦化的材料。
在一些具体实施例中，形成的第一介质层204的厚度范围为50nm～100nm。
参考图3C，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在第一介质层204的表面沉积第二介质层206。
第二介质层206具有中空结构，如图3C所示，第二介质层206的中空结构顶部的开口尺寸小于第二介质层206的中空结构中部的开口尺寸。这样，有利于后续工艺中可以在中空结构顶部的开口尺寸处快速封口的盖层，得到第一气隙。
在一些具体实施例中，第二介质层206的材料包括介电常数小于3.9的低k介电材料。
这里，低k介电材料是介电常数小于3.9(SiO2介电常数)的材料。示例性地，第二介质层206的材料包括硅碳氮(SiCN)、碳硅氧氢化物(SiCOH)、多晶硼氮薄膜(介电常数最小可以达到2.2)或者含氟氧化硅(介电常数2.7～3.7)。
这样，低k介电材料有利于形成中空结构的第二介质层206，从而有利于后续工艺中利用被保留下来的部分第二介质层206(可以参考图3F的隔离结构208)的中空结构得到第一气隙；同时，后续工艺中部分第二介质层206作为介电常数较低的材料(或称低k介电材料)最终会保留下来，有利于降低导电线结构202之间的耦合。
在一些具体实施例中，形成的第二介质层206的厚度大于第一介质层204的厚度。示例性地，第二介质层206的厚度范围为100nm～150nm。
参考图3D，采用干法刻蚀工艺去除位于导电线结构202顶面的第一介质层204表面的第二介质层206。
在一些具体实施例中，采用PECVD工艺，抓取探测结束摄谱仪(End PointDetector，EPD)信号，将位于导电线结构202顶面的第一介质层204表面的第二介质层206去除。
参考图3E，采用湿法刻蚀工艺至少去除位于导电线结构202侧壁的第一介质层204，得到第二沟槽T2和隔离结构208。
在一些具体实施例中，利用第一介质层204与隔离结构208之间具有的蚀刻选择比(etching selectivity)，将位于导电线结构202侧壁的第一介质层204去除，此时留下的第二介质层构成隔离结构208，以及得到位于隔离结构208与导电线结构202之间的第二沟槽T2。
示例性地，第一介质层204与隔离结构208之间具有高蚀刻选择比，例如，在同一刻蚀条件下，第一介质层204与隔离结构208之间的蚀刻选择比为8，采用湿法刻蚀工艺去除位于导电线结构202侧壁的第一介质层204，得到第二沟槽T2和隔离结构208。
这里，隔离结构208部分填充第一沟槽T1且具有中空结构(如图3E所示的第一中空结构R1)；中空结构的顶部开口尺寸OP1小于中空结构的中部开口尺寸OP2。这样，有利于后续工艺中可以在中空结构的顶部开口尺寸OP1处快速封口的盖层，得到第一气隙。
在一些具体实施例中，第二沟槽T2的开口尺寸小于中空结构(如图3E所示的第一中空结构R1)的中部开口尺寸OP2，或者，第二沟槽T2的开口尺寸小于中空结构(如图3E所示的第一中空结构R1)的顶部开口尺寸OP1。示例性地，第二沟槽T2的开口尺寸的范围为100nm～150nm。
在一些具体实施例中，位于隔离结构208两侧的两个第二沟槽的尺寸基本相同。示例性地，如图3E所示，在同一X-Y平面内，位于隔离结构208两侧的两个第二沟槽的开口(如图3E所示的第一中空结构R1的顶部开口)尺寸基本相同。
在一些具体实施例中，保留的第一介质层204位于第一沟槽T1的底部与隔离结构208之间。
执行步骤S203，形成第一气隙和第二气隙。
参考图3F，可以通过包括但不限于PVD工艺、CVD工艺等沉积形成至少覆盖导电线结构202和隔离结构208的盖层214。盖层214封住第一沟槽T1和第二沟槽T2的顶部开口，得到第一气隙AG1和第二气隙AG2。
这样，在导电线结构202之间得到双层气隙(第一气隙AG1和第二气隙AG2)，并且在导电线结构202之间留下来的隔离结构208，大大降低导电线结构202之间的耦合。
在一些具体实施例中，参考图3F，盖层214至少填充中空结构的顶部；其中，第一气隙AG1被盖层214和隔离结构208围绕；或者，参考图1C，盖层214覆盖隔离结构208侧壁、底面和至少填充中空结构的顶部；其中，第一气隙AG1被盖层214围绕。
这里，盖层214的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些具体实施例中，保留的第一介质层204与部分盖层的材料构成第三介质层212，第三介质层212的顶面不高于导电线结构202的底面。
在一些具体实施例中，采用PVD工艺，以硅烷(SiH4)、正硅酸乙酯(TEOS)、高浓度等离子体二氧化硅(High-Density Plasma Oxide，HDP Oxide)为原料，以高沉积速率(deposition rate)，例如沉积速率大于0.2nm/min，在第一沟槽T1和第二沟槽T2的顶部开口处进行快速封口，得到第一气隙AG1和第二气隙AG2。
在一些具体实施例中，第一气隙AG1的尺寸大于第二气隙AG2的尺寸。示例性地，如图3F所示，在同一X-Y平面内，第一气隙AG1沿X方向的尺寸大于第二气隙AG2沿X方向的尺寸。
在一些实施例中，执行步骤S203，形成第一气隙。具体地，可以参照上述图3A至图3D工艺步骤，在图3D的基础上形成盖层得到第一气隙，以此进行理解，具体详情这里不再赘述。
在一些实施例中，形成隔离结构，包括：
形成部分填充第一沟槽且具有开口的隔离材料层；
对隔离材料层进行退火处理，得到隔离结构；
其中，隔离结构的开口的深宽比大于隔离材料层的开口的深宽比。
参考图3C，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在第一介质层204的表面沉积第二介质层206，以及对沉积的第二介质层206进行退火处理，得到退火的第二介质层206，退火的第二介质层206的中孔结构的深宽比大于沉积的第二介质层206的中孔结构的深宽比，这样，有利于后续工艺(可以继续参考图3D至图3F)中可以在中空结构顶部的开口尺寸处快速封口的盖层，得到第一气隙。
在一些实施例中，参考图3C，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在第一介质层204的表面依次沉积第一隔离材料、第二隔离材料和第三隔离材料，第一隔离材料、第二隔离材料和第三隔离材料构成第二介质层206；以及，在此基础上，采用相同的后续工艺(可以继续参考图3D至图3F)，参考图1B，由第一隔离材料、第二隔离材料和第三隔离材料得到的相应的第一隔离层、第二隔离层和第三隔离层，第一隔离层2081、第二隔离层2082和第三隔离层2083构成隔离结构208。
在一些具体实施例中，位于第一沟槽中的第二隔离材料顶部的厚度小于位于第一沟槽中的第二隔离材料中部的厚度；位于第一沟槽中的第一隔离材料的沉积厚度基本相同；位于第一沟槽中的第三隔离材料的沉积厚度基本相同。
在一些具体实施例中，第二隔离材料的材料包括氧化硅，第一隔离材料的材料和第三隔离材料的材料包括介电常数小于3.9的低k介电材料。
这样，隔离结构208类似三明治结构，可以提高形成第一气隙AG1的制程能力以及降低导电线结构202之间的寄生电容。
在一些具体实施例中，第二隔离层2082顶部的厚度小于位于第二隔离层2082中部的厚度；第一隔离层2081的厚度基本相同；第三隔离层2083的厚度基本相同。
在一些具体实施例中，第二隔离层2082的材料包括但不限于氧化硅，第一隔离层2081的材料和第三隔离层2083的材料包括介电常数小于3.9的低k介电材料。
在一些实施例中，参考图3B，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在第一沟槽T1中形成覆盖的第一沟槽T1侧壁的第一介质层。以及，在此基础上，采用相同的后续工艺(可以继续参考图3C至图3F进行理解)，参考图1D，得到的隔离结构208，隔离结构208的底面与第一沟槽T1的底面接触。这样，相邻的导电线结构202之间包括气隙结构和隔离结构208，降低导电线结构202之间的寄生电容。
示例性地，相邻的导电线结构202之间包括第一气隙AG1和第二气隙AG2和作为低k介电材料的隔离结构208。
在第一介质层204的表面依次沉积第一隔离材料、第二隔离材料和第三隔离材料，第一隔离材料、第二隔离材料和第三隔离材料构成第二介质层206；以及，采用相同的后续工艺(可以继续参考图3D至图3F)，参考图1B，由第一隔离材料、第二隔离材料和第三隔离材料得到的相应的第一隔离层、第二隔离层和第三隔离层，第一隔离层、第二隔离层和第三隔离层构成隔离结构208。
以下参考图2和图4A至图4F进行详细说明。
执行步骤201，形成多个导电线结构和第一沟槽。
参考图4A，具体详情参考图3A的相关描述，这里不再赘述。
执行步骤202，形成隔离结构。
参考图4B，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在第一沟槽T1的侧壁、底面和导电线结构202顶面共形地沉积第四介质层302。
第四介质层302作为内衬氧化物，既起到导电线结构202作用，又起到有利于后续工艺中第一气隙形成的作用。
这里，第四介质层302的材料包括介电常数小于3.9的低k介电材料。示例性地，第四介质层302的材料包括碳掺杂氧化硅(介电常数2.7)。
在一些具体实施例中，形成的第四介质层302的厚度范围为10nm～30nm。
参考图4C，可以通过包括但不限于PVD工艺、CVD工艺等在第四介质层302的表面沉积第五介质层304。
第五介质层304具有第二中空结构R2，如图4所示，第五介质层304的第二中空结构R2顶部的开口尺寸小于第五介质层304的中第二空结构R2中部的开口尺寸。这样，有利于后续工艺中可以在中空结构顶部的开口尺寸处快速封口的盖层，得到第一气隙。
在一些具体实施例中，第五介质层304的材料包括由TEOS形成的氧化硅。
在一些具体实施例中，形成的第五介质层304的厚度大于第四介质层302的厚度。示例性地，第五介质层304的厚度范围为80nm～120nm。
参考图4D，采用合金化工艺(或热处理工艺)对第五介质层304进行处理。
合金化工艺的高温使得第五介质层304侧壁与底部的材料收缩，即，第五介质层304的第二中空结构R2中部和底部的尺寸变得更大，得到具有第三中空结构R3的第五介质层304，第三中空结构R3深宽比大于第二中空结构R2的深宽比。
这样，有利于后续工艺(可以继续参考图4E至图4F)中可以在中空结构顶部的开口尺寸处快速封口的盖层，得到第一气隙。
参考图4E，可以通过包括但不限于PVD工艺、CVD工艺、ALD工艺等在具有第三中空结构R3的第五介质层304表面共形地沉积具有第四中空结构R4的第六介质层306。
这里，第六介质层306的材料包括介电常数小于3.9的低k介电材料。示例性地，第四介质层302的材料包括碳掺杂氧化硅(介电常数2.7)。
在一些具体实施例中，形成的第六介质层306的厚度范围为10nm～30nm。
执行步骤S203，形成第一气隙。
参考图4F，可以通过包括但不限于PVD工艺、CVD工艺等沉积形成至少覆盖导电线结构202和第六介质层306的盖层214。盖层214封住第四中空结构R4的顶部开口，得到第一气隙AG1。
这样，在导电线结构202之间得到第一气隙AG1，并且在导电线结构202之间留下来的第四至第六介质层，大大降低导电线结构202之间的耦合。
在一些具体实施例中，类似地参考图3F的盖层，这里盖层至少填充第四中空结构R4的顶部开口；其中，第一气隙AG1被盖层214和第六介质层306围绕；或者，参考图4F，盖层214覆盖第六介质层306侧壁、底面和至少填充第四中空结构R4的顶部开口；其中，第一气隙AG1被盖层214围绕。
这里，盖层214的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些具体实施例中，采用PVD工艺，以SiH4、TEOS、HDP Oxide为原料，以高沉积速率，例如沉积速率大于0.2nm/min，在第一沟槽T1的顶部开口处进行快速封口，得到第一气隙AG1。
在一些具体实施例中，第五介质层304顶部的厚度小于位于第五介质层304中部的厚度；第四介质层302的厚度基本相同；第六介质层306的厚度基本相同。
在一些具体实施例中，第五介质层304的材料包括但不限于氧化硅，第四介质层302的材料和第六介质层306的材料包括介电常数小于3.9的低k介电材料。这里，低k介电材料包括硅碳氮(SiCN)、碳硅氧氢化物(SiCOH)、多晶硼氮薄膜(介电常数最小可以达到2.2)或者含氟氧化硅(介电常数2.7～3.7)。
这样，第四介质层302、第五介质层304和第六介质层306构成类似三明治结构，可以提高形成第一气隙AG1的制程能力以及降低导电线结构202之间的寄生电容。
本申请实施例提供的半导体结构的制作方法制作得到的半导体结构与上述实施例中的半导体结构类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本申请的优选实施方式，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。
Claims (10)
1.一种半导体结构，其特征在于，包括：
多个导电线结构；相邻的两个所述导电线结构之间具有第一沟槽；
隔离结构，部分填充所述第一沟槽且具有中空结构；所述中空结构的顶部开口尺寸小于所述中空结构的中部开口尺寸；
盖层，至少覆盖所述导电线结构和所述隔离结构，所述中空结构与所述盖层形成有第一气隙。
2.根据权利要求1所述的半导体结构，其特征在于，所述隔离结构与两侧相邻的导电线结构之间均具有第二沟槽；所述第二沟槽与所述盖层形成有第二气隙。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一气隙的尺寸大于所述第二气隙的尺寸。
4.根据权利要求3所述的半导体结构，其特征在于，位于所述隔离结构两侧的两个第二沟槽的尺寸基本相同。
5.根据权利要求1所述的半导体结构，其特征在于，所述隔离结构的材料包括介电常数小于3.9的低k介电材料。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一沟槽的底面低于所述导电线结构的底面。
7.根据权利要求1所述的半导体结构，其特征在于，
所述盖层至少填充所述中空结构的顶部；其中，所述第一气隙被所述盖层和所述隔离结构围绕；
或者，
所述盖层覆盖所述隔离结构侧壁、底面和至少填充所述中空结构的顶部；其中，所述第一气隙被所述盖层围绕。
8.一种半导体结构的制作方法，其特征在于，包括：
形成多个导电线结构和相邻的两个所述导电线结构之间的第一沟槽；
形成部分填充所述第一沟槽且具有中空结构的隔离结构；所述中空结构的顶部开口尺寸小于所述中空结构的中部开口尺寸；
形成至少覆盖所述导电线结构和所述隔离结构的盖层，所述中空结构与所述盖层形成第一气隙。
9.根据权利要求8所述的制作方法，其特征在于，所述隔离结构与所述导电线结构之间还具有第二气隙；
形成所述隔离结构，包括：
形成依次覆盖所述第一沟槽侧壁和底面的第一介质层和所述隔离结构；
至少去除部分所述第一介质层，在所述导电线结构与所述隔离结构之间形成所述第二沟槽；
形成至少覆盖所述导电线结构和所述隔离结构的盖层，还包括：
形成至少覆盖所述第二沟槽的所述盖层，所述第二沟槽与所述盖层形成所述第二气隙。
10.根据权利要求8所述的制作方法，其特征在于，形成所述隔离结构，包括：
形成部分填充所述第一沟槽且具有开口的隔离材料层；
对所述隔离材料层进行退火处理，得到所述隔离结构；
其中，所述隔离结构的开口的深宽比大于所述隔离材料层的开口的深宽比。
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|---|---|---|---|---|
| CN117238842A (zh) * | 2023-11-14 | 2023-12-15 | 合肥晶合集成电路股份有限公司 | 深沟槽的形成方法以及背照式图像传感器制造方法 |
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2023
- 2023-07-24 CN CN202310923103.4A patent/CN116779530A/zh active Pending
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| CN117238842B (zh) * | 2023-11-14 | 2024-03-08 | 合肥晶合集成电路股份有限公司 | 深沟槽的形成方法以及背照式图像传感器制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |