CN108133934B - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，该半导体装置包括：第一栅极图案，设置在基板的外围区域中；第二栅极图案，设置在基板的单元区域中；气隙，形成在第一栅极图案的侧壁上；以及绝缘件，形成在第二栅极图案的侧壁上，其中，气隙的介电常数与绝缘件的介电常数不同。

Description

半导体装置
本申请是申请日为2013年8月9日、申请号为201310345516.5、名称为“半导体装置及其制造方法”的专利申请的分案申请。
技术领域
本发明构思涉及半导体装置及其制造方法。
背景技术
电子技术的发展已经引起半导体装置的小型化。由于许多半导体装置目前需要快的操作速度和高精确性，所以正在开发用于这些装置的各种晶体管结构。
发明内容
本发明构思的示例性实施例提供了一种能够减少栅极与源极和/或漏极之间的电容耦合现象的半导体装置。
本发明构思的示例性实施例提供了一种能够减少栅极与源极和/或漏极之间的电容耦合现象的半导体装置的制造方法。
根据本发明构思的示例性实施例，提供了一种半导体装置，该半导体装置包括：第一栅极图案，设置在基板的外围区域中；第二栅极图案，设置在基板的单元区域中；第一绝缘件，形成在第一栅极图案的侧壁上；以及第二绝缘件，形成在第二栅极图案的侧壁上，其中，第一绝缘件的介电常数与第二绝缘件的介电常数不同，以及其中，第二绝缘件的高度大于第二栅极图案的高度。
第一栅极图案包括第一高介电常数栅极绝缘膜，第一高介电常数栅极绝缘膜形成在第一栅极图案的侧壁和底表面上，第二栅极图案包括第二高介电常数栅极绝缘膜，第二高介电常数栅极绝缘膜形成在第二栅极图案的侧壁和底表面上。
第一绝缘件包括气隙。
第一绝缘件的介电常数小于第二绝缘件的介电常数。
所述半导体装置还包括层间介电膜，层间介电膜设置在第二栅极图案上并且位于第二绝缘件之间。
根据本发明构思的示例性实施例，提供了一种半导体装置，该半导体装置包括：第一栅极图案，设置在基板的外围区域中；第二栅极图案，设置在基板的单元区域中；第一绝缘件，形成在第一栅极图案的侧壁上；以及第二绝缘件，形成在第二栅极图案的侧壁上，其中，第一绝缘件包括具有第一介电常数的上部和具有第二介电常数的下部，第一介电常数和第二介电常数彼此不同，以及其中，第二绝缘件具有与第一介电常数不同的第三介电常数。
第一绝缘件的上部包括气隙。
第一栅极图案包括高介电常数栅极绝缘膜，高介电常数栅极绝缘膜形成在第一栅极图案的侧壁和底表面上，第一绝缘件的下部的厚度小于形成在第一栅极图案的底表面上的高介电常数栅极绝缘膜的厚度。
根据本发明构思的示例性实施例，提供了一种半导体装置，该半导体装置包括：第一栅极图案，设置在基板的外围区域中；第二栅极图案，设置在基板的单元区域中；气隙，形成在第一栅极图案的侧壁上；以及绝缘件，形成在第二栅极图案的侧壁上，其中，气隙的介电常数与绝缘件的介电常数不同。
第一栅极图案包括第一高介电常数栅极绝缘膜，第一高介电常数栅极绝缘膜形成在第一栅极图案的侧壁和底表面上，第二栅极图案包括第二高介电常数栅极绝缘膜，第二高介电常数栅极绝缘膜形成在第二栅极图案的侧壁和底表面上。
气隙被衬里围绕。
衬里包括低介电常数的材料。
所述半导体装置还包括接触件，接触件电连接到外围区域中的源极/漏极，其中，接触件的顶表面高于第一栅极图案的顶表面，源极/漏极邻近第一栅极图案。
接触件的侧壁是阶梯式的，使得接触件的下部的宽度小于接触件的上部的宽度。
气隙的介电常数小于绝缘件的介电常数。
气隙专有地形成在外围区域中。
单元区域是静态随机存取存储器。
根据本发明构思的示例性实施例，提供了一种半导体装置，该半导体装置包括：第一栅电极，在基板的外围区域中设置在源极和漏极之间；第二栅电极，设置在基板的单元区域中；气隙，形成在第一栅电极的侧壁、源极的侧壁以及漏极的侧壁上；以及绝缘件，形成在第二栅电极的侧壁上。
第一栅电极包括第一高介电常数栅极绝缘膜，第一高介电常数栅极绝缘膜形成在第一栅电极的侧壁和底表面上，第二栅电极包括第二高介电常数栅极绝缘膜，第二高介电常数栅极绝缘膜形成在第二栅电极的侧壁和底表面上。
源极和漏极形成在基板中的沟槽中。
根据本发明构思的示例性实施例，提供了一种形成半导体装置的方法，该方法包括：在基板的外围区域中在第一虚设栅极图案的侧壁上形成第一间隔物，在基板的单元区域中在第二虚设栅极图案的侧壁上形成第二间隔物；在外围区域中在与第一虚设栅极图案邻近的第一沟槽中形成第一源极/漏极，在单元区域中在与第二虚设栅极图案邻近的第二沟槽中形成第二源极/漏极；形成代替第一虚设栅极图案的第一栅极图案，形成代替第二虚设栅极图案的第二栅极图案；去除第一间隔物以形成绝缘件；形成覆盖第一源极/漏极的层间介电膜；以及在形成层间介电膜之后形成接触件，其中，接触件穿过层间介电膜电连接到第一源极/漏极，其中，绝缘件的介电常数与第二间隔物的介电常数不同。
绝缘件包括气隙。
附图说明
通过参照附图对本发明构思的示例性实施例进行详细描述，本发明构思的上述和其他特征将会变得更加明显，在附图中：
图1是根据本发明构思的示例性实施例的半导体装置的剖视图；
图2和图3是示出了图1中示出的半导体装置的示例性实施例的剖视图；
图4是根据本发明构思的示例性实施例的半导体装置的剖视图；
图5是根据本发明构思的示例性实施例的半导体装置的剖视图；
图6是根据本发明构思的示例性实施例的半导体装置的剖视图；
图7是示出了图6中示出的半导体装置的示例性实施例的剖视图；
图8示出了图6中示出的栅极图案和绝缘层的应用示例；
图9是根据本发明构思的示例性实施例的半导体装置的剖视图；
图10a是根据本发明构思的示例性实施例的半导体装置的剖视图，图10b是示出了图10a中示出的半导体装置的示例性实施例的剖视图；
图11a和图11b是根据本发明构思的示例性实施例的半导体装置的剖视图；
图12是示出了图11a中示出的半导体装置的示例性实施例的剖视图；
图13是根据本发明构思的示例性实施例的半导体装置的图；
图14是图13中示出的半导体装置的剖视图；
图15是根据本发明构思的示例性实施例的半导体装置的图；
图16至图19是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图20是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图21是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图22至图24是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图25和图26是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图27是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图28至图30是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图31是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图32和图33是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图34是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图；
图35是包括根据本发明构思的示例性实施例的半导体装置的电子系统的框图；
图36和图37示出了根据本发明构思的示例性实施例的半导体装置可以应用到的半导体系统。
具体实施方式
在下文中，将参照附图详细地描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相同的附图标记在整个说明书和附图中可以表示相同的元件，例如层、膜、区域或基板。在附图中，为了清晰起见，可以夸大元件的厚度。
应该理解的是，当元件被称作“连接到”或“结合到”另一元件时，该元件可以直接连接到或结合到另一元件，或者可以存在中间元件。
还应该理解的是，当元件被称作在另一元件“上”时，该元件可以直接在另一元件上，或者也可以存在中间元件。
如这里所使用的，除非上下文另外明确指出，否则单数形式的“一种”、“一个”、“该”、“所述”也意图包括复数形式。
在下文中，将参照图1至图3描述根据本发明构思的示例性实施例的半导体装置。
图1是根据本发明构思的示例性实施例的半导体装置的剖视图，图2和图3是示出了图1中示出的半导体装置的示例性实施例的剖视图。
参照图1，根据本发明构思的示例性实施例的半导体装置包括基板10、第一栅极图案100、第二栅极图案200、第一绝缘层110和第二绝缘层210。半导体装置还可以包括围绕第一栅极图案100和第二栅极图案200的第一层间介电膜20以及形成在第一栅极图案100和第二栅极图案200上的第二层间介电膜30。
例如，可以在基板10上限定彼此不同的第一区域I和第二区域II。第一栅极图案100可以形成在第一区域I上，第二栅极图案200可以形成在第二区域II上。第一绝缘层110可以形成在第一栅极图案100的侧壁上并且可以具有与第一栅极图案100相同的高度。例如，第一绝缘层110可以由具有第一介电常数的绝缘材料制成。第二绝缘层210可以形成在第二栅极图案200的侧壁上并且可以具有与第二栅极图案200相同的高度。例如，第二绝缘层210可以由具有与第一介电常数不同的第二介电常数的绝缘材料制成。
第一区域I可以是例如包括用于驱动半导体装置的外围电路的外围电路区域。第二区域II可以是例如包括单元阵列(例如，静态随机存取存储器(SRAM))的区域。
第一栅极图案100和第一绝缘层110的顶表面可以处于相同的平面上。第一层间介电膜20的顶表面可以与第一栅极图案100的顶表面共面。同样，第二栅极图案200的顶表面可以与第一层间介电膜20的顶表面共面。另外，第二绝缘层210和第一层间介电膜20的顶表面可以在相同的平面上。
基板10可以是体硅(bulksilicon)或绝缘体上硅(SOI)。另外，基板10可以是硅基板或者可以包括硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓，但是基板10不限于此。
第一栅极图案100可以包括顺序地堆叠在基板10上的第一栅极绝缘膜100a和第一栅电极100b。第二栅极图案200可以包括顺序地堆叠在基板10上的第二栅极绝缘膜200a和第二栅电极200b。第一栅极绝缘膜100a和第二栅极绝缘膜200a可以包括例如SiO、SiON、GexOyNz、GexSiyOz、高介电常数材料及其组合。第一栅电极100b和第二栅电极200b可以包括多晶Si、多晶SiGe、掺杂的多晶Si、掺杂的多晶SiGe或金属。当第一栅极绝缘膜100a和第二栅极绝缘膜200a包括高介电常数的栅极绝缘膜时，在第一栅极绝缘膜100a和第一栅电极100b之间以及第二栅极绝缘膜200a和第二栅电极200b之间还可以形成阻挡膜(未示出)，以保护高介电常数的栅极绝缘膜。阻挡膜可以包括例如从由氮化钛(TiN)、氮化钽(TaN)及其组合组成的组中选择的至少一种。
第一绝缘层110和第二绝缘层210可以包括例如氧化硅膜、氮化硅膜及其组合。在具有不同的介电常数的第一绝缘层110和第二绝缘层210中，第一绝缘层110的介电常数可以小于第二绝缘层210的介电常数。例如，在根据本发明构思的当前实施例的半导体装置中，第一绝缘层110可以是氧化物膜、低介电常数的氧化物膜或者低介电常数的氮化物膜，第二绝缘层210可以是氮化物膜。例如，低介电常数的氧化物膜或者低介电常数的氮化物膜的介电常数可以在2至6的范围内。例如，第一绝缘层110可以包括SiO2、SiOCH、SiOF、SiCN、SiOCN及其组合。例如，SiO2可以具有3.9的介电常数，SiN可以具有6.2至7.0的介电常数，诸如SiOCN、SiCN、SiBN和SiBCN的低介电常数材料可以具有4.0至6.0的介电常数，空气可以具有1.0的介电常数。
这里使用的术语“介电常数”可以表示绝缘层的平均介电常数。因此，当绝缘层包括多种材料时，包括多种材料的绝缘层的介电常数表示包括多种材料的绝缘层的平均介电常数。
第一层间介电膜20和第二层间介电膜30可以包括例如氧化硅(SiO)或低介电常数材料，或者用杂质掺杂。低介电常数材料可以包括例如FOX(Flowable Oxide，可流动氧化物)、TOSZ(Tonen Silazane，Tonen硅氮烷)、USG(未掺杂的氧化硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PRTEOS(等离子体增强的正硅酸四乙酯)、FSG(氟硅酸盐玻璃)、HDP(高密度等离子体)、PEOX(等离子体增强的氧化物)及其组合。
将参照图2和图3描述根据本发明构思的当前实施例的半导体装置的示例性实施例。除了图2中示出的半导体装置包括具有气隙的第一绝缘层之外，它可与图1中示出的半导体装置基本上相同。另外，除了图3中示出的半导体装置包括具有衬里的第一绝缘层之外，它可与图1中示出的半导体装置基本上相同。
参照图2，第一绝缘层110可以具有第一气隙110a。第一气隙110a可以是由第一凹陷110r和第二层间介电膜30围成的空间。第一气隙110a可以接触第一栅极图案100、第一层间介电膜20和第二层间介电膜30。图2示出了具有第一气隙110a的第一凹陷110r的底表面是基板10，但是本发明构思的示例性实施例不限于此。换言之，在形成第一凹陷110r的过程中，在形成第一凹陷110r之前用于填充第一凹陷110r的一些材料可以保留在基板10上。
在图2或图3中示出的本发明构思的示例性实施例中，第二绝缘层210的介电常数可以大于具有第一气隙110a的第一绝缘层110的介电常数。由于第一气隙110a的介电常数可以是非常小的值，所以第二绝缘层210可以包括各种材料。例如，第二绝缘层210可以包括氧化硅膜、低介电常数的氧化物膜和氮化物膜中的至少一种。
在下面对图3的描述中，假定第一绝缘层110具有第一气隙110a。
参照图3，第一绝缘层110还可以包括衬里(liner)115。第一气隙110a可以形成在具有衬里115的第一凹陷110r中。例如，第一绝缘层110可以具有衬里115和位于衬里115内的第一气隙110a。第一绝缘层110的介电常数可以是衬里115和第一气隙110a的介电常数的平均值。
衬里115可以沿着第一凹陷110r共形地形成。可以使用具有良好的阶梯覆盖性的材料及其制造方法来形成衬里115。另外，为了减小第一绝缘层110的介电常数，可以使用具有低介电常数的材料形成衬里115。衬里115可以是例如氧化物膜或氮化物膜。例如，衬里115可以包括低介电常数的SiOCN、低介电常数的SiBN、SiN及其组合。
将参照图4描述根据本发明构思的示例性实施例的半导体装置。
图4是根据本发明构思的示例性实施例的半导体装置的剖视图。
参照图4，根据本发明构思的当前实施例的半导体装置可以包括形成在第一栅极图案100的两侧处的第一源极/漏极120。另外，根据本发明构思的当前实施例的半导体装置可以包括形成在第二栅极图案200的两侧处的第二源极/漏极220。第一源极/漏极120和第二源极/漏极220可以从基板10抬升。在抬升的第一源极/漏极120侧，第一气隙110a可以被基板10、第一栅极图案100、第一源极/漏极120、第一层间介电膜20和第二层间介电膜30围绕。图4示出了抬升的第一源极/漏极120和抬升的第二源极/漏极220的顶表面低于第一栅极图案100和第二栅极图案200的顶表面，但是本发明构思的示例性实施例不限于此。
从基板10抬升的第一源极/漏极120的顶表面可以低于第一栅极图案100的顶表面，从基板10抬升的第二源极/漏极220的顶表面可以低于第二栅极图案200的顶表面。
第一源极/漏极120和第二源极/漏极220可以形成在凹进基板10中的第一沟槽120t和第二沟槽220t中。形成在第一沟槽120t中的第一源极/漏极120和形成在第二沟槽220t中的第二源极/漏极220可以将施加给分别位于第一栅极图案100和第二栅极图案200之下的沟道区域的张应力或压应力最大化。为了将施加给沟道区域的张应力或压应力最大化，第一沟槽120t和第二沟槽220t可以具有各种形状。图4示出了第一沟槽120t和第二沟槽220t的截面是盒形，但是第一沟槽120t和第二沟槽220t的截面不限于此。例如，第一沟槽120t和第二沟槽220t的截面可以是西格玛(Σ)状。
抬升的第一源极/漏极120和抬升的第二源极/漏极220可以是例如外延生长的单晶半导体图案。当半导体装置是p型MOS(PMOS)晶体管时，由于半导体装置通过空穴工作，所以给基板10施加压应力。抬升的第一源极/漏极120和抬升的第二源极/漏极220的半导体图案可以由晶格常数比基板10的晶格常数大的材料制成。例如，当基板10由硅(Si)制成时，抬升的第一源极/漏极120和抬升的第二源极/漏极220可以由晶格常数比硅(Si)的晶格常数大的硅锗(SiGe)制成。当半导体装置是n型MOS(NMOS)晶体管时，由于半导体装置通过电子工作，所以对基板10施加张应力。抬升的第一源极/漏极120和抬升的第二源极/漏极220的半导体图案可以由晶格常数比基板10的晶格常数小的材料制成。例如，当基板10由硅(Si)制成时，抬升的第一源极/漏极120和抬升的第二源极/漏极220可以由晶格常数比硅(Si)的晶格常数小的碳化硅(SiC)制成。然而，当半导体装置是n型MOS(NMOS)晶体管时，形成在沟槽中的源极/漏极可以是抬升的硅外延膜。
根据前面所述，当形成在第一区域I和第二区域II中的晶体管分别是pMOS晶体管和nMOS晶体管时，可以形成抬升的源极/漏极。另外，即使形成在第一区域I和第二区域II中的晶体管是相同类型的，形成在第一区域I中的第一源极/漏极120和形成在第二区域II中的第二源极/漏极220也可以彼此不同。
将参照图5描述根据本发明构思的示例性实施例的半导体装置。
图5是根据本发明构思的示例性实施例的半导体装置的剖视图。
参照图5，第一栅极图案100可以包括第一高介电常数栅极绝缘膜102和第一金属栅电极104。第二栅极图案200可以包括第二高介电常数栅极绝缘膜202和第二金属栅电极204。第一栅极图案100可以形成在第三沟槽100t(形成在第一区域I上)中，第二栅极图案200可以形成在第四沟槽200t(形成在第二区域II上)中。第三沟槽100t和第四沟槽200t可以形成在第一层间介电膜20中。第一高介电常数栅极绝缘膜102可以共形地覆盖第三沟槽100t，第二高介电常数栅极绝缘膜202可以共形地覆盖第四沟槽200t。换言之，第一高介电常数栅极绝缘膜102可以以均一的厚度形成在第三沟槽100t的侧壁和底表面上。例如，第一高介电常数栅极绝缘膜102可以形成为具有杯状的截面。第一金属栅电极104可以形成在第一高介电常数栅极绝缘膜102上，第二金属栅电极204可以形成在第二高介电常数栅极绝缘膜202上。
第一栅极图案100和第二栅极图案200可以被第一层间介电膜20围绕并且暴露。在第一层间介电膜20中，第三沟槽100t可以具有第一绝缘层110作为它的侧壁，第四沟槽200t可以具有第二绝缘层210作为它的侧壁。第一高介电常数栅极绝缘膜102可以与第一绝缘层110接触，第二高介电常数栅极绝缘膜202可以与第二绝缘层210接触。由于第一绝缘层110可以包括第一气隙110a，所以第一高介电常数栅极绝缘膜102可以与第一气隙110a接触。然而，如果第一绝缘层110还包括衬里(例如，图3的115)，则第一高介电常数栅极绝缘膜102可以与衬里115接触。
第一金属栅电极104和第二金属栅电极204的侧表面可以被具有杯状截面的第一高介电常数栅极绝缘膜102和第二高介电常数栅极绝缘膜202围绕。
第一高介电常数栅极绝缘膜102和第二高介电常数栅极绝缘膜202可以包括例如从由氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和锌铌酸铅组成的组中选择的至少一种，但是它们不限于此。第一高介电常数栅极绝缘膜102还可以包括形成在第一高介电常数栅极绝缘膜102和基板10之间的化学栅极氧化物膜(未示出)，第二高介电常数栅极绝缘膜202还可以包括形成在第二高介电常数栅极绝缘膜202和基板10之间的化学栅极氧化物膜(未示出)。
在图5中示出的实施例中，第一金属栅电极104和第二金属栅电极204是单层，但是本发明构思的示例性实施例不限于此。第一金属栅电极104和第二金属栅电极204均可以由包括例如铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)及其合金的单层或多层形成。例如，第一金属栅电极104和第二金属栅电极204可以具有例如TiN-TaN-TiAl-TiN-Ti/Al的五层结构。
将参照图6至图8描述根据本发明构思的示例性实施例的半导体装置。
图6是根据本发明构思的示例性实施例的半导体装置的剖视图，图7是示出了图6中示出的半导体装置的示例性实施例的剖视图，图8示出了图6中示出的栅极图案和绝缘层的应用示例。
在图8中，如图6中所示的具有不同绝缘层的栅极图案被应用到鳍型晶体管FinFET(鳍式场效应晶体管)。图8沿着方向AA'截取的截面可以是图6中示出的第一区域I，图8沿着方向BB'截取的截面可以是图6中示出的第二区域II。
参照图6，第一层间介电膜20可以包括形成在同一水平上的第一层间介电膜图案22和第二层间介电膜图案24。第一层间介电膜图案22可以分别形成在第一栅极图案100和第二栅极图案200正上方。第二层间介电膜图案24可以分别形成在第一源极/漏极120和第二源极/漏极220正上方。这里使用的术语“同一水平”可以指第一层间介电膜图案22和第二层间介电膜图案24的顶表面是共面的。
第一层间介电膜图案22和第二层间介电膜图案24可以包括例如不同的材料。例如，第一层间介电膜图案22和第二层间介电膜图案24可以包括具有高蚀刻选择性的材料。这是为了允许在第一栅极图案100和第二栅极图案200上形成的接触件与在第一源极/漏极120和第二源极/漏极220上形成的接触件自对齐(self-align)的目的。第一层间介电膜图案22可以包括例如氮化物。第二层间介电膜图案24可以包括例如氧化硅或者低介电常数材料，或者可以用杂质掺杂。
第一层间介电膜图案22可以形成为接触第一栅极图案100和第二栅极图案200。第一层间介电膜图案22还可以形成在第一绝缘层110和第二绝缘层210正上方。换言之，形成在第一栅极图案100正上方的第一层间介电膜图案22可以延伸到第一绝缘层110。形成在第二栅极图案200正上方的第一层间介电膜图案22可以延伸到第二绝缘层210。可以通过填充第二层间介电膜图案24和第一栅极图案100之间的空间以及第二层间介电膜图案24和第二栅极图案200之间的空间来形成第一层间介电膜图案22。为此，第一层间介电膜图案22可以包括在其中形成的空隙。在图6中，第二层间介电膜图案24和第一层间介电膜图案22具有不同的厚度，但是本发明构思的示例性实施例不限于此。
在第二绝缘层210正上方延伸的第一层间介电膜图案22可以包括与第二绝缘层210不同的材料。第二绝缘层210的介电常数可以小于第一层间介电膜图案22的介电常数。例如，第一层间介电膜图案22可以包括氮化物膜，第二绝缘层210可以包括氧化物膜、低介电常数的氧化物膜或者低介电常数的氮化物膜。
参照图7，第二绝缘层210可以具有与第二栅极图案200不同的高度。换言之，第二绝缘层210的高度可以大于第二栅极图案200的高度。然而，第一绝缘层110和第一栅极图案100可以具有基本相同的高度。第一层间介电膜图案22可以在第一绝缘层110正上方延伸。然而，第一层间介电膜图案22形成在第二栅极图案200正上方而未在第二绝缘层210正上方。第二绝缘层210可以包括例如与第一层间介电膜图案22相同的材料，例如氮化物膜。第二栅极图案200可以被第二绝缘层210和第一层间介电膜图案22围绕。后面将参照图28至图30描述第二绝缘层210具有比第二栅极图案200大的高度的原因。
参照图8，第一鳍型晶体管可以形成在第一区域I上，第二鳍型晶体管可以形成在第二区域II上。第一鳍型晶体管可以包括沿方向Y1延伸的第一鳍F1、第一金属栅电极104、形成在第一沟槽120t中的第一源极/漏极120以及第一高介电常数栅极绝缘膜102。第一鳍型晶体管还可以包括将第一金属栅电极104与第一源极/漏极120绝缘的第一绝缘层110。在图6中，第一源极/漏极120之间的部分可以对应于第一鳍F1。第一高介电常数栅极绝缘膜102可以形成在第一鳍F1和第一金属栅电极104之间。第二鳍型晶体管可以包括沿着方向Y2延伸的第二鳍F2、第二金属栅电极204、形成在第二沟槽220t中的第二源极/漏极220以及第二高介电常数栅极绝缘膜202。第二鳍型晶体管还可以包括将第二金属栅电极204与第二源极/漏极220绝缘的第二绝缘层210。在图6中，第二源极/漏极220之间的部分可以对应于第二鳍F2。第二高介电常数栅极绝缘膜202可以形成在第二鳍F2和第二金属栅电极204之间。
第一绝缘层110的介电常数可以与第二绝缘层210的介电常数不同。例如，第一绝缘层110的介电常数可以小于第二绝缘层210的介电常数。第一绝缘层110可以包括第一气隙110a，并且还可以包括衬里(例如，图3中的115)。
将参照图9描述根据本发明构思的示例性实施例的半导体装置。
图9是根据本发明构思的示例性实施例的半导体装置的剖视图。
参照图9，根据本发明构思的当前实施例的半导体装置还可以包括形成在第一区域I上的第一接触件134以及形成在第二区域II上的第二接触件230和第三接触件234。第一接触件134可以电连接到第一源极/漏极120或者可以通过第一通孔132连接到第一源极/漏极120。第一区域I的半导体装置可以不包括连接到第一栅极图案100的接触件。第二接触件230可以与第二栅极图案200接触。第三接触件234可以电连接到第二源极/漏极220或者可以通过第二通孔232连接到第二源极/漏极220。根据半导体装置的构造，可以不设置第一通孔132和第二通孔232。
第一接触件134、第二接触件230和第三接触件234可以包括例如钨、铜、铝及其组合。第一通孔132和第二通孔232可以包括例如钨。
接触件可以不存在于第一区域I的第一栅极图案100上。换言之，如果接触件形成在第一绝缘层110上，例如包括第一气隙110a的第一绝缘层110上，则半导体装置的可靠性可能会劣化。例如，如果栅极图案的宽度减小，则连接到栅极图案的接触件的宽度也会减小。然而，由于光刻的加工余量，所以接触件宽度可能大于栅极图案。在这种情况下，接触件可能围绕栅极图案的侧壁的部分。在形成在栅极图案两侧处的绝缘层(例如，间隔物)包括气隙的情况下，接触件的一部分可能会沿着栅极图案电连接到沟道区域。当接触件和沟道区域之间建立电连接时，半导体装置的可靠性会受到影响。然而，如果第一绝缘层110不包括第一气隙110a而是仅包括低介电常数的氧化物膜，则接触件可以设置在栅极图案100上。
将参照图10a和图10b描述根据本发明构思的示例性实施例的半导体装置。本实施例示出了图6中示出的具有接触件的半导体装置。
图10a是根据本发明构思的示例性实施例的半导体装置的剖视图，图10b是示出了图10a中示出的半导体装置的示例性实施例的剖视图。
参照图10a，根据本发明构思的当前实施例的半导体装置可以包括形成在第一区域I上的第四接触件130以及形成在第二区域II上的第五接触件236。半导体装置还可以包括形成在第一层间介电膜20上的第二层间介电膜30。
第四接触件130可以电连接到第一源极/漏极120。与图9中示出的第一接触件134不同，第四接触件130可以在不使用例如通孔的媒介的情况下电连接到第一源极/漏极120。第四接触件130的下部可以被第二层间介电膜图案24围绕，第四接触件130的上部可以被第二层间介电膜30围绕。在第四接触件130与第一源极/漏极120接触的部分，第四接触件130的宽度可以小于第一源极/漏极120的顶表面的宽度。
第五接触件236可以电连接到第二栅极图案200。第五接触件236的下部可以被第一层间介电膜图案22围绕，第五接触件236的上部可以被第二层间介电膜30围绕。在示出的实施例中，在第二区域II中仅有第五接触件236形成在第二栅极图案200正上方，但是本发明构思的示例性实施例不限于此。换言之，另一个接触件可以形成在第二源极/漏极220正上方。在第五接触件236接触第二栅极图案200的部分，第五接触件236的宽度可以小于第二栅极图案200和第二绝缘层210的顶表面的宽度的总和。
第四接触件130和第五接触件236可以包括例如钨、铜、铝及其组合。
参照图10b，第四接触件130的下部可以具有第一宽度W1，第四接触件130的上部可以具有第二宽度W2。第四接触件130的下部的宽度W1可以小于第四接触件130的上部的宽度W2。在本发明构思示出的实施例中，第四接触件130的两侧壁都是阶梯式的，但是本发明构思的示例性实施例不限于此。例如，第四接触件130的一个侧壁可以是阶梯式的，第四接触件130的另一个侧壁可以是其上部和下部具有相同斜度的直线形。
第一宽度W1可以与形成在第四接触件130之下的第一源极/漏极120的宽度基本上相同。第四接触件130可以与第一绝缘层110叠置。例如，在第一层间介电膜图案22上突出的第四接触件130可以与第一绝缘层110叠置。第四接触件130的具有第一宽度W1的下部可以被第一层间介电膜图案22和第一绝缘层110围绕。第四接触件130的具有第二宽度W2的上部可以被第二层间介电膜30围绕。
如果第一绝缘层110(图10a和图10b的第一绝缘层110)具有第一气隙110a，则还可以形成围绕气隙的衬里，从而使得第一区域I的基板10与第四接触件130彼此电绝缘。
参照图10b，第五接触件236的下部可以具有第三宽度W3，第五接触件236的上部可以具有第四宽度W4。第五接触件236的下部的宽度W3可以小于第五接触件236的上部的宽度W4。
第二栅极图案200和第二绝缘层210的宽度的总和可以与第五接触件236的第三宽度W3基本上相同。在第二层间介电膜图案24上突出的第五接触件236可以与第二源极/漏极220叠置。第五接触件236的具有第三宽度W3的下部可以被第二层间介电膜图案24围绕。
将参照图11a至图12描述根据本发明构思的示例性实施例的半导体装置。
图11a和图11b是根据本发明构思的示例性实施例的半导体装置的剖视图，图12是示出了图11a中示出的半导体装置的示例性实施例的剖视图。图11b是图11a中的区域‘O’的放大图。除了第一绝缘层被分成两个区域之外，根据本发明构思的当前实施例的半导体装置与图5中示出的半导体装置基本上相同。
参照图11a和图11b，第一栅极图案100可以包括第一下栅极图案100-1和第一上栅极图案100-2。形成在第一栅极图案100的侧壁上的第一绝缘层110可以包括第一下绝缘层112和第一上绝缘层114。第一下绝缘层112可以形成为接触第一下栅极图案100-1。第一上绝缘层114可以形成为接触第一上栅极图案100-2。
可以形成第一下绝缘层112以保护处于基板10之下的沟道区域。另外，还可以形成第一下绝缘层112以调节第一绝缘层110的介电常数。第一下绝缘层112和第一上绝缘层114的边界面可以与基板10基本上齐平，但是本发明构思的示例性实施例不限于此。换言之，根据第一下绝缘层112的制造方法，第一下绝缘层112的顶表面可以是弯曲的表面或者具有不规则性的表面。
第一高介电常数栅极绝缘膜102可以具有第一厚度d1，第一下绝缘层112可以具有第二厚度d2。例如，第一高介电常数栅极绝缘膜102的第一厚度d1可以大于第一下绝缘层112的第二厚度d2，但是本发明构思的示例性实施例不限于此。
包括第一上绝缘层114和第一下绝缘层112的第一绝缘层110可以具有第一介电常数。第一绝缘层110的介电常数可以与第二绝缘层210的介电常数即第二介电常数不同。第一绝缘层110的介电常数可以小于第二绝缘层210的介电常数。在下面对图11a至图12的描述中，假定具有较小的介电常数的第一绝缘层110被分为上部和下部。然而，具有较大的介电常数的第二绝缘层210也可以被分为上部和下部。另外，第一绝缘层110和第二绝缘层210都可以被分为上部和下部。
第一下绝缘层112的介电常数可以大于例如第一上绝缘层114的介电常数。第一上绝缘层114可以包括例如第二气隙114a。在当前的实施例中，第一下绝缘层112可以包括氮化物膜、氧化物膜、低介电常数的氧化物膜和低介电常数的氮化物膜中的至少一种，第一上绝缘层114可以包括氧化物膜、低介电常数的氧化物膜和低介电常数的氮化物膜中的至少一种。
参照图12，第一上绝缘层114还可以包括衬里115。第二气隙114a可以形成在具有衬里115的第一上凹陷114r中。换言之，第一上绝缘层114可以包括衬里115和形成在衬里115中间的第二气隙114a。衬里115可以沿着第一上凹陷114r共形地形成。为了减小第一绝缘层110的介电常数，衬里115可以由低介电常数的材料制成。
将参照图13和图14描述根据本发明构思的示例性实施例的半导体装置。
图13是根据本发明构思的示例性实施例的半导体装置的图，图14是图13中示出的半导体装置的剖视图。
参照图9和图13，在根据本发明构思的当前实施例的半导体装置中，第二晶体管410和第三晶体管420可以设置在逻辑区域400中，第一晶体管510可以设置在SRAM形成区域500中。
第一晶体管510和第二晶体管410可以包括图9中示出的形成在第二区域II中的第二栅极图案200和第二绝缘层210，第三晶体管420可以包括图9中示出的形成在第一区域I中的第一栅极图案100和第一绝缘层110。
参照图9和图14，第一栅极接触件512形成在第一晶体管510的栅极图案上，该栅极图案具有形成在其侧壁上的第二绝缘层210。另外，第一源极/漏极接触件514形成在第一晶体管510的源极/漏极上。第二栅极接触件412形成在第二晶体管410的栅极图案上，该栅极图案具有形成在其侧壁上的第二绝缘层210。然而，在示出的实施例中，接触件不形成在第二晶体管410的源极/漏极上，但是本发明构思的示例性实施例不限于此。第二源极/漏极接触件422可以仅形成在第三晶体管420的源极/漏极上，而接触件不形成在第三晶体管420的栅极图案上，该栅极图案具有形成在其侧壁上的第一绝缘层110，第一绝缘层110包括第一气隙110a。
图13示出了逻辑区域400和SRAM形成区域500，但是本发明构思的示例性实施例不限于此。例如，本发明构思还可以应用于除了逻辑区域400之外的存储器形成区域，例如，动态随机存取存储器(DRAM)、磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)和相变随机存取存储器(PRAM)等。
将参照图15描述根据本发明构思的示例性实施例的半导体装置。
图15是根据本发明构思的示例性实施例的半导体装置的图。
参照图15，可以在基板10上限定第三区域III和第四区域IV。第三栅极图案300可以跨过第三区域III和第四区域IV形成在基板10上。第三栅极图案300的形成在第三区域III上的部分可以是第一部分302，第三栅极图案300的形成在第四区域IV上的部分可以是第二部分304。
第三绝缘层300a可以形成在第三栅极图案300的第一部分302的侧壁上，第四绝缘层300b可以形成在第三栅极图案300的第二部分304的侧壁上。第三绝缘层300a的介电常数可以与第四绝缘层300b的介电常数不同。换言之，第三栅极图案300可以被分为第一部分302和第二部分304，具有不同的介电常数的绝缘层可以分别形成在第一部分302和第二部分304的侧壁上。
例如，假定第三绝缘层300a的介电常数可以小于第四绝缘层300b的介电常数，并且第三绝缘层300a包括气隙。这里，用于与上互连线的电连接的接触件不形成在第三栅极图案300的第一部分302上，接触件可以仅形成在与第一部分302的侧表面相邻设置的源极/漏极上。然而，用于与上互连线的电连接的接触件可以形成在第三栅极图案300的第二部分304上，接触件还可以形成在与第二部分304的侧表面相邻设置的源极/漏极上。
在下文中，将参照图9和图16至图19描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图16至图19是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
在本发明构思的示例性实施例中，通过形成源极/漏极，然后去除虚设的栅极图案来形成包括高介电常数的栅极绝缘膜和金属栅电极的栅极图案。然而，在没有虚设的栅极图案的情况下，可以在形成顺序地堆叠在基板上的栅极绝缘膜和栅电极之后形成源极/漏极。另外，还可以这样形成栅极图案，即，形成包括栅极绝缘膜和虚设栅电极的虚设栅极图案，在虚设栅极图案的两侧形成源极/漏极，然后去除虚设栅电极以形成金属栅电极。
参照图16，在基板10上限定的第一区域I和第二区域II上形成第一虚设栅极图案100p和第二虚设栅极图案200p。第一虚设栅极图案100p和第二虚设栅极图案200p可以分别包括虚设栅极绝缘膜和虚设栅电极。第一间隔物140可以形成在第一虚设栅极图案100p的侧壁上，第二间隔物240可以形成在第二虚设栅极图案200p的侧壁上。第一间隔物140和第二间隔物240可以由具有第三介电常数的材料制成。例如，第一间隔物140和第二间隔物240可以是氮化物膜。
然后，为了形成源极/漏极，可以在第一间隔物140的两侧形成第一沟槽120t，可在第二间隔物240的两侧形成第二沟槽220t。根据例如半导体装置的类型，第一沟槽120t和/或第二沟槽220t可以具有各种截面。可以通过干法蚀刻、湿法蚀刻或者其组合来形成第一沟槽120t和第二沟槽220t。
可以在第一沟槽120t中形成第一源极/漏极120，可以在第二沟槽220t中形成第二源极/漏极220。第一源极/漏极120和第二源极/漏极220的顶表面可以从基板10抬升。可以通过外延生长例如半导体材料来形成抬升的第一源极/漏极120和抬升的第二源极/漏极220。可以通过例如化学气相沉积(CVD)或原子层沉积(ALD)来形成第一源极/漏极120和第二源极/漏极220。
可以在基板10上形成覆盖第一虚设栅极图案100p和第二虚设栅极图案200p的绝缘膜(未示出)。然后，可以将绝缘膜平坦化以暴露第一虚设栅极图案100p和第二虚设栅极图案200p。可以通过将绝缘膜平坦化来形成围绕第一虚设栅极图案100p和第二虚设栅极图案200p的侧表面的第一层间介电膜20。第一间隔物140和第二间隔物240的通过第一层间介电膜20暴露的上部的宽度可以与第一间隔物140和第二间隔物240的接触基板10的下部的宽度基本上相同，但是本发明构思的示例性实施例不限于此。第一间隔物140和/或第二间隔物240的上部可以具有足够大的宽度，以在后续的工艺中去除第一间隔物140和/或第二间隔物240。
参照图17，可以在第一区域I上形成第一栅极图案100，第一栅极图案100具有设置在其侧壁上的第一间隔物140，可以在第二区域II上形成第二栅极图案200，第二栅极图案200具有设置在其侧壁上的第二间隔物240。第一栅极图案100可以包括第一高介电常数栅极绝缘膜102和第一金属栅电极104。第二栅极图案200可以包括第二高介电常数栅极绝缘膜202和第二金属栅电极204。
例如，可以通过去除第一虚设栅极图案(图16中的100p)来在第一层间介电膜20中形成第三沟槽100t，可以通过去除第二虚设栅极图案(图16中的200p)来在第一层间介电膜20中形成第四沟槽200t。第三沟槽100t可以具有第一间隔物140作为它的侧壁，第四沟槽200t可以具有第二间隔物240作为它的侧壁。第三沟槽100t和第四沟槽200t可以分别暴露基板10，但是本发明构思的示例性实施例不限于此。
在第三沟槽100t和第四沟槽200t中形成第一高介电常数栅极绝缘膜102和第二高介电常数栅极绝缘膜202之前，可以在第一区域I和第二区域II上的暴露的基板10上形成化学氧化硅膜(未示出)。化学氧化硅膜改善基板10与第一高介电常数栅极绝缘膜102和第二高介电常数栅极绝缘膜202之间的结合，由此减少了界面缺陷并改善了半导体装置的可靠性。可以通过使用例如化学材料处理基板10来形成化学氧化硅膜。例如，使用含有氧源材料和氨(NH3)的溶液处理基板10，氧源材料氧化基板10的预定的区域，由此形成化学氧化硅膜。这里，过氧化氢可以被用作氧源材料，但是氧源材料不限于此。
可以在第三沟槽100t中共形地形成第一高介电常数栅极绝缘膜102，可以在第四沟槽200t中共形地形成第二高介电常数栅极绝缘膜202。换言之，第一高介电常数栅极绝缘膜102可以以均一的厚度形成在第三沟槽100t的底表面和侧表面上，第二高介电常数栅极绝缘膜202可以以均一的厚度形成在第四沟槽200t的底表面和侧表面上。可以通过例如CVD、物理气相沉积(PVD)或ALD形成第一高介电常数栅极绝缘膜102和第二高介电常数栅极绝缘膜202。
可以在第一高介电常数栅极绝缘膜102上形成第一金属栅电极104，可以在第二高介电常数栅极绝缘膜202上形成第二金属栅电极204。可以通过例如CVD、PVD或ALD来形成第一金属栅电极104和第二金属栅电极204。
参照图18，可以去除第一间隔物140，由此形成第一凹陷110r。在形成覆盖第二区域II的钝化膜图案(未示出)之后，可以去除第一区域I的第一间隔物140。可以通过例如干法蚀刻、湿法蚀刻或者其组合来去除第一间隔物140。当通过干法蚀刻去除第一间隔物140时，可以通过各向异性蚀刻、各向同性蚀刻或者它们的组合来去除第一间隔物140。在去除第一间隔物140的过程中，仅第一间隔物140被选择性地去除。因此，第一间隔物140与第一栅极图案100或第一层间介电膜20相比可以具有高的蚀刻选择性。例如，第一间隔物140相对于第一金属栅电极104或第一层间介电膜20的蚀刻选择性可以是3:1或更大。
第一凹陷110r可以具有第一栅极图案100和第一源极/漏极120作为它的侧壁，可以具有基板10作为它的底表面。在示出的实施例中，第一区域I的基板10通过第一凹陷110r被暴露，但是本发明构思的示例性实施例不限于此。换言之，第一间隔物140的一部分可以保留在第一凹陷110r和基板10之间。
参照图19，可以形成完全覆盖第一区域I和第二区域II的第二层间介电膜30。可以由第一区域I上的第二层间介电膜30在第一栅极图案100的侧壁处形成第一气隙110a。换言之，可以在第一栅极图案100的侧壁上形成具有第一介电常数的第一绝缘层110。第二区域II上的第二层间介电膜30可以覆盖第二栅极图案200和第二间隔物(图18中的240)。第二间隔物可以对应于形成在第二栅极图案200的侧壁上的第二绝缘层210。第二绝缘层210的第二介电常数可以与第二间隔物的介电常数相同。因此，具有不同的介电常数的第一绝缘层110和第二绝缘层210分别形成在第一栅极图案100和第二栅极图案200的侧壁上。
第二层间介电膜30可以包括例如氧化硅(SiO)或低介电常数的材料，或者可以用杂质掺杂。可以通过例如CVD形成第二层间介电膜30。第二层间介电膜30可以由具有低的阶梯覆盖性的材料制成。如果第二层间介电膜30由具有高的阶梯覆盖性的材料制成，则它会大量地陷入第一凹陷110r中，由此减小第一气隙110a的尺寸。另外，第二层间介电膜30会填充第一凹陷110r，从而不会形成气隙。尽管未示出，但第二层间介电膜30的一部分可以陷入第一凹陷110r中，由此填充第一凹陷110r的上部。
参照图9，可在第一区域I上在第一源极/漏极120上形成第一通孔132和第一接触件134，从而电连接到第一源极/漏极120。可在第二区域II的第二栅极图案200上形成第二接触件230，从而电连接到第二栅极图案200。
在下文中，将参照图9和图16至图20描述根据本发明构思的示例性实施例的半导体装置的制造方法。除了形成衬里之外，本实施例与前述的实施例基本上相同。
图20是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图20，还可以形成共形地覆盖第一凹陷110r的衬里115。由于衬里115以均一的厚度形成在第一凹陷110r中，所以可以使用具有高的阶梯覆盖性的材料及其沉积方法来形成衬里115。衬里115可以是例如通过ALD形成的氧化物膜或氮化物膜。
在形成衬里115之后，可以形成完全覆盖第一区域I和第二区域II的第二层间介电膜30。由于第二层间介电膜30形成在具有衬里115的第一凹陷110r上，所以可以形成第一气隙110a。
在下文中，将参照图9、图16至图18和图21来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图21是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图21，可以用绝缘材料142来填充第一凹陷110r。第二层间介电膜30覆盖用绝缘材料142填充的第一凹陷110r，由此形成第一绝缘层110。具有绝缘材料142的第一绝缘层110可以具有第一介电常数。绝缘材料142可以形成为例如氧化物、低介电常数的氧化物或者低介电常数的氮化物。例如，绝缘材料142可以包括SiO2、SiOCH、SiOF、SiCN、SiOCN或者其组合。位于第二区域II上的第二层间介电膜30可以覆盖第二栅极图案200和第二间隔物(图18中的240)。第二间隔物成为形成在第二栅极图案200的侧壁上的第二绝缘层210。由于由氮化物膜形成的第二间隔物(图18中的240)的介电常数与绝缘材料142的介电常数不同，所以在第一栅极图案100和第二栅极图案200的侧壁上形成具有不同的介电常数的第一绝缘层110和第二绝缘层210。
例如，可以在第一区域I上形成覆盖第一凹陷110r的绝缘材料膜(未示出)。绝缘材料膜可以填充第一凹陷110r并且可以覆盖第一栅极图案100。绝缘材料膜也可以覆盖第一区域I和第二区域II两者。由于绝缘材料膜能够填充第一凹陷110r，所以绝缘材料膜可以由具有高的阶梯覆盖性的材料制成。另外，可以使用具有高的阶梯覆盖性的沉积方法来形成绝缘材料膜。例如，可以使用ALD、CVD、等离子体增强CVD(PECVD)、旋涂玻璃(SOG)和可流动(flowable)CVD(FCVD)中的一种来形成绝缘材料膜。在形成绝缘材料膜之后，执行回蚀工艺以暴露第一栅极图案100和第二栅极图案200。在暴露的第一栅极图案100和第二栅极图案200上形成第二层间介电膜30，由此形成第一绝缘层110和第二绝缘层210。
在下文中，将参照图9、图16、图17和图22至图24来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图22至图24是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图22，同时去除第一间隔物140和第二间隔物240，由此形成位于第一栅极图案100的侧壁上的第一凹陷110r和位于第二栅极图案200的侧壁上的第二凹陷210r。去除第一间隔物140和第二间隔物240的方法以及第一间隔物140或第二间隔物240相对于第一栅极图案100、第二栅极图案200或者第一层间介电膜20的蚀刻选择性与以上参照图18描述的基本上相同，因此将省略对其的重复说明。
参照图23，在第一区域I上形成覆盖第一凹陷110r的第一光致抗蚀剂膜图案51。第二区域II上的第二凹陷210r被暴露，而没有第一光致抗蚀剂膜图案51。在第二区域II上形成绝缘材料膜，由此覆盖暴露的第二凹陷210r和第二栅极图案200。之后，执行回蚀工艺以暴露第二栅极图案200，由此在第二栅极图案200的侧壁上形成第二绝缘层210。
参照图24，在通过用绝缘材料142填充第二凹陷210r来形成第二绝缘层210之后，可以去除第一光致抗蚀剂膜图案51。第一光致抗蚀剂膜图案51的去除暴露第一凹陷110r。不使用除了空气之外的材料填充暴露的第一凹陷110r。在暴露第一凹陷110r之后，可以形成完全覆盖第一区域I和第二区域II的第二层间介电膜30。可以在第一栅极图案100的侧壁处形成第一气隙110a。在第一栅极图案100的侧壁上形成具有第一介电常数并且包括第一气隙110a的第一绝缘层110，在第二栅极图案200的侧壁上形成具有第二介电常数并且包括绝缘材料142的第二绝缘层210。由于空气和绝缘材料142的介电常数彼此不同，因此具有不同介电常数的第一绝缘层110和第二绝缘层210分别形成在第一栅极图案100和第二栅极图案200的侧壁上。
在下文中，将参照图9、图16、图17、图22和图24至图26来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图25和图26是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图25，可以形成覆盖第一区域I和第二区域II的绝缘材料膜(未示出)。绝缘材料膜可以完全填充第一凹陷110r(图26中的110r)和第二凹陷210r(图26中的210r)。然后，可以执行回蚀工艺以暴露第一栅极图案100和第二栅极图案200。可以用绝缘材料142填充第二凹陷210r，由此在第二栅极图案200的侧壁上形成第二绝缘层210。也可以用绝缘材料142填充第一凹陷110r。
参照图26，可以在第二区域II上形成覆盖第二栅极图案200和第二绝缘层210的第二光致抗蚀剂膜图案52。使用作为蚀刻掩模的第二光致抗蚀剂膜图案52去除填充第一凹陷110r的绝缘材料142。不使用除了空气之外的材料填充暴露的第一凹陷110r。
参照图24，在去除第一凹陷110r中的绝缘材料142之后，可以去除第二光致抗蚀剂膜图案52。在去除第二光致抗蚀剂膜图案52之后，可以形成完全覆盖第一区域I和第二区域II的第二层间介电膜30。可以在第一栅极图案100的侧壁处形成第一气隙110a。在第一栅极图案100和第二栅极图案200的侧壁上分别形成具有不同介电常数的第一绝缘层110和第二绝缘层210。
在下文中，将参照图9、图16、图17、图22、图25和图27来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图27是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图27，可以在用绝缘材料142填充的第一凹陷110r和第二凹陷210r上形成第二层间介电膜30。第二层间介电膜30可以完全覆盖第一区域I和第二区域II二者。第二层间介电膜30覆盖第一凹陷110r和第二凹陷210r，由此分别在第一栅极图案100和第二栅极图案200的侧壁上形成第一绝缘层110和第二绝缘层210。由于通过用绝缘材料142填充第一凹陷110r和第二凹陷210r来形成第一绝缘层110和第二绝缘层210，所以第一绝缘层110的第一介电常数和第二绝缘层210的第二介电常数可以彼此相同。
在下文中，将参照图10a、图16、图17和图28至图30来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图28至图30是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图28，使暴露的第一栅极图案100和暴露的第二栅极图案200凹进，以使得第一栅极图案100和第二栅极图案200的顶表面分别低于第一间隔物140和第二间隔物240的顶部。之后，可以执行金属回拉工艺(metal pull back process)，由此形成第一凹进金属栅电极104-1和第二凹进金属栅电极204-1。然后，去除突出超过第一凹进金属栅电极104-1和第二凹进金属栅电极204-1的高介电常数栅极绝缘膜，由此形成第一凹进高介电常数栅极绝缘膜102-1和第二凹进高介电常数栅极绝缘膜202-1。可以使第一凹进金属栅电极104-1和第二凹进金属栅电极204-1的顶表面与第一凹进高介电常数栅极绝缘膜102-1和第二凹进高介电常数栅极绝缘膜202-1的顶表面共面。这里，可以使金属栅电极和高介电常数栅极绝缘膜同时凹进，由此同时形成第一凹进金属栅电极104-1和第二凹进金属栅电极204-1与第一凹进高介电常数栅极绝缘膜102-1和第二凹进高介电常数栅极绝缘膜202-1。
参照图29，可以去除第一间隔物140，由此在第一栅极图案100的侧壁上形成第一凹陷110r。在形成覆盖第二区域II的钝化膜图案(未示出)之后，可以去除第一区域I的第一间隔物140。可以通过例如湿法蚀刻、干法蚀刻或者远程等离子体来去除第一间隔物140。可以通过例如各向同性蚀刻来去除第一间隔物140。在去除第一间隔物140的过程中，仅第一间隔物140被选择性地去除。因此，相对于第一栅极图案100或者第一层间介电膜20，第一间隔物140可以具有高的蚀刻选择性。例如，第一间隔物140相对于第一凹进金属栅电极104-1或者第一层间介电膜20的蚀刻选择性可以是3:1或者更大。
作为形成第一凹陷110r的结果，第一栅极图案100可以被形状是顺时针旋转90度的字母“U”的空气层围绕。第一凹陷110r的深度小于从基板10到第一层间介电膜20的顶表面测量的高度。在示出的实施例中，第一凹陷110r暴露第一区域I的基板10，但是本发明构思的示例性实施例不限于此。换言之，第一间隔物140的一部分可以保留在第一凹陷110r和基板10之间。
参照图30，可以在第一区域I和第二区域II上形成阻挡膜(未示出)。可以将阻挡膜平坦化以暴露第一层间介电膜20和第二间隔物240，由此在第一栅极图案100和第二栅极图案200上形成阻挡图案40。可以通过形成在第一栅极图案100正上方的阻挡图案40在第一栅极图案100的侧壁处形成第一气隙110a。换言之，可以在第一栅极图案100的侧壁上形成具有第一介电常数的第一绝缘层110。第二间隔物240可以成为形成在第二栅极图案200的侧壁上的第二绝缘层210。第二绝缘层210的第二介电常数可以与第二间隔物240的介电常数相同。因此，可以分别在第一栅极图案100和第二栅极图案200的侧壁上形成具有不同介电常数的第一绝缘层110和第二绝缘层210。
在形成阻挡图案40之前，还可以形成共形地覆盖第一凹陷110r的衬里(未示出)。
尽管形成在第一栅极图案100正上方的阻挡图案40延伸至第一绝缘层110，但是形成在第二栅极图案200正上方的阻挡图案40可以具有与第二栅极图案200的宽度相同的宽度。在示出的实施例中，在阻挡图案40中不存在空隙。然而，根据阻挡图案40的形成条件，可以在阻挡图案40中形成空隙。尽管第一绝缘层110的高度可以与第一栅极图案100的高度基本上相同，但是第二绝缘层210的高度大于第二栅极图案200的高度。
可以通过例如高密度等离子体CVD(HDP CVD)、PE CVD或CVD来形成阻挡图案40。如果形成阻挡图案40的方法提供高的阶梯覆盖性，则阻挡图案40可以填充第一凹陷110r而没有气隙。在阻挡图案40的沉积过程中，阶梯覆盖率可以是例如80％或者更小。阻挡图案40以及第一间隔物和第二间隔物(图28中的140和240)可以由相同的材料例如氮化物制成。
在下文中，将参照图10a、图16、图17、图28、图29和图31来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图31是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图31，用绝缘材料142填充第一凹陷110r。之后，形成阻挡图案40，由此在第一栅极图案100的侧壁上形成第一绝缘层110。绝缘材料142可以形成为例如氧化物、低介电常数氧化物或者低介电常数氮化物。例如，绝缘材料142可以包括SiO2、SiOCH、SiOF、SiCN、SiOCN或者其组合。可以使用ALD、CVD、PE CVD、SOG和FCVD中的一种来形成第一绝缘层110中包括的绝缘材料142。当阻挡图案40形成在第一栅极图案100和第一绝缘层110正上方时，阻挡图案40还可以形成在第二栅极图案200正上方。包括绝缘材料142的第一绝缘层110可以具有第一介电常数，第二间隔物(图28中的240)成为形成在第二栅极图案200的侧壁上的第二绝缘层210。当第二间隔物(图28中的240)由氮化膜形成时，分别在第一栅极图案100和第二栅极图案200的侧壁上形成具有不同介电常数的第一绝缘层110和第二绝缘层210。
在下文中，将参照图10a、图16、图17、图28、图32和图33来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图32和图33是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图32，同时去除第一间隔物140和第二间隔物240，由此在第一栅极图案100的侧壁上形成第一凹陷110r，在第二栅极图案200的侧壁上形成第二凹陷210r。去除第一间隔物140和第二间隔物240的方法以及第一间隔物140或者第二间隔物240相对于第一栅极图案100、第二栅极图案200或者第一层间介电膜20的蚀刻选择性与以上参照图29描述的基本上相同，因此将省略对其的重复说明。
参照图33，将第一凹陷110r留作空的空间，而用绝缘材料142仅填充第二凹陷210r，由此在第二栅极图案200的侧壁上形成第二绝缘层210。之后，可以在第一区域I的第一层间介电膜20之间以及第二区域II的第一层间介电膜20之间形成阻挡图案40。形成在第一区域I正上方的阻挡图案40可以形成在第一栅极图案100正上方并且可以在第一凹陷110r正上方延伸。另外，形成在第二区域II上的阻挡图案40可以形成在第二栅极图案200和第二绝缘层210正上方。通过形成在第一栅极图案100正上方的阻挡图案40，在第一栅极图案100的侧壁上形成具有第一介电常数的第一绝缘层110。第一绝缘层110包括第一气隙110a。在第二栅极图案200的侧壁上形成具有第二介电常数的第二绝缘层210。第二绝缘层210包括绝缘材料142。当绝缘材料142形成为例如氧化物、低介电常数氧化物或低介电常数氮化物，并且第一间隔物140和第二间隔物240是氮化物膜时，包括绝缘材料142的第二绝缘层210的介电常数小于第一间隔物140和第二间隔物240的介电常数。
例如，现在将描述用绝缘材料142仅填充第二凹陷210r而将第一凹陷110r留作空的空间的方法。第一，仅在第一区域I上形成光致抗蚀剂膜图案，而暴露第二区域II的第二凹陷210r。之后，用绝缘材料142填充第二凹陷210r，由此在第二栅极图案200的侧壁上形成第二绝缘层210。在形成第二绝缘层210之后，去除形成在第一区域I上的光致抗蚀剂膜图案。第二，用绝缘材料142填充第一凹陷110r和第二凹陷210r。之后，在第二区域II上形成光致抗蚀剂膜图案，由此仅暴露第一区域I。蚀刻处于暴露的第一区域I上的绝缘材料142，由此从第一凹陷110r去除绝缘材料142。在去除处于第二区域II上的光致抗蚀剂膜图案之后，在第一区域I和第二区域II上形成阻挡图案40。
在下文中，将参照图10a、图16、图17、图28、图32和图34来描述根据本发明构思的示例性实施例的半导体装置的制造方法。
图34是示出了根据本发明构思的示例性实施例的半导体装置的制造方法的中间工艺步骤的剖视图。
参照图34，可以在第一区域I和第二区域II上形成绝缘材料膜。绝缘材料膜可以填充第一凹陷110r和第二凹陷210r，并且可以覆盖第一栅极图案100和第二栅极图案200。去除绝缘材料膜的形成在第一栅极图案100和第二栅极图案200上的部分，由此暴露第一栅极图案100和第二栅极图案200。之后，可以在第一栅极图案100和第二栅极图案200正上方形成阻挡图案40。
在第一栅极图案100的侧壁上形成具有第一介电常数的第一绝缘层110，在第二栅极图案200的侧壁上形成具有第二介电常数的第二绝缘层210。第一绝缘层110和第二绝缘层210均包括绝缘材料142。因此，第一绝缘层110的介电常数和第二绝缘层210的介电常数可以彼此相同。
图35是包括根据本发明构思的示例性实施例的半导体装置的电子系统的框图。
参照图35，根据本发明构思的示例性实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150彼此连接。总线1150可以对应于数据移动所经过的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够执行与这些装置执行的功能相似的功能的逻辑装置中的至少一个。I/O装置1120可以包括键区、键盘和显示装置等。存储装置1130可以存储数据和/或指令。接口1140可以将数据发送到通信网络/从通信网络接收数据。接口1140可以是有线的或者无线的。例如，接口1140可以包括天线或有线/无线收发器。尽管未示出，但是电子系统1100可以用作用于改善控制器1110的操作的操作存储器，电子系统1100还可以包括高速DRAM和/或SRAM。根据本发明构思的示例性实施例的半导体装置或FET可以设置在存储装置1130内部或者可以设置为控制器1110或I/O装置1120的组件。
电子系统1100可以被应用到个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收信息的所有其他的装置。
图36和图37示出了根据本发明构思的示例性实施例的半导体装置可以应用到的半导体系统。例如，图36示出了平板个人计算机(PC)，图37示出了笔记本计算机。根据本发明构思的示例性实施例的半导体装置可以用在平板PC、笔记本计算机等中。根据本发明构思的示例性实施例的半导体装置可以应用到这里未示出的其他集成电路装置中。
尽管已经参照本发明构思的示例性实施例具体地示出并描述了本发明构思，但是本领域普通技术人员将理解，在不脱离权利要求所限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (10)

1.一种半导体装置，所述半导体装置包括：
第一栅极图案，位于第一沟槽中，其中，第一栅极图案设置在基板的外围区域中；
第二栅极图案，位于第二沟槽中，其中，第二栅极图案设置在基板的单元区域中；
气隙，形成在第一栅极图案的侧壁上，其中，气隙限定第一沟槽；以及
绝缘件，形成在第二栅极图案的侧壁上，其中，绝缘件限定第二沟槽，
其中，气隙的介电常数与绝缘件的介电常数不同，
其中，第一栅极图案包括第一高介电常数栅极绝缘膜和第一栅电极，第一高介电常数栅极绝缘膜设置在第一沟槽的侧壁和底表面上，第一栅电极位于第一高介电常数栅极绝缘膜上，
其中，第二栅极图案包括第二高介电常数栅极绝缘膜和第二栅电极，第二高介电常数栅极绝缘膜设置在第二沟槽的侧壁和底表面上，第二栅电极位于第二高介电常数栅极绝缘膜上，
其中，第一高介电常数栅极绝缘膜包括沿着第一沟槽的侧壁延伸的第一部分和沿着第一沟槽的底表面延伸的第二部分，
其中，第二高介电常数栅极绝缘膜包括沿着第二沟槽的侧壁延伸的第一部分和沿着第二沟槽的底表面延伸的第二部分，
其中，第一高介电常数栅极绝缘膜的第一部分接触气隙，
其中，第二高介电常数栅极绝缘膜的第一部分接触绝缘件，并且
其中，绝缘件由单一材料形成为一个整体。
2.根据权利要求1所述的半导体装置，其中，气隙被衬里围绕。
3.根据权利要求2所述的半导体装置，其中，衬里包括低介电常数的材料。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括接触件，接触件电连接到外围区域中的源极/漏极，其中，接触件的顶表面高于第一栅极图案的顶表面，源极/漏极邻近第一栅极图案。
5.根据权利要求4所述的半导体装置，其中，接触件的侧壁是阶梯式的，使得接触件的下部的宽度小于接触件的上部的宽度。
6.根据权利要求1所述的半导体装置，其中，气隙的介电常数小于绝缘件的介电常数。
7.根据权利要求1所述的半导体装置，其中，气隙专有地形成在外围区域中。
8.根据权利要求1所述的半导体装置，其中，单元区域是静态随机存取存储器。
9.一种半导体装置，所述半导体装置包括：
第一栅电极，在基板的外围区域中设置在源极和漏极之间；
第二栅电极，设置在基板的单元区域中；
气隙，形成在第一栅电极的侧壁、源极的侧壁以及漏极的侧壁上；
绝缘件，形成在第二栅电极的侧壁上；
第一高介电常数栅极绝缘膜，设置在第一栅电极的侧壁上和第一栅电极的底表面上；以及
第二高介电常数栅极绝缘膜，设置在第二栅电极的侧壁上和第二栅电极的底表面上，
其中，第一高介电常数栅极绝缘膜包括沿着第一栅电极的侧壁延伸的第一部分和沿着第一栅电极的底表面延伸的第二部分，
其中，第二高介电常数栅极绝缘膜包括沿着第二栅电极的侧壁延伸的第一部分和沿着第二栅电极的底表面延伸的第二部分，
其中，第一高介电常数栅极绝缘膜的第一部分接触气隙，并且位于第一栅电极的侧壁与气隙之间，
其中，第二高介电常数栅极绝缘膜的第一部分接触绝缘件，并且位于第一栅电极的侧壁与绝缘件之间，并且
其中，绝缘件由单一材料形成为一个整体。
10.根据权利要求9所述的半导体装置，其中，源极和漏极形成在基板中的沟槽中。
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