TWI573273B - 半導體裝置及其製造方法 - Google Patents

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李承宰
姜尙範
郭大榮
金明哲
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Description

半導體裝置及其製造方法 相關申請案對照
本申請案依據35 U.S.C.§119主張於2012年8月22日向韓國智慧財產局提出申請之韓國專利申請案第10-2012-0091811號案的優先權，該韓國專利申請案的揭露是整個被納入於此中作為參考。
發明領域
本發明概念係有關於一種半導體裝置及其製造方法。
發明背景
在電子技術上的進步導致半導體裝置的微小化。由於很多半導體裝置現在要求高運作速度與準確度，這些裝置用的各種電晶體結構是正被研究發展。
發明概要
本發明概念的一範例實施例提供一種半導體裝置，其能夠減少在一閘極與一源極及/或汲極之間的電容耦合現象。
本發明概念的一範例實施例提供一種用於製造半導體裝置的方法，其能夠減少在一閘極與一源極及/或汲極之間的電容耦合現象。
根據本發明概念的一範例實施例，一種半導體裝置被提供，該半導體裝置包括：一設置在一基體之一週緣區域內的第一閘極圖案；一設置在該基體之一胞元區域內的第二閘極圖案；一形成在該第一閘極圖案之側壁上的第一絕緣體；及一形成在該第二閘極圖案之側壁上的第二絕緣體，其中，該第一絕緣體的介電常數是與該第二絕緣體的介電常數不同，且其中，該第二絕緣體的高度是比該第二閘極圖案的高度大。
該第一閘極圖案包括一第一高介電(high-k)閘極絕緣薄膜，該第一高介電閘極絕緣薄膜是形成在該第一閘極圖案的側壁與底表面上，而該第二閘極圖案包括一第二高介電閘極絕緣薄膜，該第二高介電閘極絕緣薄膜是形成在該第二閘極圖案的側壁與底表面上。
該第一絕緣體包括一空氣間隙。
該第一絕緣體的介電常數是比該第二絕緣體的介電常數小。
該半導體裝置更包括一設置於該第二閘極圖案上且位於該第二絕緣體之間的中間層介電薄膜。
根據本發明概念的一範例實施例，一種半導體裝置被提供，該半導體裝置包括：一設置於一基體之一週緣區域內的第一閘極圖案；一設置於該基體之一胞元區域內 的第二閘極圖案；一形成在該第一閘極圖案之側壁上的第一絕緣體；及一形成於該第二閘極圖案之側壁上的第二絕緣體，其中，該第一絕緣體包括一具有一第一介電常數的上部份與一具有一第二介電常數的下部份，其中，該第一與第二介電常數是彼此不同，且其中，該第二絕緣體具有一與該第一介電常數不同的第三介電常數。
該第一絕緣體的上部份包括一空氣間隙。
該第一閘極圖案包括一高介電閘極絕緣薄膜，該高介電閘極絕緣薄膜是形成在該第一閘極圖案的側壁與底表面上，其中，該第一絕緣體之下部份的厚度是比形成在該第一閘極圖案之底表面上之高介電絕緣薄膜的厚度小。
根據本發明概念的一範例實施例，一種半導體裝置被提供，該半導體裝置包括一設置於一基體之一週緣區域內的第一閘極圖案；一設置於一基體之一胞元區域內的第二閘極圖案；一形成在該第一閘極圖案之側壁上的空氣間隙；及一形成在該第二閘極圖案之側壁上的絕緣體，其中，該空氣間隙的介電常數是與該絕緣體的介電常數不同。
該第一閘極圖案包括一第一高介電閘極絕緣薄膜，該第一高介電閘極絕緣薄膜是形成在該第一閘極圖案的側壁與底表面上，而且該第二閘極圖案包括一第二高介電閘極絕緣薄膜，該第二高介電閘極絕緣薄膜是形成在該第二閘極圖案的側壁與底表面上。
該空氣間隙是由一襯墊包圍。
該襯墊包括一低介電(low-k)材料。
該半導體裝置更包括一電氣連接至一在該週緣區域內之源極/汲極的接點，其中，該接點的上表面是比該第一閘極圖案的上表面高，且其中，該源極/汲極是相鄰於該第一閘極圖案。
該接點的側壁是成梯狀因此該接點之下部份的寬度是比該接點之上部份的寬度小。
該空氣間隙的介電常數是比該絕緣體的介電常數小。
該空氣間隙是只有形成在該週緣區域內。
該胞元區域是為靜態隨機存取記憶體。
根據本發明概念之一範例實施例，一種半導體裝置被提供，該半導體裝置包括：一設置於一基體之一週緣區域內位於一源極與一汲極之間的第一閘極電極；一設置於該基體之一胞元區域內的第二閘極電極；一形成在該第一閘極電極之側壁上、該源極之側壁上以及該汲極之側壁上的空氣間隙；及一形成於該第二閘極電極之側壁上的絕緣體。
該第一閘極電極包括一第一高介電閘極絕緣薄膜，該第一高介電閘極絕緣薄膜是形成在該第一閘極電極的側壁與底表面上，而該第二閘極電極包括一第二高介電閘極絕緣薄膜，該第二高介電閘極絕緣薄膜是形成在該第二閘極電極的側壁與底表面上。
該源極與汲極是形成在該基體中的一溝渠內。
根據本發明概念的一範例實施例，一種形成半導 體裝置的方法被提供，該方法包括：形成一第一間隙子在一基體之一週緣區域內之一第一虛擬閘極圖案的側壁上以及形成一第二間隙子在該基體之一胞元區域內之一第二虛擬閘極圖案的側壁上；形成一第一源極/汲極於一與在該週緣區域內之第一虛擬閘極圖案相鄰的第一溝渠內以及形成一第二源極/汲極於一與在該胞元區域內之第二虛擬閘極圖案相鄰的第二溝渠內；形成一第一閘極圖案取代該第一虛擬閘極圖案以及形成一第二閘極圖案取代該第二虛擬閘極圖案；移除該第一間隙子來形成一絕緣體；形成一覆蓋該第一源極/汲極的中間層介電薄膜；及在形成該第一間隙子之後，形成一接點，其中，該接點是透過該中間層介電薄膜來電氣連接至該第一源極/汲極，其中，該絕緣體的介電常數是與該第二間隙子的介電常數不同。
該絕緣體包括一空氣間隙。
10‧‧‧基體
20‧‧‧第一中間層介電薄膜
22‧‧‧第一中間層介電薄膜圖案
24‧‧‧第二中間層介電薄膜圖案
30‧‧‧第二中間層介電薄膜
40‧‧‧阻擋圖案
51‧‧‧第一光阻薄膜圖案
52‧‧‧第二光阻薄膜圖案
100‧‧‧第一閘極圖案
100a‧‧‧第一閘極絕緣薄膜
100b‧‧‧第一閘極電極
100p‧‧‧第一虛擬閘極圖案
100-1‧‧‧第一下閘極圖案
100-2‧‧‧第一上閘極圖案
102‧‧‧第一高介電閘極絕緣薄膜
102-1‧‧‧第一凹陷高介電閘極絕緣薄膜
104‧‧‧第一金屬閘極電極
104-1‧‧‧第一凹陷金屬閘極電極
110‧‧‧第一絕緣層
110a‧‧‧空氣間隙
110r‧‧‧第一凹坑
100t‧‧‧第三溝渠
112‧‧‧第一下絕緣層
114‧‧‧第一上絕緣層
114a‧‧‧第二空氣間隙
114r‧‧‧第一上凹坑
115‧‧‧襯墊
120‧‧‧第一源極/汲極
120t‧‧‧第一溝渠
130‧‧‧第四接點
132‧‧‧第一通孔
134‧‧‧第一接點
140‧‧‧第一間隙子
142‧‧‧絕緣材料
200‧‧‧第二閘極圖案
200a‧‧‧第二閘極絕緣薄膜
200b‧‧‧第二閘極電極
200p‧‧‧第二虛擬閘極圖案
200t‧‧‧第四溝渠
202‧‧‧第二高介電閘極絕緣薄膜
202-1‧‧‧第二凹陷高介電閘極絕緣薄膜
204‧‧‧第二金屬閘極電極
204-1‧‧‧第二凹陷金屬閘極電極
210‧‧‧第二絕緣層
210r‧‧‧第二凹坑
220‧‧‧第二源極/汲極
220t‧‧‧第二溝渠
230‧‧‧第二接點
232‧‧‧第二通孔
234‧‧‧第三接點
236‧‧‧第五接點
240‧‧‧第二間隙子
300‧‧‧第三閘極圖案
300a‧‧‧第三絕緣層
300b‧‧‧第四絕緣層
302‧‧‧第一部份
304‧‧‧第二部份
400‧‧‧邏輯區域
410‧‧‧第二電晶體
412‧‧‧第二閘極接點
420‧‧‧第三電晶體
422‧‧‧第二源極/汲極接點
500‧‧‧SRAM形成區域
510‧‧‧第一電晶體
512‧‧‧第一閘極接點
514‧‧‧第一源極/汲極接點
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧I/O裝置
1130‧‧‧記憶體裝置
1140‧‧‧界面
1150‧‧‧匯流排
d1‧‧‧第一厚度
d2‧‧‧第二厚度
F1‧‧‧第一鰭
I‧‧‧第一區域
II‧‧‧第二區域
III‧‧‧第三區域
IV‧‧‧第四區域
w1‧‧‧寬度
w2‧‧‧寬度
w3‧‧‧寬度
w4‧‧‧寬度
本發明概念之以上與其他特徵藉由配合該等附圖詳細地描述其之範例實施例而會變得更明顯的，其中：圖1是為本發明概念之一範例實施例之一半導體裝置的橫截面圖；圖2和3是為描繪在圖1中所示之半導體裝置之範例實施例的橫截面圖；圖4是為本發明概念之一範例實施例之一半導體裝置的橫截面圖；圖5是為本發明概念之一範例實施例之一半導體 裝置的橫截面圖；圖6是為本發明概念之一範例實施例之一半導體裝置的橫截面圖；圖7是為一描繪在圖6中所示之半導體裝置之一範例實施例的橫截面圖；圖8描繪在圖6中所示之閘極圖案與絕緣層的應用範例；圖9是為本發明概念之一範例實施例之一半導體裝置的橫截面圖；圖10A是為本發明概念之一範例實施例之一半導體裝置的橫截面圖而圖10B是為一描繪在圖10A中所示之半導體裝置之一範例實施例的橫截面圖；圖11A和11B是為本發明概念之一範例實施例之一半導體裝置的橫截面圖；圖12是為一描繪在圖11A中所示之半導體裝置之一範例實施例的橫截面圖；圖13是為本發明概念之一範例實施例之一半導體裝置的圖示；圖14是為在圖13中所示之半導體裝置的橫截面圖；圖15是為本發明概念之一範例實施例之一半導體裝置的圖示；圖16至19是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截 面圖；圖20是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之一中間製程步驟的橫截面圖；圖21是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之一中間製程步驟的橫截面圖；圖22至24是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之中間製程步驟的橫截面圖；圖25和26是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之中間製程步驟的橫截面圖；圖27是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之一中間製程步驟的橫截面圖；圖28至30是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之中間製程步驟的橫截面圖；圖31是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之一中間製程步驟的橫截面圖；圖32與33是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之中間製程步驟的橫截面圖；圖34是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之一中間製程步驟的橫截面圖；圖35是為一合併本發明概念之一範例實施例之一半導體裝置之電子系統的方塊圖；及圖36和37描繪半導體系統，本發明概念之一範例 實施例的一半導體裝置能夠被應用到該等半導體系統。
較佳實施例之詳細說明
於此後，本發明概念的範例實施例將會配合該等附圖詳細地作描述。然而，本發明概念能夠以不同的形態實施而不應受限為於此中所陳述之實施例。在整個說明書與圖式中相同的標號會用來標示相同的元件，例如，一個層、薄膜、區域或基材。在該等附圖中，為了清楚起見，元件的厚度會被誇大。
將會了解的是當一元件被指出是"連接至"或者"耦合到"另一元件時，它可以是直接地連接至或耦合至另一元件或者中間元件是可以存在的。
也會了解到的是當一元件被指出是"在"另一元件"上"時，它可以是直接在該另一元件上，或者中間元件也是可以存在的。
如於此中所使用，單數形態"一(a)"、"一(an)"與"該(the)"是傾向於也包括複數形態，除非上下文清楚表示並非如此。
於此後，本發明概念之範例實施例的半導體裝置將會配合圖1至3來作描述。
圖1是為本發明概念之一範例實施例之一半導體裝置的橫截面圖，而圖2和圖3是為描繪在圖1中所示之半導體裝置之範例實施例的橫截面圖。
請參閱圖1所示，本發明概念之一範例實施例的 半導體裝置包括一基體10、一第一閘極圖案100、一第二閘極圖案200、一第一絕緣層110和一第二絕緣層210。該半導體裝置可以更包括一圍繞該第一和第二閘極圖案100和200的第一中間層介電薄膜20與一形成在該第一和第二閘極圖案100和200上的第二中間層介電薄膜30。
例如，彼此不同的一第一區域I與一第二區域II會被界定在該基體10上。該第一閘極圖案100可以被形成在該第一區域I上而該第二閘極圖案200可以被形成在該第二區域II上。該第一絕緣層110可以被形成在該第一閘極圖案100的側壁上而且可以具有與該第一閘極圖案100相同的高度。例如，該第一絕緣層110可以由一具有一第一介電常數的絕緣材料製成。該第二絕緣層210可以被形成在該第二閘極圖案200的側壁上而且可以具有與該第二閘極圖案200相同的高度。例如，該第二絕緣層210可以由一具有一與該第一介電常數不同之第二介電常數的絕緣材料製成。
該第一區域I可以是，例如，一包括用於驅動一半導體裝置之週邊電路的週邊電路區域。該第二區域II可以是，例如，一包括一細胞元陣列，例如，靜態隨機存取記憶體(SRAM)的區域。
該第一閘極圖案100與該第一絕緣層110的上表面可以是位在相同的平面。該第一中間層介電薄膜20的上表面可以是與該第一閘極圖案100的上表面共面。同樣地，該第二閘極圖案200的上表面可以是與該第一中間層介電薄膜20的上表面共面。此外，該第二絕緣層210與該第一中 間層介電薄膜20的上表面可以是位在相同的平面。
該基體10可以是塊狀矽(bulk silicon)或者絕緣體上覆蓋矽(SOI)。此外，該基體10可以是一矽基體或者可以包括矽鍺(silicon germanium)、銻化銦(indium antimonide)、碲化鉛(lead telluride)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、砷化鍺(gallium arsenide)或銻化鍺(gallium antimonide)，但該基體10未被限定為那樣。
該第一閘極圖案100可以包括依序堆疊在該基體10上的一第一閘極絕緣薄膜100a和一第一閘極電極100b。該第二閘極圖案200可以包括依序堆疊於該基體10上的一第二閘極絕緣薄膜200a和一第二閘極電極200b。該第一閘極絕緣薄膜100a和該第二閘極絕緣薄膜200a可以包括，例如，SiO、SiON、GexOyNz、GexSiyOz、一高介電常數材料、以及其之組合。該第一閘極電極100b與該第二閘極電極200b可以包括多晶-Si、多晶-SiGe、摻雜多晶-Si、摻雜多晶-SiGe或金屬。當該第一閘極絕緣薄膜100a與該第二閘極絕緣薄膜200a包括高介電閘極絕緣薄膜時，一障壁薄膜(圖中未示)可以更被形成在該第一閘極絕緣薄膜100a與該第一閘極電極100b之間以及在該第二閘極絕緣薄膜200a與該第二閘極電極200b之間俾可保護該等高介電閘極絕緣薄膜。該障壁薄膜可以包括，例如，從該包含氮化鈦(TiN)、氮化鉭(TaN)以及其之組合之群組選擇出來至少一者。
該第一絕緣層110與該第二絕緣層210可以包括，例如，一氧化矽薄膜、一氮化矽薄膜、以及其之組合。 在具有不同介電常數的該第一絕緣層110與該第二絕緣層210中，該第一絕緣層110的介電常數可以是比該第二絕緣層210的介電常數小。例如，在本發明概念之目前實施例的半導體裝置中，該第一絕緣層110可以是一氧化物薄膜、一低介電氧化物薄膜或者一低介電氮化物薄膜，而該第二絕緣薄膜210可以是一氮化物薄膜。例如，該低介電氧化物薄膜或者該低介電氮化物薄膜的介電常數可以是在2至6的範圍內。例如，該第一絕緣薄膜110可以包括，SiO2、SiOCH、SiOF、SiCN、SiOCN以及其之組合。例如，SiO2可以具有3.9的介電常數，SiN可以具有6.2至7.0的介電常數，諸如SiOCN、SiCN、SiBN與SiBCN般的低介電材料可以具有4.0至6.0的介電常數而空氣可以具有1.0的介電常數。
於此中所使用的詞彙"介電常數"可以表示一絕緣層的平均介電常數。因此，當一絕緣層包括複數材料時，包括複數材料之絕緣層的介電常數表示包括複數材料之絕緣層的平均介電常數。
該第一中間層介電薄膜20與該第二中間層介電薄膜30可以包括，例如，氧化矽(SiO)或一低介電材料，或者可以被摻雜有一雜質。該低介電材料可以包括，例如，FOX(流體氧化物(Flowable Oxide))、TOSZ(矽氮烷(Tonen SilaZen))、USG(未摻雜矽玻璃(Undoped Silica Glass))、BSG(硼矽酸鹽玻璃(Borosilica Glass))、PSG(磷矽酸鹽玻璃(PhosphoSilaca Glass))、BPSG(硼磷矽酸鹽玻璃(BoroPhosphoSilica Glass))、PRTEOS(電漿加強原矽酸四乙 基酯(Plasma Enhanced Tetra Ethyl Ortho Silicate))、FSG(氟矽酸鹽玻璃(Fluoride Silicate Glass))、HDP(高密度電漿(High Density Plasma))、PEOX(電漿加強氧化物(Plasma Enhanced Oxide))、以及其之組合。
本發明概念之目前實施例之半導體裝置的範例實施例將會配合圖2和3來作描述。在圖2中所示的半導體裝置可以是實質上與在圖1中所示的半導體裝置相同，除了它包括一具有一空氣間隙的第一絕緣層之外。此外，在圖3中所示的半導體裝置可以是實質上與在圖1中所示的半導體裝置相同，除了它包括一具有一襯墊的第一絕緣層之外。
請參閱圖2所示，該第一絕緣層110可以具有一第一空氣間隙110a。該第一空氣間隙110a可以是一個由一第凹坑110r與一第二中間層介電薄膜30圍住的空間。該第一空氣間隙110a可以變成與一第一閘極圖案100、一第一中間層介電薄膜20與該第二中間層介電薄膜30成接觸。圖2描繪該具有第一空氣間隙110a之第一凹坑110r的底表面是為一基體10，但本發明概念的範例實施例不被限定為那樣。換句話說，在形成該第一凹坑110r期間，在該第一凹坑110r被形成之前用來填充該第一凹坑110r之材料中的一些材料會餘留在該基體10上。
在圖2或3中所示之本發明概念的範例實施例中，該第二絕緣層210的介電常數可以是比該具有第一空氣間隙110a之第一絕緣層110的介電常數大。由於該第一空氣間隙110a的介電常數可以是一非常小的值，該第二絕緣層 210可以包括各種材料。例如，該第二絕緣層210可以包括一氧化矽薄膜、一低介電氧化物薄膜、與一氮化物薄膜中之至少一者。
在圖3的後面說明中，是假設該第一絕緣層110具有一第一空氣間隙110a。
請參閱圖3所示，該第一絕緣層110可以更包括一襯墊115。該第一空氣間隙110a可以被形成在該具有該襯墊115的第一凹坑110r內。例如，該第一絕緣層110可以具有該襯墊115和被定位在該襯墊115之內的第一空氣間隙110a。該第一絕緣層110的介電常數可以是該第一空氣間隙110a與該襯墊115之介電常數的平均值。
該襯墊115可以順應地沿著該第一凹坑110r形成。該襯墊115可以利用一具有良好階梯覆蓋(step coverage)的材料以及其之製造方法來被形成。此外，為了降低該第一絕緣層110的介電常數，該襯墊115可以利用一種具有低介電常數的材料來形成。該襯墊115可以是，例如，一氧化物薄膜或一氮化物薄膜。例如，該襯墊115可以包括低介電SiOCN、低介電SiBN、SiN以及其之組合。
本發明概念之一範例實施例的半導體裝置將會配合圖4來作描述。
圖4是為本發明概念之一範例實施例之半導體裝置的橫截面圖。
請參閱圖4所示，本發明概念之目前實施例的半導體裝置可以包括一形成在一第一閘極圖案100之兩側的 第一源極/汲極120。此外，本發明概念之目前實施例的半導體裝置可以包括一形成在一第二閘極圖案200之兩側的第二源極/汲極220。該第一源極/汲極120與該第二源極/汲極220可以自該基體10升高。在升高的第一源極/汲極120側，該第一空氣間隙110a可以由該基體10、該第一閘極圖案100、該第一源極/汲極120、該第一中間層介電薄膜20與該第二中間層介電薄膜30包圍。圖4描繪該升高之第一源極/汲極120與該升高之第二源極/汲極220的上表面是比該第一與第二閘極圖案100與200的上表面低，然而本發明概念的範例實施例不被限定為那樣。
從該基體10升高之該第一源極/汲極120與該第二源極/汲極220的上表面可以是分別比該第一閘極圖案100與該第二閘極圖案200的上表面低。
該第一源極/汲極120與該第二源極/汲極220可以被形成在凹至該基體10內的一第一溝渠120t與一第二溝渠220t內。形成在該第一溝渠120t與該第二溝渠220t內的該第一源極/汲極120與該第二源極/汲極220可以把分別施加到在第一閘極圖案100與第二閘極圖案200下面之通道區域的拉伸或壓縮應力最大化。為了把施加到通道區域的拉伸或壓縮應力最大化，該第一溝渠120t與該第二溝渠220t可以具有各種形狀。圖4描繪該第一與第二溝渠120t與220t的剖面是盒狀，然後該第一與第二溝渠120t與220t的剖面不被限定為那樣。例如，該第一與第二溝渠120t與220t的剖面可以是西格瑪(sigma)狀。
該升高的第一源極/汲極120與該升高的第二源極/汲極220可以是，例如，外延成長單晶半導體圖案(epitaxially grown single crystalline semiconductor patterns)。當一半導體裝置是為一p-型MOS(PMOS)電晶體時，由於該半導體裝置藉電洞運作，一壓縮應力被施加到該基體10。該升高的第一源極/汲極120與該升高的第二源極/汲極220的半導體圖案可以是由一種具有一比該基體10大之晶格常數的材料製成。例如，當該基體10是由矽(Si)製成時，該升高的第一源極/汲極120與該升高的第二源極/汲極220可以是由具有一比矽(Si)大之晶格常數的矽鍺(SiGe)製成。當該半導體裝置是為一n-型MOS(NMOS)電晶體時，由於該半導體裝置藉電子運作，一拉伸應力被施加到該基體10。該升高的第一源極/汲極120與該升高的第二源極/汲極220的半導體圖案可以是由一種具有一比該基體10小之晶格常數的材料製成。例如，當該基體10是由矽(Si)製成時，該升高的第一源極/汲極120與該升高的第二源極/汲極220可以是由具有一比矽(Si)小之晶格常數的碳化矽(SiC)製成。然而，當該半導體裝置是為一n-型MOS(NMOS)電晶體時，形成在一溝渠內的一源極/汲極可以是一升高的矽磊晶薄膜(silicon epitaxial film)。
有鑑於前面所述，當形成在該第一區域I與該第二區域II內的電晶體分別是為一pMOS電晶體與一nMOS電晶體時一升高的源極/汲極能夠被形成。此外，即使形成在該第一區域I與該第二區域II的電晶體是為相同類型，分別 形成在該第一與第二區域I與II內的該第一源極/汲極120與該第二源極/汲極220可以是彼此不同。
本發明概念之一範例實施例的半導體裝置將會配合圖5來作描述。
圖5是為本發明概念之一範例實施例之半導體裝置的橫截面圖。
請參閱圖5所示，一第一閘極圖案100可以包括一第一高介電閘極絕緣薄膜102與一第一金屬閘極電極104。一第二閘極圖案200可以包括一第二高介電閘極絕緣薄膜與一第二金屬閘極電極204。該第一閘極圖案100與該第二閘極圖案200可以被形成在分別被形成於該第一區域I與該第二區域II上的一第三溝渠100t與一第四溝渠200t內。該第三溝渠100t與該第四溝渠200t可以被形成在一第一中間層介電薄膜20。該第一與第二高介電閘極絕緣薄膜102和202可以分別順應地覆蓋該第三溝渠100t與該第四溝渠200t。換句話說，該第一高介電閘極絕緣薄膜102能夠以均稱的厚度被形成在該第三溝渠100t的側壁與底表面上。例如，該第一高介電閘極絕緣薄膜102可以被形成具有一杯狀剖面。該第一金屬閘極電極104與該第二金屬閘極電極204可以分別被形成在該第一與第二高介電閘極絕緣薄膜102與202上。
該第一閘極圖案100與該第二閘極圖案200可以由該第一中間層介電薄膜20包圍與露出。在該第一中間層介電薄膜20中，該第三溝渠100t可以具有該第一絕緣層110作為其之側壁，而該第四溝渠200t可以具有該第二絕緣層 210作為其之側壁。該第一高介電閘極絕緣薄膜102與該第二高介電閘極絕緣薄膜202可以分別變成與該第一絕緣層110與該第二絕緣層210接觸。由於該第一絕緣層110可以包括一第一空氣間隙110a，該第一高介電閘極絕緣薄膜102可以變成與該第一空氣間隙110a接觸。然而，如果該第一絕緣層110更包括一襯墊(例如，圖3的115)的話，該第一高介電閘極絕緣薄膜102可以變成與該襯墊115接觸。
該第一金屬閘極電極104與該第二金屬閘極電極204的橫向表面可以由具有杯狀剖面的第一與第二高介電閘極絕緣薄膜102與202包圍。
該第一高介電閘極絕緣薄膜102與該第二高介電閘極絕緣薄膜202可以包括，例如，從包含氧化鉿、矽酸鉿、氧化鑭、鋁酸鑭、氧化鋯、矽酸鋯、氧化鉭、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉭酸鈧鉛、與鈮酸鋅鉛之群組選擇出來之至少一者，但它們不被限定為那樣。該第一和第二高介電閘極絕緣薄膜102和202可以更包括一化學氧化閘極薄膜(圖中未示)形成在該第一與第二高介電閘極絕緣薄膜102與202中之每一者與該基體10之間。
在圖5的描繪實施例中，該第一金屬閘極電極104與該第二金屬閘極電極204是為單一層，但本發明概念的範例實施例不被限定為那樣。該第一金屬閘極電極104與該第二金屬閘極電極204中之每一者可以由包括，例如，鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)以及其之合金之一單一層或 複數層形成。例如，該第一與第二金屬閘極電極104與204可以具有，例如，一個由TiN-TaN-TiAl-TiN-Ti/Al形成的五層結構。
本發明概念之一範例實施例的半導體裝置將會配合圖6至8來作描述。
圖6是為本發明概念之一範例實施例之半導體裝置的橫截面圖，圖7是為一描繪在圖6中所示之半導體裝置之範例實施例的橫截面圖，而圖8描繪在圖6中所示之閘極圖案與絕緣層的應用範例。
在圖8中，具有不同絕緣層的閘極圖案，如在圖6中所示，是被應用到鰭-式電晶體FinFETs(Fin Field Effect Transistors)。圖8之沿著方向AA'的剖面可以是在圖6中所示的一第一區域I，而圖8之沿著方向BB'的剖面可以是在圖6中所示的一第二區域II。
請參閱圖6所示，一第一中間層介電薄膜20可以包括形成在相同水平的一第一中間層介電薄膜圖案22與一第二中間層介電薄膜圖案24。該第一中間層介電薄膜圖案22可以分別被直接形成在一第一閘極圖案100與一第二閘極圖案200上。該第二中間層介電薄膜圖案24可以分別被直接形成在一第一源極/汲極120與一第二源極/汲極220上。於此中所使用的該詞彙"相同水平"可以表示該第一中間層介電薄膜圖案22與該第二中間層介電薄膜圖案24的上表面是共面。
該第一中間層介電薄膜圖案22與該第二中間層 介電薄膜圖案24可以包括，例如，不同的材料。例如，該第一中間層介電薄膜圖案22與該第二中間層介電薄膜圖案24可以包括具有高蝕刻選擇性的材料。這是為了允許一形成在該第一閘極圖案100與該第二閘極圖案200上的接點與一形成該第一源極/汲極120與該第二源極/汲極220上的接點成自我對準的目的。該第一中間層介電薄膜圖案22可以包括，例如，氮化物。該第二中間層介電薄膜圖案24可以包括，例如，一氧化矽或一低介電常數材料或者可以被摻雜有一雜質。
該第一中間層介電薄膜圖案22可以被形成來接觸該第一閘極圖案100與該第二閘極圖案200。該第一中間層介電薄膜圖案22也可以被直接形成在該第一絕緣層110與該第二絕緣層210上。換句話說，直接形成在該第一閘極圖案100上的該第一中間層介電薄膜圖案22可以延伸到該第一絕緣層110。直接形成在該第二閘極圖案200上的該第一中間層介電薄膜圖案22可以延伸到該第二絕緣層210。該第一中間層介電薄膜圖案22可以藉由填充在該第二中間層介電薄膜圖案24與該第一閘極圖案100之間以及在該第二中間層介電薄膜圖案24與該第二閘極圖案200之間的空間來被形成。為了這，該第一中間層介電薄膜圖案22可以包括空洞形成於其內。在圖6中，該第二中間層介電薄膜圖案24與該第一中間層介電薄膜圖案22具有不同的厚度，但本發明概念的範例實施例不被限定為那樣。
直接延伸在該第二絕緣層210之上的該第一中間 層介電薄膜圖案22可以包括一與該第二絕緣層210不同的材料。該第二絕緣層210的介電常數可以比該第一中間層介電薄膜圖案22的小。例如，該第一中間層介電薄膜圖案22可以包括一氮化物薄膜而該第二絕緣層210可以包括一氧化物薄膜、一低介電常數氧化物薄膜或者一低介電常數氮化物薄膜。
請參閱圖7所示，該第二絕緣層210可以具有一個與該第二閘極圖案200不同的高度。換句話說，該第二絕緣層210的高度可以是比該第二閘極圖案200的大。然而，該第一絕緣層110與該第一閘極圖案100可以具有實質上相同的高度。該第一中間層介電薄膜圖案22可以直接延伸在該第一絕緣層110之上。然而，該第一中間層介電薄膜圖案22是被直接形成在該第二閘極圖案200上但不在該第二絕緣層210上。該第二絕緣層210可以包括，例如，與該第一中間層介電薄膜圖案22相同的材料，例如，一氮化物薄膜。該第二閘極圖案200可以由該第二絕緣層210與該第一中間層介電薄膜圖案22包圍。該第二絕緣層210具有一個比該第二閘極圖案200大之高度的原因將會在稍後配合圖28至30來作描述。
請參閱圖8所示，一第一鰭-式電晶體可以被形成在一第一區域I上而一第二鰭-式電晶體可以被形成在一第二區域II上。該第一鰭-式電晶體可以包括一以方向y1延伸的第一鰭F1、一第一金屬閘極電極104、一形成於一第一溝渠120t內的第一源極/汲極120及一第一高介電閘極絕緣薄 膜102。該第一鰭-式電晶體可以更包括一使該第一金屬閘極電極104與該第一源極/汲極120隔離的第一絕緣層110。在圖6中，在該第一源極/汲極120之間的一個部份可以對應於該第一鰭F1。該第一高介電閘極絕緣薄膜102可以被形成在該第一鰭F1與該第一金屬閘極電極104之間。該第二鰭-式電晶體可以包括一以方向y2延伸的第二鰭F2、一第二金屬閘極電極204、一形成於一第二溝渠220t內的第二源極/汲極220及一第二高介電閘極絕緣薄膜202。該第二鰭-式電晶體可以更包括一使該第二金屬閘極電極204與該第二源極/汲極220隔離的第二絕緣層210。在圖6中，在該第二源極/汲極220之間的一個部份可以對應於該第一鰭F2。該第二高介電閘極絕緣薄膜202可以被形成在該第二鰭F2與該第二金屬閘極電極204之間。
該第一絕緣層110的介電常數可以是與該第二絕緣層210的介電常數不同。例如，該第一絕緣層110的介電常數可以是比該第二絕緣層210的小。該第一絕緣層110可以包括一第一空氣間隙110a而且可以更包括一襯墊(例如，圖3的115)。
本發明概念之一範例實施例的半導體裝置將會配合圖9來作描述。
圖9是為本發明概念之一範例實施例之半導體裝置的橫截面圖。
請參閱圖9所示，本發明概念之目前實施例的半導體裝置可以更包括一形成於一第一區域I上的第一接點 134和形成於一第二區域II上的一第二接點230與一第三接點234。該第一接點134可以是電氣連接到該第一源極/汲極120或者可以是透過一第一通孔132來連接到該第一源極/汲極120。該第一區域I的半導體裝置可以不包括一個連接到該第一閘極圖案100的接點。該第二接點230可以變成與該第二閘極圖案200接觸。該第三接點234可以是電氣連接至該第二源極/汲極220或者可以是透過一第二通孔232來連接到該第二源極/汲極220。該第一通孔132與該第二通孔232依據該半導體裝置的結構是可以不被設置的。
該第一接點134、該第二接點230與該第三接點234可以包括，例如，鎢、銅、鋁以及其之組合物。該第一通孔132與該第二通孔232可以包括，例如，鎢。
一接點可以不存在於該第一區域I的第一閘極圖案100上。換句話說，如果一接點是形成在該第一絕緣層110上的話，例如該包括一第一空氣間隙110a的第一絕緣層110，該半導體裝置的可靠度會下降。例如，如果一閘極圖案的寬度被縮減的話，連接到該閘極圖案之接點的寬度也會縮減。然而，該接點寬度因光刻法的加工邊界而可以比該閘極圖案寬度大。在這情況中，該接點可以包圍該閘極圖案之側壁的一部份。在一形成於該閘極圖案之兩側之絕緣層(例如，一間隙子)包括一空氣間隙的情況中，該接點的一部份是可以電氣連接至一沿著該閘極圖案的通道區域。當一電氣連接是建立在該接點與該通道區域之間時，該半導體裝置的可靠度會被影響。然而，如果該第一絕緣層110 不包括該第一空氣間隙110a但僅包括一低介電氧化物薄膜的話，一接點是可以被定位在該第一閘極圖案100上。
本發明概念之一範例實施例的半導體裝置將會配合圖10A與10B來作描述。這實施例描繪具有一接點之在圖6中所示的半導體裝置。
圖10A是為本發明概念之一範例實施例之半導體裝置的橫截面圖而圖10B是為一描繪在圖10A中所示之半導體裝置之一範例實施例的橫截面圖。
請參閱圖10A所示，本發明概念之目前實施例的半導體裝置可以包括一形成於一第一區域I上的第四接點130和一形成於一第二區域II上的第五接點236。該半導體裝置可以更包括一形成於一第一中間層介電薄膜20上的第二中間層介電薄膜30。
該第四接點130可以電氣連接至一第一源極/汲極120。與在圖9中所示的第一接點134不同，該第四接點130可以在沒有使用諸如一通孔般的一媒介物之下電氣連接至該第一源極/汲極120。該第四接點130的下部份可以由一第二中間層介電薄膜圖案24包圍而其之上部份可以由該第二中間層介電薄膜30包圍。在該第四接點130之一個接觸該第一源極/汲極120的部份處，該第四接點130的寬度可以是比該第一源極/汲極120之上表面的寬度小。
該第五接點236可以電氣連接到一第二閘極圖案200。該第五接點236的下部份可以由一第一中間層伸電薄膜圖案22包圍而其之上部份可以由一第二中間層介電薄膜 30包圍。在所描繪的實施例中，僅該第五接點236被直接形成在該位於第二區域II內的第二閘極圖案200上，但本發明概念的範例實施例不被限定為那樣。換句話說，另一個接點可以被直接形成在該第二源極/汲極220。在該第五接點236之一個接觸該第二閘極圖案200的部份處，該第二接點236的寬度可以比該第二閘極圖案200與該第二絕緣層210之上表面之寬度的總和小。
該第四接點130與該第五接點236可以包括，例如，鎢、銅、鋁以及其之組合物。
請參閱圖10B所示，該第四接點130的一下部份可以具有一第一寬度w1而其之上部份可以具有一第二寬度w2。該第四接點130之下部份的寬度w1可以是比其之上部份的寬度w2小。在本發明概念之所描繪的實施例中，該第四接點130的兩側壁是階梯式的(stepwise)，但是本發明概念的範例實施例不被限定為那樣。例如，該第四接點130的一個側壁可以是階梯式的而該第四接點130的另一側壁可以是與位在其之上與下部份處之相同的斜坡成線性關係。
該第一寬度w1可以是實質上與形成在該第四接點130下面之第一源極/汲極120的寬度相同。該第四接點130可以與該第一絕緣層110重疊。例如，在該第一中間層介電薄膜圖案22上突出的該第四接點130可以與該第一絕緣層110重疊。該第四接點130之具有該第一寬度w1的下部份可以是由該第一中間層介電薄膜圖案22與該第一絕緣層110包圍。該第四接點130之具有該第二寬度w2的上部份可 以是由該第二中間層介電薄膜30包圍。
如果(圖10A與10B的)該第一絕緣層110具有該第一空氣間隙110a的話，一包圍該空氣間隙的襯墊也可以被形成，藉此允許該第一區域I的基體10與第四接點130彼此電氣地隔離。
請參閱圖10B所示，該第五接點236的下部份可以具有一個第三寬度w3而其之上部份可以具有一個第四寬度w4。該第五接點236之下部份的寬度w3可以是比其之上部份的寬度w4小。
該第二閘極圖案200與該第二絕緣層210之寬度的總和可以是實質上與該第五接點236的第三寬度w3相同。在該第二中間層介電薄膜圖案24上突出的該第五接點可以與該第二源極/汲極220重疊。該第五接點236之具有該第三寬度w3的下部份可以由該第二中間層介電薄膜圖案24包圍。
本發明概念之一範例實施例的半導體裝置將會配合圖11A至12來作描述。
圖11A和11B是為本發明概念之一範例實施例之半導體裝置的橫截面圖而圖12是為一描繪在圖11A中所示之半導體裝置之範例實施例的橫截面圖。圖11B是為在圖11A中之區域'O'的放大圖示。本發明概念之目前實施例的半導體裝置是實質上與在圖5中所示的半導體裝置相同，除了一第一絕緣層被劃分成兩個區域之外。
請參閱圖11A與11B所示，一第一閘極圖案100可 以包括一第一下閘極圖案100-1與一第一上閘極圖案100-2。形成在該第一閘極圖案100之側壁上的一第一絕緣層110可以包括一第一下絕緣層112與一第一上絕緣層114。該第一下絕緣層112可以被形成來接觸該第一下閘極圖案100-1。該第一上絕緣層114可以被形成來接觸該第一上閘極圖案100-2。
該第一下絕緣層112可以被形成來保護在該基體10下面的通道區域。此外，該第一下絕緣層112也可以被形成來調整該第一絕緣層110的介電常數。該第一下絕緣層112與該第一上絕緣層114的邊界平面可以是實質上與該基體10齊平，但是本發明概念的範例實施例不被限定為那樣。換句話說，依據該第一下絕緣層112的製造方法，該第一下絕緣層112的上表面可以是一弧形表面或者是一個凹己凸不平的表面。
一第一高介電閘極絕緣薄膜102可以具有一第一厚度d1而該第一下絕緣層112可以具有一第二厚度d2。例如，該第一高介電閘極絕緣薄膜102的第一厚度d1可以是比該第一下絕緣層112的第二厚度d2大，但是本發明概念的範例實施例不被限定為那樣。
包括第一上絕緣層114與第一下絕緣層112的第一絕緣層110可以具有一第一介電常數。該第一絕緣層110的介電常數可以是與一是為該第二絕緣層210之介電常數的第二介電常數不同。該第一絕緣層110的介電常數可以是比該第二絕緣層210的介電常數小。在圖11A至12之後面的 描述中，是假設具有較小之介電常數的第一絕緣層110被劃分成一上部份與一下部份。然而，具有較大之介電常數的第二絕緣層210也可以被劃分成一上部份與一下部份。此外，該第一絕緣層110與該第二絕緣層210兩者都可以被劃分成一上部份與一下部份。
該第一下絕緣層112的介電常數可以是比，例如，該第一上絕緣層114的介電常數大。該第一上絕緣層114可以包括，例如，一第二空氣間隙114a。在目前實施例中，該第一下絕緣層112可以包括一氮化物薄膜、一氧化物薄膜、一低介電氧化物薄膜與一低介電氮化物薄膜中之至少一者，而該第一上絕緣層114可以包括一氧化物薄膜、一低介電氧化物薄膜與一低介電氮化物薄膜中之至少一者。
請參閱圖12所示，該第一上絕緣層114可以更包括一襯墊115。一第二空氣間隙114a可以被形成在一具有該襯墊115的第一上凹坑114r內。換句話說，該第一上絕緣層114可以包括該襯墊115以及形成在與該襯墊115之間的第二空氣間隙114a。該襯墊115可以順應地沿著該第一上凹坑114r被形成。為了降低該第一絕緣層110的介電常數，該襯墊115可以是由一低介電常數材料製成。
本發明概念之一範例實施例的半導體裝置將會配合圖13與14來作描述。
圖13是為本發明概念之一範例實施例之半導體裝置的圖示而圖14是為在圖13中所示之半導體裝置的橫截面圖。
請參閱圖9與13所示，在本發明概念之目前實施例的半導體裝置中，一第二電晶體410與一第三電晶體420可以被設置在一邏輯區域400內而一第五電晶體510可以被設置在一SRAM形成區域500內。
該第一電晶體510與該第二電晶體410可以包括在圖9中所示之形成於該第二區域II內的該第二閘極圖案200與該第二絕緣層210，而該第三電晶體420可以包括在圖9中所示之形成在該第一區域I內的該第一閘極圖案100與該第一絕緣層110。
請參閱圖9和14所示，一第一閘極接點512是形成在該具有第二絕緣層210形成在其之側壁上之第一電晶體510的閘極圖案上。此外，一第一源極/汲極接點514是形成在該第一電晶體510的源極/汲極上。一第二閘極接點412是形成在該具有第二絕緣層210形成在其之側壁上之第二電晶體410的閘極圖案上。然而，在所描繪的實施例中，一接點未形成在該第二電晶體410的源極/汲極上，但是本發明概念的範例實施例不被限定為那樣。一第二源極/汲極接點422可以僅形成在該第三電晶體420的源極/汲極上而一接點未形成在該具有該包括第一空氣間隙110a之第一絕緣層110形成在其之側壁上之第三電晶體420的閘極圖案上。
圖13描繪該邏輯區域400與該SRAM形成區域500，但是本發明概念的範例實施例不被限定為那樣。例如，本發明概念也可以被應用到該邏輯區域400以外的一記憶體形成區域(例如，動態隨機存取記憶體(DRAM)、磁性 隨機存取記憶體(MRAM)、電阻性隨機存取記憶體(RRAM)、相-變隨機存取記憶體(PRAM)等等)。
本發明概念之一範例實施例的半導體裝置將會配合圖15來作描述。
圖15是為本發明概念之一範例實施例之半導體裝置的圖示。
請參閱圖15所示，一第三區域III與一第四區域IV可以被界定在一基體10上。一第三閘極圖案300可以形成在該基體10上遍佈該第三區域III和該第四區域IV。形成在該第三區域III上之第三閘極圖案300的一部份可以是一第一部份302，而形成在該第四區域IV上之第三閘極圖案300的一部份可以是一第二部份304。
一第三絕緣層300a可以形成在該第三閘極圖案300之第一部份302的側壁上，而一第四絕緣層300b可以形成在該第三閘極圖案300之第二部份304的側壁上。該第三絕緣層300a的介電常數可以是與該第四絕緣層300b的介電常數不同。換句話說，該第三閘極圖案300可以被劃分成該第一部份302與該第二部份304而具有不同介電常數的絕緣層可以分別形成在該第一與第二部份302與304的側壁上。
例如，假設該第三絕緣層300a的介電常數可以是比該第四絕緣層300b的介電常數小且該第三絕緣層300a包括一空氣間隙。在這裡，與一上互連線之電氣連接用的一接點未形成在該第三閘極圖案300的第一部份302上而一接點可以僅形成在被定位相鄰於第一部份302之側表面的源 極/汲極上。然而，與一上互連線之電氣連接用的一接點可以是形成在該第三閘極圖案300的第二部份304上而一接點也可以形成在被定位相鄰於第二部份304之側表面的源極/汲極上。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖9與16至19來作描述。
圖16至19是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
在本發明概念的範例實施例中，一個包括一高介電閘極絕緣薄膜與一金屬閘極電極的閘極圖案是藉由形成一源極/汲極而然後移除一虛擬閘極圖案來被形成。然而，一源極/汲極可以是於在沒有一虛擬閘極圖案之下形成依序堆疊於一基體上的一閘極絕緣薄膜與一閘極電極之後被形成。此外，一閘極圖案也可以被形成以致於一包括一閘極絕緣薄膜與一虛擬閘極電極的虛擬閘極圖案被形成，一源極/汲極是形成在該虛擬閘極圖案的兩側，而該虛擬閘極電極然後被移除俾可形成一金屬閘極電極。
請參閱圖16所示，一第一虛擬閘極圖案100p與一第二虛擬閘極圖案200p是形成在被界定於一基體10上的一第一區域I與一第二區域II上。該第一與第二虛擬閘極圖案100p和200p可以分別包括一虛擬閘極絕緣薄膜與一虛擬閘極電極。一第一間隙子140與一第二間隙子240可以是分別形成在該第一虛擬閘極圖案100p與該第二虛擬閘極圖案 200p的側壁上。該第一間隙子140與該第二間隙子240可以是由一具有一第三介電常數的材料製成。例如，該第一間隙子140與該第二間隙子240可以是氮化物薄膜。
其後，為了形成一源極/汲極，一第一溝渠120t可以形成在該第一間隙子140的兩側而一第二溝渠220t可以形成在該第二間隙子240的兩側。該第一溝渠120t及/或該第二溝渠220t可以依據，例如，半導體的類型而具有種種剖面。該第一溝渠120t與該第二溝渠220t可以藉由乾蝕刻、濕蝕刻或其之組合來被形成。
一第一源極/汲極120可以形成在該第一溝渠120t而一第二源極/汲極220可以形成在該第二溝渠220t。該第一源極/汲極120與該第二源極/汲極220的上表面可以是從該基體10升高。升高的第一源極/汲極120與升高的第二源極/汲極220可以藉由外延長成，例如，一半導體材料來被形成。該第一源極/汲極120與該第二源極/汲極220可以是藉由，例如，化學蒸氣沉積(CVD)或原子層沉積(ALD)來被形成。
一個覆蓋該第一虛擬閘極圖案100p與該第二虛擬閘極圖案200p的絕緣薄膜(圖中未示)可以是形成在該基體10上。其後，該絕緣薄膜可以被平坦化俾可露出該第一與第二虛擬閘極圖案100p與200p。一個包圍該第一虛擬閘極圖案100p與該第二虛擬閘極圖案200p的第一中間層介電薄膜20可以藉由平坦化該絕緣薄膜來被形成。由該第一中間層介電薄膜20露出之第一間隙子140與第二間隙子240之 上部份的寬度可以是實質上與其之接觸該基體10之下部份的寬度相同，但是本發明概念的範例實施例不被限定為那樣。該第一間隙子140及/或該第二間隙子240的上部份可以具有大到足以在後續製程中移除該第一間隙子140及/或該第二間隙子240的寬度。
請參閱圖17所示，一個具有該第一間隙子140設置在其之側壁上的第一閘極圖案100可以是形成在該第一區域I上，而一個具有該第二間隙子240設置於其之側壁上的第二閘極圖案200可以是形成在該第二區域II上。該第一閘極圖案100可以包括一第一高介電閘極絕緣薄膜102與一第一金屬閘極電極104。該第二閘極圖案200可以包括一第二高介電閘極絕緣薄膜202與一第二金屬閘極電極104。
例如，一第三溝渠100t與一第四溝渠200t可以藉由分別移除該第一虛擬閘極圖案(圖16的100p)與該第二虛擬閘極圖案(圖16的200p)來被形成於該第一中間層介電薄膜20。該第三溝渠100t可以具有該第一間隙子140作為其之側壁，而該第四溝渠200t可以具有該第二間隙子240作為其之側壁。該第三溝渠100t與該第四溝渠200t可以分別露出該基體10，但是本發明概念的範例實施例不被限定為那樣。
在形成該第一與第二高介電閘極絕緣薄膜102與202於該第三溝渠100t與該第四溝渠200t之前，一化學氧化矽薄膜(圖中未示)可以是形成於該位在第一區域I與該第二區域II上之露出的基體10上。該化學氧化矽薄膜改進在該基體10與該第一和第二高介電閘極絕緣薄膜102和202之間的 黏接，藉此降低界面缺陷並改進該半導體裝置的可靠度。該化學氧化矽薄膜可以藉由使用，例如，一化學材料來處理該基體10來被形成。例如，該基體10是使用一包含一氧氣源材料與氨(NH3)的溶液來被處理而該基體10的一預定區域是由該氧氣源材料氧化，藉此形成該化學氧化矽薄膜。在這裡，過氧化氫可以被使用作為該氧氣源材料，但是該氧氣源材料不被限定為那樣。
該第一與第二高介電閘極絕緣薄膜102與202可以是順應地形成在該第三溝渠100t與該第四溝渠200t。換句話說，該第一與第二高介電閘極絕緣薄膜102與202可以是以一均稱厚度形成在該第三與第四溝渠100t與200t的底和側表面上。該第一與第二高介電閘極絕緣薄膜102與202可以是藉著，例如，CVD、物理蒸氣沉積(PVD)、或ALD來被形成。
該第一金屬閘極電極104可以是形成在該第一高介電閘極絕緣薄膜102上而該第二金屬閘極電極204可以是形成在該第二高介電閘極絕緣薄膜202上。該第一與第二金屬閘極電極104與204可以是藉著，例如，CVD、PVD、或ALD來被形成。
請參閱圖18所示，該第一間隙子140可以被移除，藉此形成該第一凹坑110r。在形成一個覆蓋該第二區域II的鈍化薄膜圖案(圖中未示)之後，該第一區域I的第一間隙子140可以被移除。該第一間隙子140可以是藉，例如，乾蝕刻、濕蝕刻或其之組合來被移除。當該第一間隙子140 是藉乾蝕刻來被移除時，它可以是藉非等向性蝕刻、等向性蝕刻或其之組合來被移除。在移除該第一間隙子140中，僅該第一間隙子140被選擇地移除。因此，該第一間隙子140在該第一閘極圖案100或該第一中間層介電薄膜20之上可以具有高蝕刻選擇性。例如，該第一間隙子140在該第一金屬閘極電極104或該第一中間層介電薄膜20之上的蝕刻選擇性可以是3：1或更大。
該第一凹坑110r可以具有該第一閘極圖案100與該第一源極/汲極120作為其之側壁以及該基體10作為其之底表面。在所描繪的實施例中，該第一區域I的基體10是由該第一凹坑11r曝露，但是本發明的範例實施例不被限定為那樣。換句話說，該第一間隙子140的一部份可以留存在該第一凹坑11r與該基體10之間。
請參閱圖19所示，一個完全覆蓋該第一區域I與該第二區域II的第二中間層介電薄膜30可以被形成。一第一空氣間隙110a可以藉位在第一區域I上之該第二中間層介電薄膜30來被形成於該第一閘極圖案100的側壁。換句話說，具有一第一介電常數的第一絕緣層110可以被形成在該第一閘極圖案100的側壁上。位在第二區域II上的第二中間層介電薄膜30可以覆蓋該第二閘極圖案200與該第二間隙子(圖8的240)。該第二間隙子會對應於形成在該第二閘極圖案200之側壁上的第二絕緣層210。該第二絕緣層210的第二介電常數可以是與該第二間隙子的介電常數相同。因此，具有不同介電常數的第一絕緣層110與第二絕緣層210是分 別形成在該第一閘極圖案100與該第二閘極圖案200的側壁上。
該第二中間層介電薄膜30可以包括，例如，氧化矽(SiO)或者一低介電材料，或者可以被摻雜有一雜質。該第二中間層介電薄膜30可以藉，例如，CVD來被形成。該第二中間層介電薄膜30可以由一具有低階梯覆蓋率的材料製成。如果該第二中間層介電薄膜30是由一具有高階梯覆蓋率的材料製成的話，它會大量凹進該第一凹坑110r內，藉此縮減該第一空氣間隙110a的尺寸。此外，該第二中間層介電薄膜30會填充該第一凹室110r，因此一空氣間隙不會被形成。雖然未被顯示，該第二中間層介電薄膜30的一部份會凹進該第一凹坑110r，藉此填充該第一凹坑110r的上部份。
請參閱圖9所示，一第一通孔132與一第一接點134可以形成在一位於一第一區域I上的第一源極/汲極120上俾可接著被電氣連接至該第一源極/汲極120。一第二接點230可以是形成在一第二區域II的第二閘極圖案200上俾可接著被電氣連接至該第二閘極圖案200。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖9與16至20來作描述。這實施例是實質上與先前的實施例相同，除了一襯墊被形成之外。
圖20是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面 圖。
請參閱圖20所示，一個順應地覆蓋該第一凹坑110r的襯墊115會被進一步形成。由於該襯墊115是以一均稱厚度形成在該第一凹坑110r內，它可以是利用一種具有高階梯覆蓋率的材料以及其之沉積方法來被形成。該襯墊115可以是，例如，藉ALD形成的一氧化物薄膜或者一氮化物薄膜。
在形成該襯墊115之後，一個完全覆蓋該第一區域I與該第二區域II的第二中間層介電薄膜30可以被形成。由於該第二中間層介電薄膜30是形成在該具有襯墊115的第一凹坑110r上，一第一空氣間隙110a可以被形成。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖9、16至18與21來作描述。
圖21是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖21所示，一第一凹坑110r能夠以一絕緣材料142填充。以該絕緣材料142填充的第一凹坑110r是由一第二中間層介電薄膜30覆蓋，藉此形成一第一絕緣層110。具有該絕緣材料142的第一絕緣層110可以具有一第一介電常數。該絕緣材料142可以被形成為，例如，一氧化物、一低介電氧化物或一低介電氮化物。例如，該絕緣材料142可以包括SiO2、SiOCH、SiOF、SiCN、SiOCN或其之組合 物。在一第二區域II上的第二中間層介電薄膜30可以覆蓋一第二閘極圖案200與一第二間隙子(圖18的240)。該第二間隙子變成一個牙刃在該第二閘極圖案200之側壁上的第二絕緣層210。由於該由一氮化物薄膜形成之第二間隙子(圖18的240)的介電常數是與該絕緣材料142的介電常數不同，該具有不同之介電常數的第一絕緣層110與第二絕緣巨3210是形成在該第一閘極圖案100與該第二閘極圖案200的側壁上。
例如，一個覆蓋該第一凹坑110r的絕緣材料薄膜(圖中未示)可以被形成在一第一區域I上。該絕緣材料薄膜可以填充該第一凹坑110r而且可以覆蓋該第一閘極圖案100。該絕緣材料薄膜也可以覆蓋該第一區域I與該第二區域II兩者。由於該絕緣材料薄膜能夠填充該第一凹坑110r，它可以是由一具有高階梯覆蓋率的材料製成。此外，該絕緣材料薄膜可以利用一具有高階梯覆蓋率的沉積法來被形成。例如，該絕緣材料薄膜可以利用ALD、CVD、電漿加強CVD(PECVD)、旋塗式玻璃法(SOG)與可流動CVD(FCVD)中之一者來被形成。在形成該絕緣材料薄膜之後，一回蝕刻製程被執行俾可露出該第一閘極圖案100與該第二閘極圖案200。該第二中間層介電薄膜30被形成於露出的第一閘極圖案100與第二閘極圖案200上，藉此形成該第一絕緣層110與該第二絕緣層210。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖9、16、17、與22至24來 作描述。
圖22至24是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖22所示，一第一間隙子140與一第二間隙子240被同時移除，藉此形成一第一凹坑110r在一第一閘極圖案100的側壁上以及形成一第二凹坑210r在一第二閘極圖案200的側壁上。移除該第一與第二間隙子140與240的方法以及該第一或第二間隙子140或240在第一閘極圖案100、第二閘極圖案200或第一中間層介電薄膜20之上的蝕刻選擇性是實質上與以上配合圖18所示的那些相同，而因此其之重覆說明將會被省略。
請參閱圖23所示，一個覆蓋該第一凹坑110r的第一光阻薄膜圖案51是形成在該第一區域I上。位在該第二區域II上的第二凹坑210r在沒有該第一光阻薄膜圖案51之外被露出。一絕緣材料薄膜被形成在該第二區域II上，藉此覆蓋該露出的第二凹坑210r與該第二閘極圖案200。其後，一回蝕刻製程被執行俾可露出該第二閘極圖案200，藉此形成一第二絕緣層210在該第二閘極圖案200的側壁上。
請參閱圖24所示，在藉由以絕緣材料142填充該第二凹坑210r來形成該第二絕緣層210之後，該第一光阻薄膜圖案51可以被移除。該第一光阻薄膜圖案51的移除露出該第一凹坑110r。該露出的第一凹坑110r未以空氣以外的材料填充。在露出該第一凹坑110r之後，一個完全覆蓋該第 一區域I與該第二區域II的第二中間層介電薄膜30可以被形成。一第一空氣間隙110a可以被形成在該第一閘極圖案100的側壁。一具有一第一介電常數並且包括該第一空氣間隙110a的第一絕緣層110是形成在一第一閘極圖案100的側壁上，而一具有一第二介電常數且包括該絕緣材料142的第二絕緣層210是形成在該第二閘極圖案200的側壁上。由於空氣與絕緣材料142的介電常數是彼此不同，具有不同之介電常數的第一絕緣層110與第二絕緣層210是分別形成在該第一閘極圖案100與該第二閘極圖案200的側壁上。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖9、16、17、22、與24至26來作描述。
圖25和26是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之中間製程步驟的橫截面圖。
請參閱圖25所示，一個覆蓋一第一區域I與一第二區域II的絕緣材料薄膜(圖中未示)可以被形成。該絕緣材料薄膜可以完全填充一第一凹坑110r(圖26的110r)與一第二凹坑210r(圖26的210r)。其後，一回蝕刻製程可以被執行俾可露出一第一閘極圖案100與一第二閘極圖案。該第二凹坑210r能夠以一絕緣材料142填充，藉此形成一第二絕緣層210於該第二閘極圖案200的側壁上。該第一凹坑110r也能夠以該絕緣材料142填充。
請參閱圖26所示，一個覆蓋該第二閘極圖案200與該第二絕緣層210的第二光阻薄膜圖案52可以是形成在 該第二區域II上。填充該第一凹坑110r的絕緣材料142是利用該第二光阻薄膜圖案52作為一蝕刻光罩來被移除。露出的第一凹坑110r未以空氣以外的材料填充。
請參閱圖24所示，在移除位於第一凹坑110r內的絕緣材料142之後，該第二光阻薄膜圖案52可以被移除。在移除該第二光阻薄膜圖案52之後，一個完全覆蓋該第一區域I與該第二區域II的第二中間層介電薄膜30可以被形成。一第一空氣間隙110a可以被形成在該第一閘極圖案100的側壁。具有不同之介電常數的該第一絕緣層110與該第二絕緣層210是分別形成在該第一閘極圖案100與該第二閘極圖案200的側壁上。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖9、16、17、22、25和27來作描述。
圖27是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖27所示，該第二中間層介電薄膜30可以形成在以絕緣材料142填充的第一凹坑110r與第二凹坑210r。該第二中間層介電薄膜30可以完全覆蓋該第一區域I與該第二區域II兩者。該第一凹坑110r與該第二凹坑210r是由該第二中間層介電薄膜30覆蓋，藉此分別形成一第一絕緣層110與一第二絕緣層210於一第一閘極圖案100與一第二閘極圖案200的側壁上。由於該第一絕緣層110與該第二 絕緣層210是藉由以絕緣材料142填充該第一凹坑110r與該第二凹坑210r來被形成，該第一絕緣層110的第一介電常數與該第二絕緣層210的第二介電常數可以是彼此相同的。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖10A、16、17與28至30來作描述。
圖28至30是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖28所示，一露出的第一閘極圖案100與一露出的第二閘極圖案200被造成凹陷俾可使該第一閘極圖案100與該第二閘極圖案200的上表面分別比一第一間隙子140與一第二間隙子240的上部份低。其後，一金屬拉回製程(metal pull back process)可以被執行，藉此形成一第一凹陷金屬閘極電極104-1與一第二凹陷金屬閘極電極204-1。然後，一個比該第一與第二凹陷金屬閘極電極104-1與204-1更突出的高介電閘極絕緣薄膜被移除，藉此形成第一與第二凹陷高介電閘極絕緣薄膜102-1與202-1。該第一與第二凹陷金屬閘極電極104-1與204-1的上表面可以被造成與該第一與第二凹陷高介電閘極絕緣薄膜102-1與202-1的上表面共面。在這裡，該金屬閘極電極與該高介電閘極絕緣薄膜可以是同時被造成凹陷，藉此同時形成該第一與第二凹陷金屬閘極電極104-1與204-1和該第一與第二凹陷高介電閘極絕緣薄膜102-1與202-1。
請參閱圖29所示，該第一間隙子140可以被移除，藉此形成一第一凹坑110r於該第一閘極圖案100的側壁上。在一鈍化薄膜圖案(圖中未示)被形成覆蓋該第二區域II之後，該第一區域I的第一間隙子140可以被移除。該第一間隙子140可以藉由，例如，濕蝕刻、乾蝕刻或遠端電漿來被移除。該第一間隙子140可以藉，例如，等向性蝕刻來被移除。在移除該第一間隙子140中，僅該第一間隙子140被選擇地移除。因此，該第一間隙子140在該第一閘極圖案100或該第一中間層介電薄膜20之上可以具有高蝕刻選擇性。例如，該第一間隙子140在該第一凹陷金屬閘極電極104-1或該第一中間層介電薄膜20之上的蝕刻選擇性可以是3：1或更大。
由於形成該第一凹坑110r的結果，該第一閘極圖案100可以由一成順時針旋轉90度之字母"U"狀的空氣層包圍。該第一凹坑110r的深度是比一個從該基體10測量到該第一中間層介電薄膜20之上表面的高度小。在所描繪的實施例中，該第一區域I的基體10是由該第一凹坑110r露出，但是本發明概念的範例實施例不被限定為那樣。換句話說，該第一間隙子140的一部份可以留存在該第一凹坑110r與該基體10之間。
請參閱圖30所示，一阻擋薄膜(圖中未示)可以形成在該第一區域I與該第二區域II上。該阻擋薄膜可以被平面化來露出該第一中間層介電薄膜20與該第二間隙子240，藉此形成一阻擋圖案40於該第一閘極圖案100與該第 二閘極圖案200上。一第一空氣間隙110a可以藉該直接形成在該第一閘極圖案100上的阻擋圖案40來被形成在該第一閘極圖案100的側壁。換句話說，一個具有一第一介電常數的第一絕緣層110可以形成在該第一閘極圖案100的側壁上。該第二間隙子240會變成一個形成在該第二閘極圖案200之側壁上的第二絕緣層210。該第二絕緣層210的第二介電常數可以是與該第二間隙子240的介電常數相同。因此，具有不同之介電常數的第一絕緣層110與第二絕緣層210可以分別被形成在該第一閘極圖案100與該第二閘極圖案200的側壁上。
在形成該阻擋圖案40之前，一個順應地覆蓋該第一凹坑110r的襯墊(圖中未示)可以進一步被形成。
雖然直接形成在該第一閘極圖案100上的阻擋圖案40延伸到該第一絕緣層110，直接形成在該第二閘極圖案200上的阻擋圖案40可以具有與該第二閘極圖案200之寬度相同的寬度。在所描繪的實施例中，無空隙是出現在該阻擋圖案40中。然而，一空隙根據該阻擋圖案40的形成條件可以形成在該阻擋圖案40中。當該第一絕緣層110的高度可以是實質上與該第一閘極圖案100的高度相同時，該第二絕緣層210的高度是比該第二閘極圖案200的高度大。
該阻擋圖案40可以是藉，例如，高密度電漿CVD(HDP CVD)、PE CVD、或CVD來被形成。如果形成該阻擋圖案40的方法提供高階梯覆蓋率的話，該第一凹坑110r可以在沒有空氣間隙之下由該阻擋圖案40填充。在該阻擋圖 案40的沉積期間，該階梯覆蓋率可以是，例如，80%或較低。該阻擋圖案40與該第一和第二間隙子(圖28的140和240)可以由相同的材料，例如，氮化物，製成。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖10A、16、17、28、29與31來作描述。
圖31是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖31所示，一第一凹坑110r是以一絕緣材料142填充。其後，一阻擋圖案40被形成，藉此形成一第一絕緣層110在一第一閘極圖案100的側壁上。該絕緣材料142可以被形成為，例如，一氧化物、一低介電氧化物或一低介電氮化物。例如，該絕緣材料142可以包括SiO2、SiOCH、SiOF、SiCN、SiOCN或其之組合物。被包括在該第一絕緣層110內的絕緣材料142可以利用ALD、CVD、PECVD、SOG與FCVD中之一者來被形成。當該阻擋圖案40是直接形成在該第一閘極圖案100與該第一絕緣層110上時，它也可以是直接形成在該第二閘極圖案200上。包括該絕緣材料142的第一絕緣層110可以具有一第一介電常數，而該第二間隙子(圖28的240)變成一形成在該第二閘極圖案200之側壁上的第二絕緣層210。當該第二間隙子(圖28的240)是由一氮化物薄膜形成時，具有不同之介電常數的該第一絕緣層110與該第二絕緣層210是分別形成在該第一閘極圖案100與該第二 閘極圖案200的側壁上。
於此後，本發明概念之一範例實施例之一種用於製造半導體裝置的方法將會配合圖10A、16、17、28、32與33來作描述。
圖32和33是為描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖32所示，一第一間隙子140與一第二間隙子240是被同時移除，藉此形成一第一凹坑110r於一第一閘極圖案100的側壁上以及形成一第二凹坑210r於一第二閘極圖案200的側壁上。移除該第一與第二間隙子140與240的方法以及該第一或第二間隙子140或240在該第一閘極圖案100、該第二閘極圖案200或該第一中間層介電薄膜20之上的蝕刻選擇性是實質上與以上配合圖29所述的那些相同，而因此其之重覆說明將會被省略。
請參閱圖33所示，當僅以絕緣材料142填充該第二凹坑210r時該第一凹坑110r被留下如一空的空間，藉此形成一第二絕緣層210在該第二閘極圖案200的側壁上。其後，一阻擋圖案40可以被形成在一第一區域I的第一中間層介電薄膜20與一第二區域II的第一中間層介電薄膜20之間。直接形成在該第一區域I上的阻擋圖案40可以直接形成在該第一閘極圖案100而且可以直接於該第一凹坑110r之上延伸。此外，直接形成在該第二區域II上的阻擋圖案40可以直接形成在該第二閘極圖案200與該第二絕緣層210 上。一個具有一第一介電常數的第一絕緣層110是藉直接形成於該第一閘極圖案100上的阻擋圖案40來被形成在該第一閘極圖案100的側壁上。該第一絕緣層110包括一第一空氣間隙110a。一個具有一第二介電常數的第二絕緣層210是形成在該第二閘極圖案200的側壁上。該第二絕緣層210包括該絕緣材料142。當該絕緣材料142是形成為，例如，一氧化物、一低介電氧化物或一低介電氮化物且該第一與第二間隙子140與240是為氮化物薄膜時，包括絕緣材料142之該第二絕緣層210的介電常數是比該第一與第二間隙子140與240的介電常數小。
例如，一種僅以絕緣材料142填充該第二凹坑210r而留下該第一凹坑110r為一空的空間的方法現在將會作描述。首先，一光阻薄膜圖案是僅形成在該第一區域I上而露出該第二區域II的第二凹坑210r。其後，該第二凹坑210r是以該絕緣材料142填充，藉此形成該第二絕緣層210於該第二閘極圖案200的側壁上。在形成該第二絕緣層210之後，形成於該第一區域I上的光阻薄膜圖案被移除。接著，該第一凹坑110r是以絕緣材料142填充。其後，一光阻薄膜圖案是形成在該第二區域II上，藉此僅露出該第一區域I。位於該露出之第一區域I上的絕緣材料142被蝕刻，藉此把該絕緣材料142從該第一凹坑110r移除。在位於該第二區域II上的光阻薄膜圖案被移除之後，該阻擋圖案40被形成在該第一區域I與該第二區域II上。
於此後，本發明概念之一範例實施例之一種用於 製造半導體裝置的方法將會配合圖10A、16、17、28、32與34來作描述。
圖34是為一描繪本發明概念之一範例實施例之一種用於製造半導體裝置之方法之中間製程步驟的橫截面圖。
請參閱圖34所示，一絕緣材料薄膜可以是形成在一第一區域I與一第二區域II上。該絕緣材料薄膜可以填充一第一凹坑110r與一第二凹坑210r而且可以覆蓋一第一閘極圖案100與一第二閘極圖案200。該絕緣材料薄膜之一形成於該第一閘極圖案100與該第二閘極圖案200上的部份被移除，藉此露出該第一閘極圖案100與該第二閘極圖案200。其後，一阻擋圖案40可以是直接形成在該第一閘極圖案100與該第二閘極圖案200上。
一個具有一第一介電常數的第一絕緣層110是形成在該第一閘極圖案100的側壁上，而一個具有一第二介電常數的第二絕緣層210是形成在該第二閘極圖案200的側壁上。該第一絕緣層110與該第二絕緣層210中之每一者包括一絕緣材料142。因此，該第一絕緣層110的介電常數與該第二絕緣層210的介電常數可以是彼此相同。
圖35是為本發明概念之一範例實施例之一併合一半導體裝置之電子系統的方塊圖。
請參閱圖35所示，本發明概念之一範例實施例的電子系統1100可以包括一控制器1110、一輸入/輸出(I/O)裝置1120、一記憶體裝置1130、一界面1140與一匯流排1150。 該控制器1110、該I/O裝置1120、該記憶體裝置1130及/或該界面1140可以是透過該匯流排1150來彼此連接。該匯流排1150可以相當於一路徑，資料是透過該路徑來移動。
該控制器1110可以包括一微處理器、一數位訊號處理器、一微控制器、與能夠執行與由這些裝置所執行之那些相似之功能之邏輯裝置中之至少一者。該I/O裝置1120可以包括一鍵墊、一鍵盤、一顯示器裝置等等。該記憶體裝置1130可以儲存資料及/或指令。該界面1140可以傳送資料到一通信網路或從該通信網路接收資料。該界面1140可以是有線的或無線的。例如，該界面1140可以包括一天線或一有線/無線收發器。雖然未被顯示，該電子系統1100可以被使用作為一用於改進該控制器1110之運作的運作記憶體而且可以更包括一高速DRAM及/或SRAM。本發明概念之一範例實施例的半導體裝置或FET可以被設置在該記憶體裝置1130之內或者可以被設置作為該控制器1110或該I/O裝置1120的一組件。
該電子系統1100可以應用到一個人數位助理(PDA)、一可攜帶型電腦、一連網板(web tablet)、一無線電話、一數位音樂播放器、一記憶體卡、或者所有能夠在無線環境下傳送及/或接收資訊的其他裝置。
圖36和37描繪半導體系統，本發明概念之一範例實施例之半導體裝置能夠被應用到該等半導體系統。例如，圖36描繪一平板個人電腦(PC)而圖37描繪一筆記型電腦。本發明概念之一範例實施例的半導體裝置可以被使用 於一平板PC、一筆記型電腦等等。本發明概念之一範例實施例的半導體裝置能夠被應用到未於此中顯示的其他積體電路裝置。
雖然本發明概念業已配合其之範例實施例被特別地顯示與描述，對於熟知此項技術之人仕來說會了解到的是在沒有離開由後面申請專利範圍所界定之本發明概念的精神與範圍之下在型態與細節上的各種改變是可以於此中完成。
10‧‧‧基體
20‧‧‧第一中間層介電薄膜
30‧‧‧第二中間層介電薄膜
100‧‧‧第一閘極圖案
100a‧‧‧第一閘極絕緣薄膜
100b‧‧‧第一閘極電極
110‧‧‧第一絕緣層
200‧‧‧第二閘極圖案
200a‧‧‧第二閘極絕緣薄膜
200b‧‧‧第二閘極電極
210‧‧‧第二絕緣層
I‧‧‧第一區域
II‧‧‧第二區域

Claims (22)

  1. 一種半導體裝置，包含：一設置於一基體之一週緣區域的第一閘極圖案；一設置於該基體之一胞元區域的第二閘極圖案；一形成在該第一閘極圖案之側壁上的第一絕緣體；及一形成在該第二閘極圖案之側壁上的第二絕緣體，其中，該第一絕緣體的介電常數是與該第二絕緣體的介電常數不同，且其中，該第二絕緣體的高度是比該第二閘極圖案的高度大。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該第一閘極圖案包括一第一高介電(high-k)閘極絕緣薄膜，該第一高介電閘極絕緣薄膜是形成在該第一閘極圖案的側壁與底表面上，且該第二閘極圖案包括一第二高介電閘極絕緣薄膜，該第二高介電閘極絕緣薄膜是形成在該第二閘極圖案的側壁與底表面上。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該第一絕緣體包括一空氣間隙。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該第一絕緣體的介電常數是比該第二絕緣體的介電常數小。
  5. 如申請專利範圍第1項所述之半導體裝置，更包含：一設置在該第二閘極圖案且位在該第二絕緣體之間的中 間層介電薄膜。
  6. 一種半導體裝置，包含：一設置於一基體之一週緣區域的第一閘極圖案；一設置於該基體之一胞元區域的第二閘極圖案；一形成於該第一閘極圖案之側壁上的第一絕緣體；及一形成於該第二閘極圖案之側壁上的第二絕緣體，其中，該第一絕緣體包括一個具有一第一介電常數的上部份和一個具有一第二介電常數的下部份，其中，該等第一與第二介電常數是彼此不同，且其中，該第二絕緣體具有一個與該第一介電常數不同的第三介電常數。
  7. 如申請專利範圍第6項所述之半導體裝置，其中，該第一絕緣體的該上部份包括一空氣間隙。
  8. 如申請專利範圍第6項所述之半導體裝置，其中，該第一閘極圖案包括一高介電閘極絕緣薄膜，該高介電閘極絕緣薄膜是形成在該第一閘極圖案的側壁與底表面上，其中，該第一絕緣體之該下部份的厚度是比形成在該第一閘極圖案的底表面上之該高介電絕緣薄膜的厚度小。
  9. 一種半導體裝置，包含：一設置於一基體之一週緣區域的第一閘極圖案；一設置於一基體之一胞元區域的第二閘極圖案；一形成於該第一閘極圖案之側壁上的空氣間隙；及 一形成於該第二閘極圖案之側壁上的絕緣體，其中，該空氣間隙的介電常數是與該絕緣體的介電常數不同。
  10. 如申請專利範圍第9項所述之半導體裝置，其中，該第一閘極圖案包括一第一高介電閘極絕緣薄膜，該第一高介電閘極絕緣薄膜是形成在該第一閘極圖案的側壁與底表面上，且該第二閘極圖案包括一第二高介電閘極絕緣薄膜，該第二高介電閘極絕緣薄膜是形成在該第二閘極圖案的側壁與底表面上。
  11. 如申請專利範圍第9項所述之半導體裝置，其中，該空氣間隙是由一襯墊包圍。
  12. 如申請專利範圍第11項所述之半導體裝置，其中，該襯墊包括一低介電(low-k)材料。
  13. 如申請專利範圍第9項所述之半導體裝置，更包含：一電氣地連接至在該週緣區域之一源極/汲極的接點，其中，該接點的上表面是比該第一閘極圖案的上表面高，且其中，該源極/汲極是相鄰於該第一閘極圖案。
  14. 如申請專利範圍第13項所述之半導體裝置，其中，該接點的側壁是階梯狀(stepped)因此該接點之下部份的寬度是比該接點之上部份的寬度小。
  15. 如申請專利範圍第9項所述之半導體裝置，其中，該空氣間隙的介電常數是比該絕緣體的介電常數小。
  16. 如申請專利範圍第9項所述之半導體裝置，其中，該空氣間隙是只有形成在該週緣區域內。
  17. 如申請專利範圍第9項所述之半導體裝置，其中，該胞元區域是為靜態隨機存取記憶體。
  18. 一種半導體裝置，包含：一設置於一基體之一週緣區域內位在一源極與一汲極之間的第一閘極電極；一設置於該基體之一胞元區域內的第二閘極電極；一形成於該第一閘極電極之側壁、該源極之側壁與該汲極之側壁上的空氣間隙；及一形成於該第二閘極電極之側壁上的絕緣體。
  19. 如申請專利範圍第18項所述之半導體裝置，其中，該第一閘極電極包括一第一高介電閘極絕緣薄膜，該第一高介電閘極絕緣薄膜是形成在該第一閘極電極的側壁與底表面上，且該第二閘極電極包括一第二高介電閘極絕緣薄膜，該第二高介電閘極絕緣薄膜是形成在該第二閘極電極的側壁與底表面上。
  20. 如申請專利範圍第18項所述之半導體裝置，其中，該等源極與汲極是形成於一在該基體中的溝渠內。
  21. 一種形成半導體裝置的方法，包含：形成一第一間隙子(spacer)於一位於一基體之一週緣區域之第一虛擬(dummy)閘極圖案的側壁上以及形成一第二間隙子於一位於該基體之一胞元區域之第二虛擬閘極圖案的側壁上；形成一第一源極/汲極於一個相鄰於位在該週緣區域之該第一虛擬閘極圖案的第一溝渠內以及形成一第 二源極/汲極於一個相鄰於位在該胞元區域之該第二虛擬閘極圖案的第二溝渠內；形成一第一閘極圖案代替該第一虛擬閘極圖案以及形成一第二閘極圖案代替該第二虛擬閘極圖案；把該第一間隙子移除俾可形成一絕緣體；形成一個覆蓋該第一源極/汲極的中間層介電薄膜；及在形成該第一間隙子之後形成一接點，其中，該接點是透過該中間層介電薄膜而電氣地連接至該第一源極/汲極，其中，該絕緣體的介電常數是與該第二間隙子的介電常數不同。
  22. 如申請專利範圍第21項所述之方法，其中，該絕緣體包括一空氣間隙。
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