KR101921465B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시킬 수 있는 반도체 소자를 제공하는 것이다. 상기 반도체 소자는 제1 영역 및 제2 영역이 정의되는 기판, 상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 트렌치 및 제2 트렌치, 상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 형성된 제1 및 제2 게이트 패턴으로, 상기 제1 및 제2 게이트 패턴은 각각 상기 제1 및 제2 트렌치를 컨포말하게 덮는 제1 및 제2 고유전율 게이트 절연막을 포함하는 제1 및 제2 게이트 패턴, 상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층, 및 상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 소자를 제조하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양(aspect)은 제1 영역 및 제2 영역이 정의되는 기판, 상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 트렌치 및 제2 트렌치, 상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 형성된 제1 및 제2 게이트 패턴으로, 상기 제1 및 제2 게이트 패턴은 각각 상기 제1 및 제2 트렌치를 컨포말하게 덮는 제1 및 제2 고유전율 게이트 절연막을 포함하는 제1 및 제2 게이트 패턴, 상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층, 및 상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 다른 태양은 제1 영역 및 제2 영역이 정의되는 기판, 상기 제1 영역에 형성되고, 상부와 하부를 포함하는 제1 게이트 패턴, 상기 제2 영역에 형성되는 제2 게이트 패턴, 상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층으로, 상기 제1 절연층은 상기 제1 게이트 패턴의 하부와 접촉하도록 형성되는 제1 하부 절연층과, 상기 제1 게이트 패턴의 상부와 접촉하도록 형성되는 제1 상부 절연층을 포함하는 제1 절연층, 및 상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 또 다른 태양은 제1 영역 및 제2 영역이 정의되는 기판, 상기 기판 상에 형성되고, 상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막, 상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 형성된 제1 및 제2 게이트 패턴으로, 상기 제1 및 제2 게이트 패턴의 상면은 상기 층간 절연막의 상면과 동일 평면상에 놓이는 제1 및 제2 게이트 패턴, 상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층, 및 상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 제1 게이트 패턴과 제1 스페이서를 형성하고, 상기 제2 영역에 제2 게이트 패턴과 제2 스페이서를 형성하되, 상기 제1 스페이서와 상기 제2 스페이서는 제1 유전 상수를 갖고, 상기 제1 스페이서를 제거하여, 제1 리세스를 형성하고, 상기 제1 유전 상수와 다른 제2 유전상수를 갖는 제1 절연층을 상기 제1 리세스 내에 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 2 및 도 3은 도 1의 제1 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 6는 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 7은 본 발명의 도 6의 제4 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다.
도 8은 도 6의 게이트 패턴 및 절연층의 적용 예를 설명하기 위한 도면이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 10a는 본 발명의 제6 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 10b는 도 10a에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 제7 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 12은 도 11a의 제7 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다.
도 13은 본 발명의 제8 실시예에 따른 반도체 소자를 설명하기 위한 개념도이다.
도 14은 본 발명의 제8 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 15는 본 발명의 제9 실시예에 따른 반도체 소자를 설명하기 위한 개념도이다.
도 16 내지 도 19는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 21은 본 발명의 제3 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 22 내지 도 24는 본 발명의 제4 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 25 및 도 26는 본 발명의 제5 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 27은 본 발명의 제6 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 28 내지 도 30은 본 발명의 제7 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31은 본 발명의 제8 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 32 및 도 33은 본 발명의 제9 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 34는 본 발명의 제10 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 35은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 2 및 도 3은 도 1의 제1 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다.
도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자는 기판(10), 제1 게이트 패턴(100), 제2 게이트 패턴(200), 제1 절연층(110) 및 제2 절연층(210)을 포함한다. 반도체 소자는 제1 및 제2 게이트 패턴(100, 200)을 감싸는 제1 층간 절연막(20)과, 제1 및 제2 게이트 패턴(100, 200) 상에 형성되는 제2 층간 절연막(30)을 더 포함할 수 있다.
구체적으로, 기판(10) 상에 서로 다른 제1 영역(I) 및 제2 영역(II)이 정의되어 있을 수 있다. 제1 게이트 패턴(100)은 제1 영역(I) 상에 형성될 수 있고, 제2 게이트 패턴(200)은 제2 영역(II) 상에 형성될 수 있다. 제1 절연층(110)은 제1 게이트 패턴(100)의 측벽에 형성되고, 제1 게이트 패턴(100)과 동일한 높이일 수 있다. 제1 절연층(110)은 예를 들어, 제1 유전 상수를 갖는 절연 물질로 이뤄질 수 있다. 제2 절연층(210)은 제2 게이트 패턴(200)의 측벽에 형성되고, 제2 게이트 패턴(200)과 동일한 높이일 수 있다. 제2 절연층(210)은 예를 들어, 제1 유전 상수와는 다른 제2 유전 상수를 갖는 절연 물질로 이뤄질 수 있다.
제1 영역(I)은 예를 들어, 반도체 소자를 구동시키기 위한 주변 회로 등을 포함하는 주변 회로 영역일 수 있다. 제2 영역(II)은 예를 들어, 셀 어레이(cell array)를 포함하는 영역일 수 있고, 구체적으로 SRAM을 포함하는 영역일 수 있다.
제1 게이트 패턴(100) 및 제1 절연층(110) 각각의 상면은 동일 평면 상에 놓일 수 있다. 제1 층간 절연막(20)의 상면은 제1 게이트 패턴(100)의 상면과 동일 평면 상에 놓일 수 있다. 마찬가지로, 제2 게이트 패턴(200)의 상면은 제1 층간 절연막(20)의 상면과 동일 평면 상에 놓일 수 있다. 또한, 제2 절연층(210) 및 제1 층간 절연막(20) 각각의 상면은 동일 평면 상에 놓일 수 있다.
기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 패턴(100)은 기판(10) 상에 순차적으로 적층된 제1 게이트 절연막(100a) 및 제1 게이트 전극(100b)을 포함할 수 있다. 제2 게이트 패턴(200)은 기판(10) 상에 순차적으로 적층된 제2 게이트 절연막(200a) 및 제2 게이트 전극(200b)을 포함할 수 있다. 제1 게이트 절연막(100a) 및 제2 게이트 절연막(200a)은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질 및 이들의 조합을 포함할 수 있다. 제1 게이트 전극(100b) 및 제2 게이트 전극(200b)은 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, 불순물이 도핑된 poly-SiGe 또는 금속을 포함할 수 있다. 제1 게이트 절연막(100a) 및 제2 게이트 절연막(200a)이 고유전율 절연막을 포함할 경우, 고유전율 절연막의 보호를 위해, 제1 게이트 절연막(100a)과 제1 게이트 전극(100b) 사이 및 제2 게이트 절연막(200a)과 제2 게이트 전극(200b) 사이에 배리어막(미도시)을 더 포함할 수 있다. 배리어막은 예를 들어, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 절연층(110) 및 제2 절연층(210)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 이들의 조합을 포함할 수 있다. 서로 다른 유전 상수를 갖는 제1 절연층(110)과 제2 절연층(210)에서, 제1 절연층(110)의 유전 상수는 예를 들어, 제2 절연층(210)의 유전 상수보다 작을 수 있다. 예를 들어, 본 발명의 제1 실시예에 따른 반도체 소자에서, 제1 절연층(110)은 산화막, 저유전율 산화막 또는 저유전율 질화막일 수 있고, 제2 절연층(210)은 질화막일 수 있다. 저유전율 산화막 및 저유전율 질화막의 유전 상수는 예를 들어, 2 내지 6사이의 값을 가질 수 있다. 제1 절연층(110)은 예를 들어, SiO2, SiOCH, SiOF, SiCN, SiOCN 및 이들의 조합을 포함할 수 있다.
여기에서 "유전 상수"라 함은 절연층의 평균 유전 상수를 의미하는 것이다. 따라서, 절연층의 복수의 물질로 이뤄질 경우, 절연층의 유전 상수는 복수의 물질로 이뤄진 절연층의 평균 유전 상수를 의미하는 것이다.
제1 층간 절연막(20) 및 제2 층간 절연막(30) 예를 들어, 실리콘 산화물 또는 저유전율 물질을 포함하여 형성될 수 있고 불순물로 도핑이 될 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide) 또는 이들의 조합을 포함할 수 있다.
도 2 및 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 변형예에 대해서 설명한다. 도 2의 반도체 소자는 제1 절연층에 에어갭을 포함하는 것을 제외하고, 전술한 반도체 소자와 실질적으로 동일할 수 있다. 또한, 도 3의 반도체 소자는 제1 절연층이 라이너를 포함하는 것을 제외하고, 전술한 반도체 소자와 실질적으로 동일할 수 있다.
도 2를 참조하여, 제1 절연층(110)은 제1 에어갭(air gap)(110a)을 포함할 수 있다. 제1 에어갭(110a)은 제1 리세스(110r)와 제2 층간 절연막(30)으로 둘러싸인 공간일 수 있다. 제1 에어갭(110a)은 제1 게이트 패턴(100), 제1 층간 절연막(20) 및 제2 층간 절연막(30)과 접할 수 있다. 제1 에어갭(110a)이 형성되는 제1 리세스(110r)의 바닥면은 기판(10)인 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 제1 리세스(110r)를 형성하는 과정에서, 제1 리세스(110r)가 형성되기 전에 메워져 있던 물질 중 일부가 기판(10) 상에 남겨져 있을 수 있기 때문이다.
본 발명의 제1 실시예에 따른 변형예에서, 제2 절연층(210)의 유전 상수는 제1 에어갭(110a)을 포함하는 제1 절연층(110)의 유전 상수보다 클 수 있다. 제1 에어갭(110a)의 유전 상수는 가장 작은 값을 가짐으로, 제2 절연층(210)은 다양한 물질을 포함할 수 있다. 예를 들어, 제2 절연층(210)은 산화막, 저유전율 산화막 또는 저유전율 질화막, 질화막 중 적어도 하나를 포함할 수 있다.
이 후에 설명되는 본 발명의 다른 실시예들에 따른 설명에서, 제1 절연층(110)은 제1 에어갭(110a)을 포함하는 것으로 설명을 한다.
도 3을 참조하여, 제1 절연층(110)은 라이너(115)를 더 포함할 수 있다. 라이너(115)가 형성된 제1 리세스(110r) 내에 제1 에어갭(110a)이 형성될 수 있다. 구체적으로, 제1 절연층(110)은 라이너(115)와 라이너(115) 내부에 위치하는 제1 에어갭(110a)을 포함할 수 있다. 제1 절연층(110)의 유전 상수는 라이너(115)와 제1 에어갭(110a)의 평균값이 된다.
라이너(115)는 제1 리세스(110r)를 따라 컨포말(conformal)하게 형성될 수 있다. 라이너(115)는 스텝 커버리지(step coverage)가 우수한 물질 및 제조 방법을 이용하여 형성될 수 있다. 또한, 제1 절연층(110)의 유전 상수를 낮추기 위해, 라이너(115)는 유전 상수가 낮은 물질을 이용하여 형성될 수 있다. 라이너(115)는 예를 들어, 산화막 또는 질화막일 수 있으며, 구체적으로 저유전율 SiOCN, 저유전율 SiBN, SiN 및 이들의 조합을 포함할 수 있다.
도 4를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자에 대해서 설명한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 4를 참조하여, 제1 게이트 패턴(100)의 양측에 제1 소오스/드레인(120)을 포함할 수 있다. 제2 게이트 패턴(200)의 양측에 제2 소오스/드레인(220)을 포함할 수 있다. 제1 소오스/드레인(120) 및 제2 소오스/드레인(220)은 기판(10)으로부터 융기되어 형성되는 형성될 수 있다. 제1 소오스/드레인(120)은 융기되어 있기 때문에, 제1 에어갭(110a)은 기판(10), 제1 게이트 패턴(100), 제1 소오스/드레인(120), 제1 층간 절연막(20) 및 제2 층간 절연막(30)에 둘러싸여 있을 수 있다. 융기된 제1 및 제2 소오스/드레인(120, 220)의 상면은 제1 및 제2 게이트 패턴(100, 200)의 상면보다 낮게 도시되어 있으나, 이에 제한되는 것은 아니다.
기판(10)으로부터 융기된 제1 소오스/드레인(120) 및 제2 소오스/드레인(220)의 상면은 각각 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 상면보다 낮을 수 있다.
제1 소오스/드레인(120) 및 제2 소오스/드레인(220)은 기판(10) 내로 만입되어 각각 형성된 제1 트렌치(120t) 및 제2 트렌치(220t) 내에 형성될 수 있다. 제1 트렌치(120t) 및 제2 트렌치(220t)에 형성되는 제1 소오스/드레인(120) 및 제2 소오스/드레인(220)은 각각 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 하부의 채널 영역에 작용하는 압축 또는 인장 응력을 극대화시킬 수 있다. 채널 영역에 인장 또는 압축 응력을 극대화하기 위해, 제1 트렌치(120t) 및 제2 트렌치(220t)는 여러 가지 형상을 가질 수 있다. 도 2에서의 제1 및 제2 트렌치(120t, 220t)의 단면 형상은 박스 형태를 갖는 것으로 도시하고 있지만, 이에 제한되는 것은 아니고, 예를 들어, 시그마(∑)형의 형상일 수도 있다.
융기된 제1 및 제2 소오스/드레인(120, 220)은 예를 들어, 에피택셜(epitaxial) 성장된 단결정의 반도체 패턴일 수 있다. 반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hall)에 의해서 반도체 소자가 동작이 되므로, 기판(10)에 압축 응력을 가하는 것이 좋을 수 있다. 기판(10)보다 제1 및 제2 소오스/드레인(120, 220)을 이루는 반도체 패턴의 격자 상수가 큰 물질일 수 있다. 구체적으로, 기판(10)이 실리콘(Si)인 경우, 제1 및 제2 소오스/드레인(120, 220)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성될 수 있다. 반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(10)에 인장 응력을 가하는 것이 좋을 수 있다. 기판(10)보다 제1 및 제2 소오스/드레인(120, 220)을 이루는 반도체 패턴의 격자 상수가 작은 물질일 수 있다. 구체적으로, 기판(10)이 실리콘(Si)인 경우, 제1 및 제2 소오스/드레인(120, 220)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성될 수 있다. 하지만, 반도체 소자가 n형인 MOS(NMOS) 트랜지스터인 경우, 트렌치 내에 형성되는 소오스/드레인은 융기된 실리콘 에피택셜막이 형성될 수 있다.
제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터가 pMOS와 nMOS인 경우, 상기 설명한 것을 조합하여 융기된 소오스/드레인을 형성할 수 있음은 물론이다. 또한, 제1 영역(I) 및 제2 영역(II)에 형성되는 트랜지스터가 동일한 타입의 트랜지스터일지라도, 각각의 영역에 형성되는 제1 소오스/드레인(120) 및 제2 소오스/드레인(220)은 서로 다른 물질일 수 있다.
도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자에 대해서 설명한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 5를 참조하여, 제1 게이트 패턴(100)은 제1 고유전율 게이트 절연막(102) 및 제1 금속 게이트 전극(104)을 포함할 수 있다. 제2 게이트 패턴(200)은 제2 고유전율 게이트 절연막(202) 및 제2 금속 게이트 전극(204)을 포함할 수 있다. 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)은 각각 제1 영역(I) 및 제2 영역(II) 상에 형성된 제3 트렌치(100t) 및 제4 트렌치(200t) 내에 형성될 수 있다. 제3 트렌치(100t) 및 제4 트렌치(200t)는 제1 층간 절연막(20) 내에 내에 형성될 수 있다. 제1 및 제2 고유전율 게이트 절연막(102, 202)은 각각 제3 트렌치(100t) 및 제4 트렌치(200t)를 컨포말하게 덮을 수 있다. 즉, 제1 고유전율 게이트 절연막(102)은 제3 트렌치(100t)의 측벽 및 바닥면에 균일한 두께로 형성될 수 있고, 구체적으로 컵 모양의 단면을 가질 수 있다. 제1 금속 게이트 전극(104) 및 제2 금속 게이트 전극(204)은 각각 제1 및 제2 고유전율 게이트 절연막(102, 202) 상에 형성될 수 있다.
제1 게이트 패턴(100) 및 제2 게이트 패턴(200)은 제1 층간 절연막(20)에 의해 둘러싸고, 노출될 수 있다. 제1 층간 절연막(20)에서, 제3 트렌치(100t)는 제1 절연층(110)을 측벽으로 하고, 제4 트렌치(200t)는 제2 절연층(210)을 측벽으로 할 수 있다. 제1 고유전율 게이트 절연막(102) 및 제2 고유전율 게이트 절연막(202)은 각각 제1 절연층(110) 및 제2 절연층(210)과 접할 수 있다. 제1 절연층(110)은 제1 에어갭(110a)을 포함할 수 있으므로, 제1 고유전율 게이트 절연막(102)은 제1 에어갭(110a)과 접촉할 수 있다. 다만, 제1 절연층(110)이 라이너(도 3의 115)를 더 포함할 경우, 제1 고유전율 게이트 절연막(102)은 라이너(115)를 사이에 두고 제1 에어갭(110a)과 접할 수 있다.
제1 금속 게이트 전극(104) 및 제2 금속 게이트 전극(204)의 측면은 예를 들어, 컵 모양의 단면을 갖는 제1 및 제2 고유전율 게이트 절연막(102, 202) 내부에 각각 둘러싸여 있을 수 있다.
제1 고유전율 게이트 절연막(102) 및 제2 고유전율 게이트 절연막(202)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 제1 및 제2 고유전율 게이트 절연막(102, 104)은 기판(10)과 사이에 형성된 화학적 게이트 산화막(미도시)을 더 포함할 수 있다.
제1 금속 게이트 전극(104) 및 제2 금속 게이트 전극(204)은 단일층으로 도시되었으나, 이에 제한되는 것은 아니다. 제1 금속 게이트 전극(104) 및 제2 금속 게이트 전극(204)은 예를 들어, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 및 이들의 합금을 포함하는 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 및 제2 금속 게이트 전극(104, 204)은 TiN-TaN-TiAl-TiN-Ti/Al의 오중막 구조를 가질 수 있다.
도 6 내지 도 8을 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자에 대해서 설명한다.
도 6는 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 7은 본 발명의 도 6의 제4 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다. 도 8은 도 6의 게이트 패턴 및 절연층의 적용 예를 설명하기 위한 도면이다. 도 8은 도 6의 서로 다른 절연층이 형성되는 각각의 게이트 패턴이 핀형 트랜지스터(FinFET)에 적용된 것을 도시하였다. 도 8를 AA방향에서 바라본 단면이 도 6의 제1 영역(I)일 수 있고, 도 8를 BB방향에서 바라본 단면이 도 6의 제2 영역(II)일 수 있다.
도 6을 참조하여, 제1 층간 절연막(20)은 동일 레벨에 형성되는 제1 층간 절연막 패턴(22) 및 제2 층간 절연막 패턴(24)을 포함할 수 있다. 제1 층간 절연막 패턴(22)은 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 바로 위쪽에 각각 형성될 수 있다. 제2 층간 절연막 패턴(24)은 제1 소오스/드레인(120)과 제2 소오스/드레인(220) 바로 위쪽에 각각 형성될 수 있다. 여기에서 "동일 레벨"이라 함은 제1 층간 절연막 패턴(22) 및 제2 층간 절연막 패턴(24)의 상면이 동일한 높이에 형성되어, 동일한 평면 상에 놓이게 되는 것을 의미한다.
제1 층간 절연막 패턴(22) 및 제2 층간 절연막 패턴(24)은 예를 들어, 서로 다른 물질일 수 있다. 구체적으로, 제1 층간 절연막 패턴(22) 및 제2 층간 절연막 패턴(24)은 식각 선택비가 큰 물질일 수 있다. 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 상에 형성되는 컨택과 제1 소오스/드레인(120) 및 제2 소오스/드레인(220) 상에 형성되는 컨택이 스스로 정렬되도록 할 수 있기 때문이다. 제1 층간 절연막 패턴(22)은 예를 들어, 질화물일 수 있다. 제2 층간 절연막 패턴(24)은 예를 들어, 실리콘 산화물 또는 저유전율 물질을 포함하여 형성될 수 있고 불순물로 도핑이 될 수 있다.
제1 층간 절연막 패턴(22)은 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)과 접촉하도록 형성될 수 있다. 제1 층간 절연막 패턴(22)은 제1 절연층(110) 및 제2 절연층(210) 바로 위에도 각각 형성될 수 있다. 즉, 제1 게이트 패턴(100) 바로 위의 제1 층간 절연막 패턴(22)은 제1 절연층(110)까지 연장되어 형성될 수 있다. 제2 게이트 패턴(200) 바로 위의 제1 층간 절연막 패턴(22)은 제2 절연층(210)까지 연장되어 형성될 수 있다. 제1 층간 절연막 패턴(22)은 제2 층간 절연막 패턴(24)과 제1 게이트 패턴(100) 사이 및 제2 층간 절연막 패턴(24)과 제2 게이트 패턴(200) 사이를 메워 형성된다. 이 때문에, 제1 층간 절연막 패턴(22)은 내부에 보이드(void)를 포함할 수 있다. 도 6에서, 제2 층간 절연막 패턴(24)과 제1 층간 절연막 패턴(22)의 두께는 서로 다른 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제2 절연층(210)의 바로 위까지 연장되어 있는 제1 층간 절연막 패턴(22)은 제2 절연층(210)과 서로 다른 물질일 수 있다. 제2 절연층(210)의 유전 상수는 제1 층간 절연막 패턴(22)의 유전 상수보다 작을 수 있다. 예를 들어, 제1 층간 절연막 패턴(22)은 질화막일 수 있고, 제2 절연층(210)은 예를 들어, 산화막, 저유전율 산화막 및 저유전율 질화막 중 적어도 하나를 포함할 수 있다.
도 7을 참조하여, 제2 절연층(210)은 제2 게이트 패턴(200)과 높이가 다를 수 있다. 즉, 제2 절연층(210)의 높이는 제2 게이트 패턴(200)의 높이보다 클 수 있다. 하지만, 제1 절연층(110)은 제1 게이트 패턴(100)과 높이가 실질적으로 동일할 수 있다. 제1 층간 절연막 패턴(22)은 제1 절연층(110)의 바로 위까지 연장될 수 있다. 하지만, 제1 층간 절연막 패턴(22)은 제2 게이트 패턴(200)의 바로 위에만 형성되고, 제2 절연층 상에는 형성되지 않는다. 제2 절연층(210)은 예를 들어, 제1 층간 절연막 패턴(22)과 동일한 물질일 수 있고, 구체적으로, 질화막일 수 있다. 제2 게이트 패턴(200)은 제2 절연층(210)과 제1 층간 절연막 패턴(22)에 의해 감싸일 수 있다. 제2 절연층(210)의 높이가 제2 게이트 패턴(200)의 높이보다 큰 이유에 대해서, 도 28 내지 도 30을 통해서 설명한다.
도 8을 참조하여, 제1 핀형 트랜지스터는 제1 영역(I)에 형성되고, 제2 핀형 트랜지스터는 제2 영역(II)에 형성될 수 있다. 제1 핀형 트랜지스터는 y1 방향으로 연장된 제1 핀(F1)과, 제1 금속 게이트 전극(104)과, 제1 트렌치(120t) 내의 제1 소오스/드레인(120) 및 제1 고유전율 게이트 절연막(102)을 포함할 수 있다. 제1 핀형 트랜지스터는 제1 금속 게이트 전극(104) 과 제1 소오스/드레인(120)은 절연하는 제1 절연층(110)을 더 포함할 수 있다. 도 6에서, 제1 소오스/드레인(120) 사이는 제1 핀(F1)일 수 있다. 제1 고유전율 게이트 절연막(102)은 제1 핀(F1)과 제1 금속 게이트 전극(104) 사이에 형성될 수 있다. 제2 핀형 트랜지스터는 y2 방향으로 연장된 제2 핀(F2)과, 제2 금속 게이트 전극(204)과, 제2 트렌치(220t) 내의 제2 소오스/드레인(220) 및 제2 고유전율 게이트 절연막(202)을 포함할 수 있다. 제2 핀형 트랜지스터는 제2 금속 게이트 전극(204)과 제2 소오스/드레인(220)은 절연하는 제2 절연층(210)을 더 포함할 수 있다. 도 6에서, 제2 소오스/드레인(220) 사이는 제2 핀(F2)일 수 있다. 제2 고유전율 게이트 절연막(202)은 제2 핀(F2)과 제1 금속 게이트 전극(104) 사이에 형성될 수 있다.
제1 절연층(110)의 유전 상수는 제2 절연층(210)의 유전 상수와 다를 수 있고, 구체적으로, 제1 절연층(110)의 유전 상수는 제2 절연층(210)의 유전 상수보다 작을 수 있다. 제1 절연층(110)은 제1 에어갭(110a)을 포함할 수 있고, 라이너(도 3의 115)를 더 포함할 수 있다.
도 9를 참조하여, 본 발명의 제5 실시예에 따른 반도체 소자에 대해서 설명한다.
도 9는 본 발명의 제5 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 9를 참조하여, 본 발명의 제5 실시예에 따른 반도체 소자는 제1 영역(I) 상에 형성되는 제1 컨택(134)과, 제2 영역(II) 상에 형성되는 제2 컨택(230) 및 제3 컨택(234)을 더 포함할 수 있다. 제1 컨택(134)는 제1 소오스/드레인(120)과 전기적으로 연결될 수 있고, 제1 비아(132)를 매개로 제1 소오스/드레인(120)과 연결될 수 있다. 제1 영역(I)의 반도체 소자는 제1 게이트 패턴(100)과 연결되는 컨택을 포함하지 않을 수 있다. 제2 컨택(230)은 제2 게이트 패턴(200)과 접할 수 있다. 제3 컨택(234)는 제2 소오스/드레인(220)과 전기적으로 연결될 수 있고, 제2 비아(232)를 매개로 제2 소오스/드레인(220)과 연결될 수 있다. 제1 비아(132) 및 제2 비아(232)는 반도체 소자의 구조에 따라서, 생략될 수도 있다.
제1 컨택(134), 제2 컨택(230) 및 제3 컨택(234)는 예를 들어, 텅스텐, 구리, 알루미늄 및 이들의 조합을 포함할 수 있다. 제1 비아(132) 및 제2 비아(232)는 예를 들어, 텅스텐을 포함할 수 있다.
제1 영역(I)의 제1 게이트 패턴(100)에는 컨택이 존재하지 않을 수 있다. 즉, 제1 절연층(110), 구체적으로 제1 에어갭(110a)을 포함하는 제1 절연층(110) 상에 컨택이 형성되게 되면, 반도체 소자의 신뢰성이 저하될 수 있다. 구체적으로, 게이트 패턴의 폭이 줄어들게 되면, 게이트 패턴과 연결되는 컨택의 폭도 줄어들어야 한다. 하지만, 포토 리소그라피 공정의 공정 마진 등에 의해, 게이트 패턴의 폭보다 컨택의 폭이 더 넓을 수 있다. 이와 같은 경우, 컨택은 게이트 패턴의 측벽 일부를 감쌀 수 있다. 게이트 패턴의 양측에 형성되는 절연층(예를 들어, 스페이서)이 에어갭을 포함할 경우, 컨택의 일부는 게이트 패턴을 타고 내려와 채널 영역과 전기적으로 연결될 수 있다. 컨택과 채널 영역의 전기적 연결이 발생할 경우, 반도체 소자의 신뢰성에 영향을 줄 수 있다. 만약 제1 절연층(110)이 제1 에어갭(110a)을 포함하지 않고, 예를 들어 저유전율 산화막으로 이뤄진다면, 제1 게이트 패턴(100) 상에 컨택이 위치할 수 있음은 물론이다.
도 10a 및 도 10b를 참조하여, 본 발명의 제6 실시예에 따른 반도체 소자에 대해서 설명한다. 본 실시예는 도 6에서 설명한 반도체 소자에 컨택을 더 형성한 것일 수 있다.
도 10a는 본 발명의 제6 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 10b는 도 10a에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다.
도 10a를 참조하여, 본 발명의 제6 실시예에 따른 반도체 소자는 제1 영역(I) 상에 형성되는 제4 컨택(130)과 제2 영역(II) 상에 형성되는 제5 컨택(236)을 더 포함할 수 있다. 반도체 소자는 제1 층간 절연막(20) 상에 형성된 제2 층간 절연막(30)을 더 포함할 수 있다.
제4 컨택(130)은 제1 소오스/드레인(120)과 전기적으로 연결될 수 있다. 도 9의 제1 컨택(134)와 달리, 제4 컨택(130)은 비아 등의 중간 매개없이 제1 소오스/드레인(120)과 전기적으로 연결될 수 있다. 제4 컨택(130)의 하부는 제2 층간 절연막 패턴(24)에 의해 둘러싸이고, 제 4 컨택(130)의 상부는 제2 층간 절연막(30)에 의해 둘러싸일 수 있다. 제1 소오스/드레인(120)과 접하는 부분에서의 제4 컨택(130)의 폭은 제1 소오스/드레인(120)의 상면의 폭보다 좁을 수 있다.
제 5 컨택(236)은 제2 게이트 패턴(200)과 전기적으로 연결될 수 있다. 제5 컨택(236)의 하부는 제1 층간 절연막 패턴(22)에 의해 둘러싸이고, 제5 컨택(236)의 상부는 제2 층간 절연막(30)에 의해 둘러싸일 수 있다. 도면 상의 제2 영역(II)에서, 제2 게이트 패턴(200) 바로 위쪽에 형성되는 제5 컨택(236)만 도시되었지만, 이에 제한되는 것은 아니다. 즉, 제2 소오스/드레인(220) 바로 위쪽에 형성되는 다른 컨택을 더 포함할 수 있음은 물론이다. 제2 게이트 패턴(200) 및 제2 절연층(210)과 접하는 부분에서의 제5 컨택(236)의 폭은 제2 게이트 패턴(200)의 상면의 폭 및 제2 절연층(210)의 상면의 폭의 합보다 좁을 수 있다.
제4 컨택(130) 및 제5 컨택(236)은 예를 들어, 텅스텐, 구리, 알루미늄 및 이들의 조합을 포함할 수 있다.
도 10b를 참조하여, 제4 컨택(130)의 하부의 폭은 제1 폭(w1)이고, 제4 컨택(130)의 상부의 폭은 제2 폭(w2)일 수 있다. 제4 컨택(130)의 하부의 폭(w1)은 제4 컨택(130)의 상부의 폭(w2)보다 좁을 수 있다. 본 발명의 실시예에 대한 설명에서, 제4 컨택(130)의 양 측벽은 계단 형태의 모양을 갖는 것으로 설명하지만, 이에 제한되는 것은 아니다. 즉, 제4 컨택(130)의 일 측벽은 계단 형태의 모양을 갖고, 제4 컨택(130)의 다른 측벽은 실질적으로 동일한 기울기를 갖는 직선의 모양을 가질 수 있음은 물론이다.
제1 폭(w1)은 제4 컨택(130)의 하부에 형성된 제1 소오스/드레인(120)의 폭과 실질적으로 동일할 수 있다. 제4 컨택(130)은 제1 절연층(110)과 오버랩될 수 있고, 구체적으로 제1 층간 절연막 패턴(22) 상으로 돌출된 제4 컨택(130)은 제1 절연층(110)과 오버랩될 수 있다. 제1 폭(w1)을 갖는 제4 컨택(130)의 하부는 제1 층간 절연막 패턴(22) 및 제1 절연층(110)에 의해 둘러싸일 수 있다. 제2 폭(w2)을 갖는 제4 컨택(130)의 상부는 제2 층간 절연막(30)에 의해 둘러싸일 수 있다.
만약 제1 절연층(110)에 에어갭이 포함되어 있다면, 에어갭을 감싸는 라이너 등이 형성되어 있을 수 있으므로, 제 4 컨택(130)과 제1 영역(I)의 기판(10)은 전기적으로 절연될 수 있다.
도 10b를 참조하여, 제5 컨택(236)의 하부의 폭은 제3 폭(w3)이고, 제5 컨택(236)의 상부의 폭은 제4 폭일 수 있다. 제5 컨택(236)의 하부의 폭(w3)은 제5 컨택(236)의 상부의 폭(w4)보다 좁을 수 있다.
제2 게이트 패턴(200)의 폭 및 제2 절연층(210)의 폭의 합은 제3 폭(w3)와 실질적으로 동일할 수 있다. 제2 층간 절연막 패턴(24) 상으로 돌출된 제5 컨택(236)은 제2 소오스/드레인(220)과 오버랩될 수 있다. 제3 폭(w3)을 갖는 제5 컨택(236)의 하부는 제2 층간 절연막 패턴(24)에 의해 둘러싸일 수 있다. 도 11a 내지 도 12을 참조하여, 본 발명의 제7 실시예에 따른 반도체 소자에 대해서 설명한다.
도 11a 및 도 11b는 본 발명의 제7 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 12은 도 11a의 제7 실시예에 따른 반도체 소자의 변형예를 설명하기 위한 도면이다. 도 11b는 도 11a의 O영역을 확대한 도면이다. 본 발명의 제7 실시예에 따른 반도체 소자는 제1 절연층이 두 영역으로 구분되는 것을 제외하고, 도 5를 통해 설명한 반도체 소자와 실질적을 동일하다.
도 11a 및 도 11b를 참조하여, 제1 게이트 패턴(100)은 제1 하부 게이트 패턴(100-1)과 제1 상부 게이트 패턴(100-2)를 포함할 수 있다. 제1 게이트 패턴(100)의 측벽에 형성되는 제1 절연층(110)은 제1 하부 절연층(112)와 제1 상부 절연층(114)를 포함할 수 있다. 제1 하부 절연층(112)는 제1 하부 게이트 패턴(100-1)에 접촉하도록 형성될 수 있다. 제1 상부 절연층(114)는 제1 상부 게이트 패턴(100-2)에 접촉하도록 형성될 수 있다.
제1 하부 절연층(112)은 기판(10) 하부의 채널 영역을 보호하기 위해 형성될 수 있다. 또한, 제1 하부 절연층(112)는 제1 절연층(110)의 유전 상수를 조절하기 위해 형성될 수도 있다. 제1 하부 절연층(112)와 제1 상부 절연층(114)가 접하는 경계면은 기판(10)과 실질적으로 평평할 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 하부 절연층(112)를 형성하기 위한 제조 방법에 따라, 제1 하부 절연층(112)의 상면은 곡면이거나, 요철을 포함하는 면일 수 있다.
제1 고유전율 게이트 절연막(102)의 제1 두께는 d1이고, 제1 하부 절연층(112)의 제2 두께는 d2일 수 있다. 예를 들어, 제1 고유전율 게이트 절연막(102)의 제1 두께(d1)은 제1 하부 절연층(112)의 제2 두께(d2)보다 두꺼울 수 있지만, 이에 제한되는 것은 아니다.
제1 상부 절연층(114)과 제1 하부 절연층(112)를 포함하는 제1 절연층(110)은 제1 유전 상수를 가질 수 있다. 제1 절연층(110) 유전 상수는 제2 절연층(210)의 유전 상수인 제2 유전 상수와 서로 다르다. 제1 절연층(110)의 유전 상수는 제2 절연층(210)의 유전 상수보다 작을 수 있다. 본 발명의 실시예에 대한 설명에서, 유전 상수가 작은 제1 절연층(110)이 상부와 하부로 나뉘는 것으로 설명한다. 하지만, 유전 상수가 큰 제2 절연층(210)이 상부와 하부로 나뉘거나, 또는 제1 절연층(110) 및 제2 절연층(210) 모두 상부와 하부로 나뉠 수 있음은 물론이다.
제1 하부 절연층(112)의 유전 상수는 예를 들어, 제1 상부 절연층(114)의 유전 상수보다 클 수 있다. 제1 상부 절연층(114)은 예를 들어, 제2 에어갭(114a)를 포함할 수 있다. 본 발명의 실시예에서, 제1 하부 절연층(112)는 질화막, 산화막, 저유전율 산화막 및 저유전율 질화막 중 적어도 하나를 포함할 수 있고, 제1 상부 절연층(114)는 산화막, 저유전율 산화막 및 저유전율 질화막 중 적어도 하나를 포함할 수 있다.
도 12을 참조하여, 제1 상부 절연층(114)은 라이너(115)를 더 포함할 수 있다. 라이너(115)가 형성된 제1 상부 리세스(114r) 내에 제2 에어갭(114a)이 형성될 수 있다. 제1 상부 절연층(114)는 라이너(115)와 라이너(115) 내부에 위치하는 제2 에어갭(114a)을 포함할 수 있다. 라이너(115)는 제1 상부 리세스(114r)를 따라 컨포말하게 형성될 수 있다. 또한, 제1 절연층(110)의 유전 상수를 낮추기 위해, 라이너(115)는 유전 상수가 낮은 물질을 이용하여 형성될 수 있다.
도 13 및 도 14을 참조하여, 본 발명의 제8 실시예에 따른 반도체 소자에 대해서 설명한다.
도 13은 본 발명의 제8 실시예에 따른 반도체 소자를 설명하기 위한 개념도이다. 도 14은 본 발명의 제8 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 9 및 도 13 참조하면, 본 발명의 제8 실시예에 따른 반도체 소자에서, 로직 영역(400)에 제2 트랜지스터(410) 및 제3 트랜지스터(420)가 배치되고, SRAM 형성 영역(500)에 제1 트랜지스터(510)가 배치될 수 있다.
제1 트랜지스터(510) 및 제2 트랜지스터(410)은 도 9의 제2 영역(II)에 도시된 제2 게이트 패턴(200) 및 제2 절연층(210)을 포함하고, 제3 트랜지스터(420)은 도 9의 제1 영역(I)에 도시된 제1 게이트 패턴(100) 및 제1 절연층(110)을 포함할 수 있다.
도 9 및 도 14을 참조하여, 제2 절연층(210)이 측벽에 형성된 제1 트랜지스터(510)의 게이트 패턴 상에 제1 게이트 컨택(512)이 형성되어 있다. 또한, 제1 트랜지스터(510)의 소오스/드레인 상에 제1 소오스/드레인 컨택(514)이 형성되어 있다. 제2 절연층(210)이 측벽에 형성된 제2 트랜지스터(410)의 게이트 패턴 상에 제2 게이트 컨택(412)이 형성되어 있다. 하지만, 제2 트랜지스터(410)의 소오스/드레인 상에 컨택이 형성되어 않은 것으로 도시되었으나, 이에 제한되는 것은 아니다. 제1 에어갭(110a)을 포함하는 제1 절연층(110)이 측벽에 형성된 제3 트랜지스터(420)의 게이트 패턴 상에는 컨택이 형성되지 않고, 제3 트랜지스터(420)의 소오스/드레인 상에만 제2 소오스/드레인 컨택(422)이 형성될 수 있다.
도 13에서는 로직 영역(400)과 SRAM 형성 영역(500)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(400)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 15를 참조하여, 본 발명의 제 9 실시예에 따른 반도체 소자에 대해서 설명한다.
도 15는 본 발명의 제9 실시예에 따른 반도체 소자를 설명하기 위한 개념도이다.
도 15를 참조하여, 기판(10) 상에 제3 영역(III) 및 제4 영역(IV)이 정의 될 수있다. 제3 영역(III) 및 제4 영역(IV)을 가로질러, 기판(10) 상에 제3 게이트 패턴(300)이 형성될 수 있다. 제3 게이트 패턴(300) 중, 제3 영역(III) 상에 형성된 부분은 제1 부분(302)이고, 제4 영역(IV) 상에 형성된 부분은 제2 부분(302)일 수 있다.
제3 게이트 패턴의 제1 부분(302) 측벽에는 제3 절연층(300a)이 형성될 수 있고, 제3 게이트 패턴의 제2 부분(304) 측벽에는 제4 절연층(300b)이 형성될 수 있다. 제3 절연층(300a)의 유전 상수와 제4 절연층(300b)의 유전 상수는 서로 다른 값일 수 있다. 다시 말하면, 하나의 제3 게이트 패턴(300)은 제1 부분(302)과 제2 부분(304)으로 구분될 수 있고, 제1 부분(302)과 제2 부분(304) 각각의 측벽에는 서로 다른 유전 상수를 갖는 절연층이 각각 형성될 수 있다.
예를 들어, 제3 절연층(300a)의 유전 상수가 제4 절연층(300b)의 유전 상수보다 작고, 제3 절연층(300a)에 에어갭이 포함된 경우를 가정한다. 이 때, 제3 게이트 패턴의 제1 부분(302) 상에는 상부 배선 라인과의 전기적인 연결을 위한 컨택이 형성되지 않고, 제1 부분(302)의 측면에 위치하는 소오스/드레인에만 컨택이 형성될 수 있다. 하지만, 제3 게이트 패턴의 제2 부분(304) 상에는 상부 배선 라인과의 전기적인 연결을 위한 컨택뿐만 아니라, 제2 부분(304)의 측면에 위치하는 소오스/드레인에도 컨택이 형성될 수 있다.
도 9, 도 16 내지 도 19를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 16 내지 도 19는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 실시예들에서는, 소오스/드레인을 형성한 후, 더미 게이트 패턴을 제거하여 고유전율 게이트 절연막 및 금속 게이트 전극을 포함하는 게이트 패턴을 형성하는 것으로 이하 설명할 것이다. 하지만, 더미 게이트 패턴 없이 기판 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극을 형성한 후에 소오스/드레인을 형성할 수 있다. 또는, 게이트 절연막 및 더미 게이트 전극을 포함하는 더미 게이트 패턴을 형성하고, 더미 게이트 패턴 양측에 소오스/드레인을 형성한 후, 더미 게이트 전극을 제거하여 금속 게이트 전극을 형성함으로써 게이트 패턴을 형성할 수 있음은 물론이다.
도 16을 참조하여, 기판(10) 상의 제1 영역(I) 및 제2 영역(II)에 각각 제1 더미 게이트 패턴(100p) 및 제2 더미 게이트 패턴(200p)를 형성할 수 있다. 제1 및 제2 더미 게이트 패턴(100p, 200p)는 각각 더미 게이트 절연막 및 더미 게이트 전극을 포함할 수 있다. 제1 더미 게이트 패턴(100p) 및 제2 더미 게이트 패턴(200p)의 측벽에 각각 제1 스페이서(140) 및 제2 스페이서(240)를 형성할 수 있다. 제1 스페이서(140) 및 제2 스페이서(240)는 제3 유전 상수를 갖는 물질일 수 있고, 구체적으로, 질화막일 수 있다.
이 후, 소오스/드레인을 형성하기 위해, 제1 스페이서(140)의 양측에 제1 트렌치(120t)를 형성하고, 제2 스페이서(240)의 양측에 제2 트렌치(220t)를 형성할 수 있다. 제1 트렌치(120t) 및/또는 제2 트렌치(220t)의 단면은 예를 들어, 반도체 소자의 타입에 따라 달라질 수 있다. 제1 트렌치(120t) 및 제2 트렌치(220t)는 건식 식각, 습식 시각 및 이들의 조합으로 형성될 수 있다.
제1 트렌치(120t) 내에 제1 소오스/드레인(120)이 형성되고, 제2 트렌치(220t) 내에 제2 소오스/드레인(220)이 형성될 수 있다. 제1 및 제2 소오스/드레인(120, 220)의 상면은 기판(10)으로부터 융기되어 형성될 수 있다. 제1 소오스/드레인(120) 및 제2 소오스/드레인(220)은 예를 들어, 반도체 물질을 에피택셜 성장시켜 형성될 수 있다. 제1 소오스/드레인(120) 및 제2 소오스/드레인(220)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다.
제1 더미 게이트 패턴(100p) 및 제2 더미 게이트 패턴(200p)를 덮는 절연막(미도시)이 기판(10) 상에 형성될 수 있다. 이 후, 제1 및 제2 더미 게이트 패턴(100p, 200p)가 노출되도록, 절연막을 평탄화시킬 수 있다. 절연막을 평탄화 함으로써, 제1 더미 게이트 패턴(100p) 및 제2 더미 게이트 패턴(200p)의 측면을 감싸는 제1 층간 절연막(20)이 형성될 수 있다. 제1 층간 절연막(20)에 의해 노출되는 제1 스페이서(140) 및 제2 스페이서(240)의 상부 폭은 기판(10)과 접하는 제1 스페이서(140) 및 제2 스페이서(240)의 하부 폭과 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다. 제1 스페이서(140) 및/또는 제2 스페이서(240)의 상부 폭은 이 후 공정에서 제1 스페이서(140) 및/또는 제2 스페이서(240)를 제거할 수 있으면 충분하다.
도 17을 참조하여, 제1 영역(I)에 제1 스페이서(140)가 측면에 배치되는 제1 게이트 패턴(100)이 형성되고, 제2 영역(II)에 제2 스페이서(240)가 측면에 배치되는 제2 게이트 패턴(200)이 형성될 수 있다. 제1 게이트 패턴(100)은 제1 고유전율 게이트 절연막(102) 및 제1 금속 게이트 전극(104)을 포함할 수 있다. 제2 게이트 패턴(200)은 제2 고유전율 게이트 절연막(202) 및 제2 금속 게이트 전극(204)을 포함할 수 있다.
구체적으로, 제1 더미 게이트 패턴(도 16의 100p) 및 제2 더미 게이트 패턴(도 16의 200p)를 제거하여, 제1 층간 절연막(20) 내에 각각 제3 트렌치(100t) 및 제4 트렌치(200t)가 형성될 수 있다. 제3 트렌치(100t)는 제1 스페이서(140)를 측벽으로 하고, 제4 트렌치(200t)는 제2 스페이서(240)를 측면으로 한다. 제3 트렌치(100t) 및 제4 트렌치(200t)는 각각 기판(10)을 노출시킬 수 있으나, 이에 한정되는 것은 아니다.
제3 트렌치(100t) 및 제4 트렌치(200t) 내에 제1 및 제2 고유전율 게이트 절연막(102, 202)을 형성하기 전, 노출된 제1 영역 및 제2 영역의 기판(10) 상에 각각 화학적 실리콘 산화막(미도시)이 형성될 수 있다. 화학적 실리콘 산화막은 기판(10)과 제1 및 제2 고유전율 게이트 절연막(102, 202) 사이의 접합을 좋게 하여, 계면의 결함을 감소시키고 반도체 소자의 신뢰성을 향상시킬 수 있다. 화학적 실리콘 산화막은 예를 들어, 기판(10)을 화학물질로 처리하여 형성될 수 있다. 구체적으로, 산소 원료 및 암모니아(NH3)를 포함하는 용액으로 기판(10)을 처리하면, 상기 산소 원료에 의해 기판(10)의 소정 영역이 산화되어 화학적 실리콘 산화막이 형성될 수 있다. 이 때, 상기 산소 원료로 과산화수소가 사용될 수 있으나, 이에 제한되는 것은 아니다.
제3 트렌치(100t) 및 제4 트렌치(200t) 내에 각각 제1 고유전율 게이트 절연막(102) 및 제2 고유전율 게이트 절연막(202)이 컨포말하게 형성될 수 있다. 즉, 제1 및 제2 고유전율 게이트 절연막(102, 202)는 각각 제3 및 제4 트렌치(100t, 200t)의 바닥면과 측면에 균일한 두께로 형성될 수 있다. 제1 및 제2 고유전율 게이트 절연막(102, 202)는 화학적 기상 증착법, 물리적 기상 증착법(PVD), 또는 원자층 증착법을 이용하여 형성될 수 있다. 제1 고유전율 게이트 절연막(102) 상에 제1 금속 게이트 전극(104)이 형성되고, 제2 고유전율 게이트 절연막(202) 상에 제2 금속 게이트 전극(204)이 형성될 수 있다. 제1 및 제2 금속 게이트 전극(104, 204)은 예를 들어, 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
도 18을 참조하여, 제1 스페이서(140)를 제거하여, 제1 리세스(110r)를 형성할 수 있다. 제2 영역(II)을 덮는 보호막 패턴(미도시)를 형성한 후, 제1 영역(I)의 제1 스페이서(140)를 제거할 수 있다. 제1 스페이서(140)는 예를 들어, 습식 식각, 건식 식각 및 이들의 조합을 이용하여 제거될 수 있다. 제1 스페이서(140)를 건식 식각으로 제거할 경우, 제1 스페이서(140)는 이방성 식각, 등방성 식각 및 이들의 조합 형태를 사용하여 제거될 수 있다. 제1 스페이서(140)를 제거하는 공정은 제1 스페이서(140)만을 선택적으로 제거하는 것이 중요하다. 따라서, 제1 스페이서(140)를 식각하는 공정은 제1 스페이서(140)와 제1 게이트 패턴(100), 제1 스페이서(140)와 제1 층간 절연막(20)의 식각 선택비가 높아야 하다. 예를 들어, 제1 스페이서(140)와 제1 금속 게이트 전극(104), 제1 층간 절연막(20)과의 식각 선택비가 3:1 이상일 수 있다.
제1 리세스(110r)는 제1 게이트 패턴(100), 제1 소오스/드레인(120)을 측벽으로 하고, 기판(10)을 바닥면으로 할 수 있다. 제1 리세스(110r)에 의해 제1 영역(I)의 기판(10)이 노출되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 제1 리세스(110r)와 기판(10) 사이에 제1 스페이서(140)의 일부가 남아있을 수 있을 수 있다.
도 19를 참조하여, 제1 영역(I) 및 제2 영역(II)을 전체적으로 덮는 제2 층간 절연막(30)이 형성될 수 있다. 제1 영역(I) 상의 제2 층간 절연막(30)에 의해, 제1 게이트 패턴(100)의 측벽에 제1 에어갭(110a)을 형성할 수 있다. 즉, 제1 게이트 패턴(100)의 측벽에 제1 유전 상수를 갖는 제1 절연층(110)이 형성될 수 있다. 제2 영역(II) 상의 제2 층간 절연막(30)은 제2 게이트 패턴(200) 및 제2 스페이서(도 18의 240)를 덮을 수 있다. 제2 스페이서는 제2 게이트 패턴(200)의 측벽에 형성되는 제2 절연층(210)이 된다. 제2 절연층(210)의 제2 유전 상수는 제2 스페이서의 유전 상수와 동일할 수 있다. 따라서, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에는 서로 다른 유전 상수를 갖는 제1 절연층(110) 및 제2 절연층(210)이 각각 형성된다.
제2 층간 절연막(30)은 예를 들어, 실리콘 산화물 또는 저유전율 물질을 포함하여 형성될 수 있고 불순물로 도핑이 될 수 있다. 제2 층간 절연막(30)은 예를 들어, 화학적 기상 증착법(CVD) 등을 이용하여 형성될 수 있다. 제2 층간 절연막(30)은 스텝 커버리지가 낮은 물질을 사용할 수 있다. 스텝 커버리지가 높은 물질로 제2 층간 절연막(30)을 형성할 경우, 제2 층간 절연막(30)이 제1 리세스(110r)로 많이 만입되어 제1 에어갭(110a)의 크기를 줄일 수 있다. 또는, 제2 층간 절연막(30)이 제1 리세스(110r)를 메워 에어갭을 형성시키지 않을 수 있다. 하지만, 도면에는 도시되지 않았지만, 제2 층간 절연막(30)의 일부는 제1 리세스(110r) 내로 만입되어, 제1 리세스(110r)의 상부를 막을 수 있다.
도 9를 참조하여, 제1 비아(132) 및 제1 컨택(134)는 제1 영역(I) 상의 제1 소오스/드레인(120) 상에 형성되어, 제1 소오스/드레인(120)과 전기적으로 연결될 수 있다. 제2 컨택(230)은 제2 영역(II)의 제2 게이트 패턴(200) 상에 형성되어, 제2 게이트 패턴(200)과 전기적으로 연결될 수 있다.
도 9, 도 16 내지 도 20을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다. 본 실시예는 라이너를 형성하는 것을 제외하고, 전술한 실시예와 실질적으로 동일하다.
도 20은 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 20을 참조하여, 제1 리세스(110r)를 컨포말하게 덮는 라이너(115)를 더 형성할 수 있다. 라이너(115)는 균일한 두께로 제1 리세스(110r)에 형성될 수 있으므로, 스텝 커버리지가 높은 물질 및 증착 방법으로 형성될 수 있다. 라이너(115)는 예를 들어, 산화막 또는 질화막일 수 있고, 예를 들어, 원자층 증착법을 이용하여 형성될 수 있다.
라이너(115)를 형성한 후, 제1 영역(I) 및 제2 영역(II)을 전체적으로 덮는 제2 층간 절연막(30)이 형성될 수 있다. 제2 층간 절연막(30)이 라이너(115)가 형성된 제1 리세스(110r) 상에 형성됨으로써, 제1 에어갭(110a)이 형성될 수 있다.
도 9, 도 16 내지 도 18, 도 21을 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 21은 본 발명의 제3 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 21을 참조하여, 절연 물질(142)을 이용하여, 제1 리세스(110r)를 메울 수 있다. 절연 물질(142)이 메워진 제1 리세스(110r)를 제2 층간 절연막(30)으로 덮어, 제1 절연층(110)이 형성될 수 있다. 절연 물질(142)을 포함하는 제1 절연층(110)은 제1 유전 상수를 가질 수 있다. 절연 물질(142)은 예를 들어, 산화막, 저유전율 산화막 또는 저유전율 질화막일 수 있고, 구체적으로, SiO2, SiOCH, SiOF, SiCN, SiOCN 및 이들의 조합을 포함할 수 있다. 제2 영역(II) 상의 제2 층간 절연막(30)은 제2 게이트 패턴(200) 및 제2 스페이서(도 18의 240)를 덮을 수 있다. 제2 스페이서는 제2 게이트 패턴(200)의 측벽에 형성되는 제2 절연층(210)이 된다. 질화막인 제2 스페이서(240)의 유전 상수는 절연 물질(142)의 유전 상수와 다르므로, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에는 서로 다른 유전 상수를 갖는 제1 절연층(110) 및 제2 절연층(210)이 각각 형성된다.
구체적으로, 제1 영역(I) 상에 제1 리세스(110r)를 덮는 절연 물질막(미도시)이 형성될 수 있다. 절연 물질막은 제1 리세스(110r)를 메울 뿐만 아니라, 제1 게이트 패턴(100)도 덮을 수 있다. 절연 물질막은 제1 영역(I)과 제2 영역(II) 같이 덮을 수 있음은 물론이다. 절연 물질막은 제1 리세스(110r)를 메울 수 있어야 하므로, 스텝 커버리지가 높은 물질을 사용할 수 있다. 또한, 절연 물질막은 스텝 커버리지가 높은 증착 방법을 사용하여 형성될 수 있고, 예를 들어, ALD, CVD, PE CVD(plasma enhanced CVD), SOG(spin on glass) 및 FCVD(Flowable CVD) 중 하나를 이용하여 형성될 수 있다. 절연 물질막을 형성한 후, 에치 백(etch back)을 통해, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)을 노출시킨다. 노출된 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 상에 제2 층간 절연막(30)을 형성하여, 제1 절연층(110) 및 제2 절연층(210)이 형성될 수 있다.
도 9, 도 16, 도 17, 도 22 내지 도 24를 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 22 내지 도 24는 본 발명의 제4 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 22를 참조하여, 제1 스페이서(140)와 제2 스페이서(240)를 동시에 제거하여, 제1 게이트 패턴(100)의 측벽에는 제1 리세스(110r)가 형성되고, 제2 게이트 패턴(200)의 측벽에는 제2 리세스가 형성될 수 있다. 제1 및 제2 스페이서(140, 240)를 제거하는 방법 및 제1 게이트 패턴(100), 제2 게이트 패턴(200) 및 제1 층간 절연막(20)과의 식각 선택비에 관한 설명은 도 18을 통해 설명한 것과 중복되므로, 생략한다.
도 23을 참조하여, 제1 리세스(110r)를 덮은 제1 감광막 패턴(51)을 제1 영역(I) 상에 형성한다. 제1 감광막 패턴(51)이 형성되지 않은 제2 영역(II) 상의 제2 리세스(210r)는 노출된다. 제2 영역(II) 상에 절연 물질막을 형성하여, 노출된 제2 리세스(210r) 및 제2 게이트 패턴(200)을 덮는다. 이 후, 에치 백(etch back)을 통해, 제2 게이트 패턴(200)을 노출시켜, 제2 게이트 패턴(200)의 측벽에 제2 절연층(210)을 형성할 수 있다.
도 24를 참조하여, 제2 리세스(210r)에 절연 물질이 메워져 형성된 제2 절연층(210)을 형성한 후, 제1 감광막 패턴(51)을 제거할 수 있다. 제1 감광막 패턴(51)을 제거함으로써, 제1 리세스(110r)는 노출이 된다. 노출된 제1 리세스(110r) 내에는 공기 이외의 다른 물질은 채워지지 않는다. 제1 리세스(110r)를 노출시킨 후, 제1 영역(I) 및 제2 영역(II)을 전체적으로 덮는 제2 층간 절연막(30)이 형성될 수 있다. 제1 게이트 패턴(100)의 측벽에 제1 에어갭(110a)이 형성될 수 있다. 제1 게이트 패턴(100)의 측벽에는 제1 에어갭(110a)을 포함하는 제1 유전 상수를 갖는 제1 절연층(110)이 형성되고, 제2 게이트 패턴(200)의 측벽에는 절연 물질(142)을 포함하는 제2 유전 상수를 갖는 제2 절연층(210)이 형성된다. 공기와 절연 물질(142)의 유전 상수는 서로 다르므로, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에는 서로 다른 유전 상수를 갖는 제1 절연층(110) 및 제2 절연층(210)이 각각 형성된다.
도 9, 도 16, 도 17, 도 22, 도 24 내지 도 26을 참조하여, 본 발명의 제5 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 25 및 도 26는 본 발명의 제5 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 25를 참조하여, 제1 영역(I) 및 제2 영역(II)을 덮는 절연 물질막(미도시)이 형성될 수 있다. 절연 물질막에 의해, 제1 리세스(110r) 및 제2 리세스(210r)는 모두 메워질 수 있다. 에치백을 통해, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)을 노출시킬 수 있다. 제2 리세스(210r)에 절연 물질(142)을 메워 줌으로써, 제2 게이트 패턴(200)의 측벽에 제2 절연층(210)이 형성될 수 있다. 절연 물질(142)에 의해 제1 리세스(110r)도 메워져 있다.
도 26을 참조하여, 제2 영역(II) 상에 제2 게이트 패턴(200) 및 제2 절연층(210)을 덮는 제2 감광막 패턴(52)이 형성될 수 있다. 제2 감광막 패턴(52)을 식각 마스크로 이용하여, 제1 리세스를 메우고 있는 절연 물질(142)을 제거한다. 노출된 제1 리세스(110r) 내에는 공기 이외의 다른 물질은 채워지지 않는다.
도 24를 참조하여, 제1 리세스(110r) 내의 절연 물질(142)을 제거한 후, 제2 감광막 패턴(52)을 제거할 수 있다. 제2 감광막 패턴(52)을 제거한 후, 제1 영역(I) 및 제2 영역(II)을 전체적으로 덮는 제2 층간 절연막(30)이 형성될 수 있다. 제1 게이트 패턴(100)의 측벽에 제1 에어갭(110a)이 형성될 수 있다. 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에는 서로 다른 유전 상수를 갖는 제1 절연층(110) 및 제2 절연층(210)이 각각 형성된다.
도 9, 도 16, 도 17, 도 22, 도 25 및 도 27을 참조하여, 본 발명의 제6 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 27은 본 발명의 제6 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 27을 참조하여, 절연 물질(142)이 각각 메워진 제1 리세스(110r) 및 제2 리세스(210r) 상에 제2 층간 절연막(30)이 형성될 수 있다. 제2 층간 절연막(30)은 제1 영역(I) 및 제2 영역(II)을 전체적으로 덮을 수 있다. 제2 층간 절연막(30)에 의해 제1 리세스(110r) 및 제2 리세스(210r)가 덮여짐으로써, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에 각각 제1 절연층(110) 및 제2 절연층(210)이 형성될 수 있다. 제1 절연층(110) 및 제2 절연층(210)은 제1 리세스(110r) 및 제2 리세스(210r)에 절연 물질(142)이 각각 메워짐으로써 형성되므로, 제1 절연층(110)의 제1 유전 상수와 제2 절연층(210)의 제2 유전 상수는 서로 같을 수 있다.
도 10a, 도 16, 도 17, 도 28 내지 도 30을 참조하여, 본 발명의 제7 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 28 내지 도 30은 본 발명의 제7 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28을 참조하여, 노출된 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)을 리세스하여, 제1 게이트 패턴(100)의 상면 및 제2 게이트 패턴(200)의 상면이 각각 제1 스페이서(140) 및 제2 스페이서(240)의 상부보다 낮아지게 할 수 있다. 메탈 풀백 공정(metal pull back process)에 의해, 제1 리세스된 금속 게이트 전극(104-1) 및 제2 리세스된 금속 게이트 전극(204-1)을 형성할 수 있다. 제1 및 제2 리세스된 금속 게이트 전극(104-1, 204-1)보다 돌출되어 있는 고유전율 게이트 절연막을 제거하여, 제1 및 제2 리세스된 고유전율 게이트 절연막(102-1, 202-1)을 형성할 수 있다. 제1 및 제2 리세스된 금속 게이트 전극(104-1, 204-1)의 상면과 제1 및 제2 리세스된 고유전율 게이트 절연막(102-1, 202-1)의 상면이 각각 동일 평면상에 놓이도록 할 수 있다. 금속 게이트 전극과 고유전율 게이트 절연막을 동시에 리세스하여, 제1 및 제2 리세스된 금속 게이트 전극(104-1, 204-1)과 제1 및 제2 리세스된 고유전율 게이트 절연막(102-1, 202-1)를 동시에 형성할 수 있음은 물론이다.
도 29를 참조하여, 제1 스페이서(140)를 제거하여, 제1 게이트 패턴(100)의 측벽에 제1 리세스(110r)가 형성될 수 있다. 제2 영역(II)을 덮는 보호막 패턴(미도시)를 형성한 후, 제1 영역(I)의 제1 스페이서(140)를 제거할 수 있다. 제1 스페이서(140)는 예를 들어, 습식 식각, 건식 식각 또는 리모트 플라스마(remote plasma) 등을 이용하여 제거될 수 있다. 제1 스페이서(140)는 예를 들어, 등방성 식각에 의해 제거될 수 있다. 제1 스페이서(140)를 제거하는 공정은 제1 스페이서(140)만을 선택적으로 제거하는 것이 중요하다. 따라서, 제1 스페이서(140)를 식각하는 공정은 제1 스페이서(140)와 제1 게이트 패턴(100), 제1 스페이서(140)와 제1 층간 절연막(20)의 식각 선택비가 높아야 하다. 예를 들어, 제1 스페이서(140)와 제1 리세스된 금속 게이트 전극(104-1), 제1 층간 절연막(20)과의 식각 선택비가 3:1 이상일 수 있다.
제1 리세스(110r)가 형성됨에 따라, 제1 게이트 패턴(100)은 예를 들어, "ㄷ"을 시계 방향으로 90도 회전시킨 모양의 공기층에 의해 둘러싸일 수 있다. 제1 리세스(110r)의 깊이는 기판(10)으로부터 제1 층간 절연막(20)의 상면까지의 높이보다 작다. 제1 리세스(110r)에 의해 제1 영역(I)의 기판(10)이 노출되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 제1 리세스(110r)와 기판(10) 사이에 제1 스페이서(140)의 일부가 남아있을 수 있을 수 있다.
도 30을 참조하여, 제1 영역(I) 및 제2 영역(II) 상에 블로킹막(미도시)이 형성될 수 있다. 블로킹막을 평탄화하여, 제1 층간 절연막(20) 및 제2 스페이서(240)를 노출시킴으로써, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 상에 블로킹 패턴(40)이 형성될 수 있다. 제1 게이트 패턴(100) 바로 위의 블로킹 패턴(40)에 의해, 제1 게이트 패턴(100)의 측벽에 제1 에어갭(110a)이 형성될 수 있다. 즉, 제1 게이트 패턴(100)의 측벽에 제1 유전 상수를 갖는 제1 절연층(110)이 형성될 수 있다. 제2 스페이서는 제2 게이트 패턴(200)의 측벽에 형성되는 제2 절연층(210)이 된다. 제2 절연층(210)의 제2 유전 상수는 제2 스페이서의 유전 상수와 동일할 수 있다. 따라서, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에는 서로 다른 유전 상수를 갖는 제1 절연층(110) 및 제2 절연층(210)이 각각 형성된다.
블로킹 패턴(40)을 형성하기 전에, 제1 리세스(110r)를 컨포말하게 덮는 라이너(미도시)가 더 형성될 수 있다.
제1 게이트 패턴(100) 바로 위의 블로킹 패턴(40)은 제1 절연층(110)까지 연장되어 형성되지만, 제2 게이트 패턴(200) 바로 위의 블로킹 패턴(40)은 제2 게이트 패턴(200)의 폭과 동일할 수 있다. 블로킹 패턴(40)의 내부에 보이드(void)가 없는 것으로 도시되었으나, 블로킹 패턴(40)의 형성 조건에 따라 내부에 보이드가 형성될 수 있다. 제1 절연층(110)의 높이는 제1 게이트 패턴(100)의 높이와 실질적으로 동일할 수 있지만, 제2 절연층(210)의 높이는 제2 게이트 패턴(200)의 높이보다 크다.
블로킹 패턴(40)은 예를 들어, HDP CVD(high density plasma CVD), PE CVD, CVD 등을 이용하여 형성할 수 있다. 블로킹 패턴(40)을 형성하는 방식이 높은 스텝 커버리지를 갖는다면, 제1 리세스(110r)는 블로킹 패턴(40)에 의해 메워지고, 에어갭이 형성되지 않을 수 있다. 블로킹 패턴(40)을 증착하는 방식의 스텝 커버리지는 예를 들어, 80％ 이하일 수 있다. 예를 들어, 블로킹 패턴(40)과 제1 및 제2 스페이서(도 28의 140, 240)는 질화막으로 동일한 물질일 수 있다.
도 10a, 도 16, 도 17, 도 28, 도29 및 도 31을 참조하여, 본 발명의 제8 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 31은 본 발명의 제8 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 31을 참조하여, 절연 물질(142)을 이용하여, 제1 리세스(110r)를 메운다. 이 후, 블로킹 패턴(40)을 형성하여, 제1 게이트 패턴(100)의 측벽에 제1 절연층(110)이 형성될 수 있다. 절연 물질(142)은 예를 들어, 산화막, 저유전율 산화막 또는 저유전율 질화막일 수 있고, 구체적으로, SiO2, SiOCH, SiOF, SiCN, SiOCN 및 이들의 조합을 포함할 수 있다. 절연 물질(142)은 예를 들어, ALD, CVD, PE CVD(plasma enhanced CVD), SOG(spin on glass) 및 FCVD(Flowable CVD) 중 하나를 이용하여 형성될 수 있다. 제1 게이트 패턴(100) 및 제1 절연층(110) 바로 위에 블로킹 패턴(40)이 형성될 때, 제2 게이트 패턴(200) 바로 위에 블로킹 패턴(40)이 형성될 수 있다. 절연 물질(142)을 포함하는 제1 절연층(110)은 제1 유전 상수를 가질 수 있고, 제2 스페이서는 제2 게이트 패턴(200)의 측벽에 형성되는 제2 절연층(210)이 된다. 제2 스페이서가 질화막인 경우, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)의 측벽에는 서로 다른 유전 상수를 갖는 제1 절연층(110) 및 제2 절연층(210)이 각각 형성된다.
도 10a, 도 16, 도 17, 도 28, 도32 및 도 33을 참조하여, 본 발명의 제9 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 32 및 도 33은 본 발명의 제9 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 32를 참조하여, 제1 스페이서(140)와 제2 스페이서(240)를 동시에 제거하여, 제1 게이트 패턴(100)의 측벽에는 제1 리세스(110r)가 형성되고, 제2 게이트 패턴(200)의 측벽에는 제2 리세스가 형성될 수 있다. 제1 및 제2 스페이서(140, 240)를 제거하는 방법 및 제1 게이트 패턴(100), 제2 게이트 패턴(200) 및 제1 층간 절연막(20)과의 식각 선택비에 관한 설명은 도 29을 통해 설명한 것과 중복되므로, 생략한다.
도 33을 참조하여, 제1 리세스(110r)는 빈 공간으로 남기고, 제2 리세스(210r)만 절연 물질(142)로 메워 제2 게이트 패턴(200)의 측벽에 제2 절연층(210)이 형성될 수 있다. 이 후, 블로킹 패턴(40)은 제1 층간 절연막(20) 사이사이에 형성될 수 있다. 제1 영역(I) 상에 형성되는 블로킹 패턴(40)은 제1 게이트 패턴(100)의 바로 위에 형성되고, 제1 리세스(110r)의 바로 위까지 연장되어 형성될 수 있다. 또한, 제2 영역(II) 상에 형성되는 블로킹 패턴(40)은 제2 게이트 패턴(200) 및 제2 절연층(210) 바로 위에 형성될 수 있다. 제1 게이트 패턴(100) 바로 위에 형성되는 블로킹 패턴(40)에 의해, 제1 유전 상수를 갖는 제1 절연층(110)이 제1 게이트 패턴(100) 측벽에 형성된다. 제1 절연층(110)은 제1 에어갭(110a)을 포함하고 있다. 제2 게이트 패턴(200)의 측벽에는 제2 유전 상수를 갖는 제2 절연층(210)이 형성된다. 제2 절연층(210)은 절연 물질(142)을 포함하고 있다. 절연 물질(142)이 예를 들어, 산화막, 저유전율 산화막 또는 저유전율 질화막이고, 제1 및 제2 스페이서가 질화막일 경우, 절연 물질(142)을 포함하는 제2 절연층(210)의 유전 상수는 제1 및 제2 스페이서의 유전 상수보다 작게 된다.
구체적으로, 제1 리세스(110r)는 빈 공간으로 남기고, 제2 리세스(210r)만 절연 물질(142)로 메우는 방법에 대하여 설명한다. 첫 번째 방법으로, 제1 영역(I)에만 감광막 패턴을 형성하고, 제2 영역(II)의 제2 리세스(210r)는 노출시킨다. 이 후, 제2 리세스(210r) 내에 절연 물질(142)을 메워줌으로써, 제2 게이트 패턴(200)의 측벽에 제2 절연층(210)을 형성할 수 있다. 제2 절연층(210)을 형성한 후, 제1 영역(I)에 형성된 감광막 패턴을 제거하고, 제1 영역(I) 및 제2 영역(II) 상에 각각 블로킹 패턴(40)을 형성한다. 두 번째 방법으로, 제1 리세스(110r) 및 제2 리세스(210r)를 동시에 절연 물질(142)로 메워준다. 이 후, 제2 영역(II) 상에 감광막 패턴을 형성하여, 제1 영역(I)만을 노출시킨다. 노출된 제1 영역(I) 상의 절연 물질을 식각하여, 제1 리세스(110r) 내의 절연 물질을 제거한다. 제2 영역(II) 상의 감광막 패턴을 제거한 후, 제1 영역(I) 및 제2 영역(II) 상에 각각 블로킹 패턴(40)을 형성한다.
도 10a, 도 16, 도 17, 도 28, 도32 및 도 34을 참조하여, 본 발명의 제10 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 34는 본 발명의 제10 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 34를 참조하여, 제1 영역(I) 및 제2 영역(II) 상에 절연 물질막이 형성될 수 있다. 절연 물질막에 의해, 제1 리세스(110r) 및 제2 리세스(210r) 내부가 메워질 뿐만 아니라, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)도 덮일 수 있다. 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 상에 형성된 절연 물질막 일부를 제거하여, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200)을 노출시킨다. 이 후, 제1 게이트 패턴(100) 및 제2 게이트 패턴(200) 바로 위에 블로킹 패턴(40)이 형성될 수 있다.
제1 게이트 패턴(100)의 측벽에는 제1 유전 상수를 갖는 제1 절연층(110)이 형성되고, 제2 게이트 패턴(200)의 측벽에는 제2 유전 상수를 갖는 제2 절연층(210)이 형성된다. 제1 절연층(110) 및 제2 절연층(210)은 각각 절연 물질(142)을 포함하고 있다. 따라서, 제1 절연층(110)의 유전 상수와 제2 절연층(210)의 유전 상수는 동일할 수 있다.
도 35은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 35를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 36은 태블릿 PC이고, 도 37은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~9) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20, 30: 층간 절연막
40: 블로킹 패턴 100: 제1 게이트 패턴
110: 제1 절연층 110a: 제1 에어갭
120: 제1 소오스/드레인 140: 제1 스페이서
200: 제2 게이트 패턴 210: 제2 절연층
220: 제2 소오스/드레인 240: 제2 스페이서
102, 202: 고유전율 게이트 절연막 104, 204: 금속 게이트 전극

Claims (20)

  1. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 형성된 제1 및 제2 게이트 패턴으로, 상기 제1 및 제2 게이트 패턴은 각각 상기 제1 및 제2 트렌치를 컨포말하게 덮는 제1 및 제2 고유전율 게이트 절연막을 포함하는 제1 및 제2 게이트 패턴;
    상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층;
    상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층; 및
    상기 제1 게이트 패턴, 상기 제2 게이트 패턴 및 상기 제1 절연층 상에 형성되고, 상기 제2 절연층 상에 비형성되는 제1 층간 절연막 패턴을 포함하고,
    상기 제2 절연층의 높이는 상기 제2 게이트 패턴의 높이보다 높고, 상기 제2 절연층의 높이는 상기 제1 절연층의 높이보다 높은 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 유전 상수는 상기 제1 유전 상수보다 큰 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 절연층은 에어갭을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 제2 절연층은 질화막 및 저유전율 산화막 중 하나인 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 층간 절연막 패턴과 동일 레벨에 형성되는 제2 층간 절연막 패턴을 더 포함하고,
    상기 제1 층간 절연막 패턴은 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 바로 위에 각각 형성되고,
    상기 제2 층간 절연막 패턴은 제1 절연층 양측의 제1 소오스/드레인과, 상기 제2 절연층 양측의 제2 소오스/드레인 바로 위에 각각 형성되는 것을 포함하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 제1 영역은 주변 회로 영역이고, 상기 제2 영역은 셀 어레이 영역인 반도체 소자.
  9. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 제1 영역에 형성되고, 상부와 하부를 포함하는 제1 게이트 패턴;
    상기 제2 영역에 형성되는 제2 게이트 패턴;
    상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층으로, 상기 제1 절연층은 상기 제1 게이트 패턴의 하부와 접촉하도록 형성되는 제1 하부 절연층과, 상기 제1 게이트 패턴의 상부와 접촉하도록 형성되는 제1 상부 절연층을 포함하는 제1 절연층;
    상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층; 및
    상기 제1 게이트 패턴, 상기 제2 게이트 패턴 및 상기 제1 절연층 상에 형성되고, 상기 제2 절연층 상에 비형성되는 제1 층간 절연막 패턴을 포함하고,
    상기 제2 절연층의 높이는 상기 제2 게이트 패턴의 높이보다 높고, 상기 제2 절연층의 높이는 상기 제1 절연층의 높이보다 높은 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 영역 및 제2 영역 상에 각각 제1 및 제2 트렌치가 형성된 층간 절연막을 더 포함하고,
    상기 제1 게이트 패턴 및 제2 게이트 패턴은 각각 제1 및 제2 트렌치 내에 형성되고,
    상기 제1 게이트 패턴 및 제2 게이트 패턴은 각각 상기 제1 트렌치 및 제2 트렌치를 컨포말하게 덮는 제1 및 제2 고유전율 게이트 절연막을 포함하는 반도체 소자.
  11. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 기판 상에 형성되고, 상기 제1 영역 및 제2 영역 상에 각각 형성된 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 형성된 제1 및 제2 게이트 패턴으로, 상기 제1 및 제2 게이트 패턴의 상면은 상기 층간 절연막의 상면과 동일 평면상에 놓이는 제1 및 제2 게이트 패턴;
    상기 제1 게이트 패턴의 측벽 상에 형성되고, 제1 유전 상수를 갖는 제1 절연층;
    상기 제2 게이트 패턴의 측벽 상에 형성되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 절연층; 및
    상기 제1 게이트 패턴, 상기 제2 게이트 패턴 및 상기 제1 절연층 상에 형성되고, 상기 제2 절연층 상에 비형성되는 제1 층간 절연막 패턴을 포함하고,
    상기 제2 절연층의 높이는 상기 제2 게이트 패턴의 높이보다 높고, 상기 제2 절연층의 높이는 상기 제1 절연층의 높이보다 높은 반도체 소자.
  12. 제1 영역과 제2 영역이 정의된 기판을 제공하고,
    상기 제1 영역에 제1 게이트 패턴과 제1 스페이서를 형성하고, 상기 제2 영역에 제2 게이트 패턴과 제2 스페이서를 형성하되, 상기 제1 스페이서와 상기 제2 스페이서는 제1 유전 상수를 갖고,
    상기 제1 스페이서를 제거하여, 제1 리세스를 형성하고,
    상기 제2 스페이서를 제거하여, 제2 리세스를 형성하고,
    상기 제1 유전 상수와 다른 제2 유전상수를 갖는 제1 절연층을 상기 제1 리세스 내에 형성하고,
    상기 제1 및 제2 유전상수와 다른 제3 유전상수를 갖는 제2 절연층을 상기 제2 리세스 내에 형성하고,
    상기 제1 게이트 패턴, 상기 제2 게이트 패턴 및 상기 제1 절연층 상에 형성되고, 상기 제2 절연층 상에 비형성되는 제1 층간 절연막 패턴을 형성하는 것을 포함하고,
    상기 제2 절연층의 높이는 상기 제2 게이트 패턴의 높이보다 높고, 상기 제2 절연층의 높이는 상기 제1 절연층의 높이보다 높은 반도체 소자 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 리세스를 형성하는 것은
    상기 제1 스페이서를 제거하는 것과 동시에 상기 제2 스페이서를 제거하여, 상기 제2 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 절연층을 형성하는 것은
    절연 물질을 이용하여 상기 제1 리세스 및 상기 제2 리세스를 메워, 상기 제2 절연층을 형성하고,
    상기 제1 리세스를 메운 상기 절연 물질을 제거하고,
    상기 제1 리세스 상에 층간 절연막을 형성하여, 상기 제1 게이트 패턴의 측벽에 에어갭을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 절연층을 형성하는 것은
    상기 제1 영역 상에 상기 제1 리세스를 덮는 감광막 패턴을 형성하고,
    절연 물질을 이용하여 상기 제2 리세스를 메워, 상기 제2 게이트 패턴의 측벽에 상기 제3 유전상수를 갖는 상기 제2 절연층을 형성하고,
    상기 제2 절연층을 형성한 후, 상기 감광막 패턴을 제거하고,
    상기 제1 리세스 상에 층간 절연막을 형성하여, 상기 제1 게이트 패턴의 측벽에 에어갭을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  16. 제12 항에 있어서,
    상기 제1 게이트 패턴 및 상기 제2 게이트 패턴을 형성하는 것은
    상기 기판 상에 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 트렌치 및 상기 제2 트렌치는 상기 제1 스페이서 및 상기 제2 스페이서를 각각 측면으로 하고,
    상기 제1 트렌치 및 상기 제2 트렌치 내에 각각 제1 금속 게이트 전극 및 제2 금속 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극을 형성하기 전에,
    상기 제1 트렌치 및 상기 제2 트렌치를 컨포말하게 덮는 제1 고유전율 게이트 절연막 및 제2 고유전율 게이트 절연막을 각각 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 게이트 패턴 및 상기 제2 게이트 패턴을 형성하는 것은
    상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극 각각의 일부를 제거하고, 상기 제1 게이트 패턴의 상면 및 상기 제2 게이트 패턴의 상면이 각각 상기 제1 스페이서 및 상기 제2 스페이서의 상부보다 낮아지게 하는 것을 포함하는 반도체 소자 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 리세스를 형성하는 것은
    상기 제1 스페이서를 제거하는 것과 동시에 상기 제2 스페이서를 제거하여, 상기 제2 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 절연층을 형성하는 것은
    절연 물질을 이용하여 상기 제2 리세스를 메워, 상기 제2 게이트 패턴의 측벽에 상기 제3 유전상수를 갖는 상기 제2 절연층을 형성하고,
    상기 제1 리세스 상에 블로킹 패턴을 형성하여, 상기 제1 게이트 패턴의 측벽에 에어갭을 형성하는 것을 포함하는 반도체 소자 제조 방법.
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