KR100258200B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 LDD 구조의 반도체 소자에서 게이트 전극의 측면의 사이드월 스페이서를 빈 홀로 구성하여 종래의 산화막보다 유전율 낮춤으로써, 게이트 전극의 신호 지연 시간을 줄여 고속 동작의 구현할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 LDD 구조의 반도체 소자에서 게이트 전극의 측면에 형성되는 사이드월 스페이서를 빈 홀로 구성한 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 산업 전반에 걸쳐 반도체 소자의 빠른 동작과 고집적화를 이루기 위해, 디자인 룰이 감소됨에 따라 반도체 소자의 패턴이 미세화되고 있다.
이에 따라, 반도체 소자의 채널 길이가 축소된 단채널 소자의 경우, 장채널 소자에 비해 소자에 인가하는 전압을 낮추지 않는 한 소오스와 드레인간에 걸리는 전기장의 세기가 증가해 채널의 캐리어를 가속시킨다. 이와 같이 가속된 캐리어는 게이트 산화막 등으로 주입되어 소자의 특성을 열화시킨다. 이를 핫 캐리어 효과라고 한다.
이를 개선하기 위하여 LDD(Lightly Doped Drain) 구조가 제안되었는데, 이 구조는 채널과 인접한 소오스 및 드레인 영역에 저농도 접합 영역인 LDD 영역을 형성하는 것을 말한다.
도 1은 종래 LDD 구조의 반도체 소자를 나타내는 단면도이다.
이와 같은 반도체 소자의 제조 방법을 간략하게 설명하면, 먼저 반도체 기판(10)의 활성 영역상에 게이트 산화막(11) 및 게이트 전극(12)을 형성한 다음, 저농도의 n형 이온을 주입하여 저농도 접합 영역(13a)을 형성한다. 그런 다음, 게이트 전극(12)의 측면에 산화막으로 된 사이드월 스페이서(14)를 형성한다. 계속해서, 고농도의 n형 이온을 결과물상에 주입함으로써 전술한 저농도 접합 영역(13a)에 고농도 접합 영역(13b)을 형성하여 LDD 구조의 접합 영역을 완성한다.
그러나, 상기에서 전술한 바와 같이 사이드월 스페이서를 산화막으로 형성하는 경우, 게이트 전극과 접합 영역 사이에 기생적인 캐퍼시터가 존재하게 되어 게이트 전극의 신호 지연 시간이 길어지게 되는 문제가 있다. 또한, 채널 영역에서 발생된 핫 캐리어가 사이드월 스페이서인 산화막으로 트랩되어 반도체 소자의 열화를 가중시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 사이드월 스페이서를 유전율이 낮은 에어(Air), 즉 빈 공간으로 구성함으로써 고속 구동이 가능하며 핫 캐리어 효과를 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 LDD 구조의 반도체 소자를 나타내는 단면도.
도 2a 내지 도 2e는 본 발명에 따른 LDD 구조의 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10, 20: 반도체 기판 11, 21: 게이트 산화막
12, 22: 게이트 전극 13a, 13b, 23a, 23b: 접합 영역
14, 24: 사이드월 스페이서 24a: 빈 홀
25, 27, 28, 29: 절연막 26: BPSG막
30: 금속 배선
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법으로서, 예정된 두께로 게이트 전극이 기형성된 반도체 기판을 제공하는 단계; 저농도 이온 주입 공정을 통하여, 상기 게이트 전극과 인접한 상기 반도체 기판내의 예정된 영역에 저농도 접합 영역을 형성하는 단계; 상기의 전체 구조상에 제 1 절연막을 증착하는 단계; 상기 제 1 절연막을 전면성 식각하여, 상기 제 1 절연막으로 된 사이드월 스페이서를 상기 게이트 전극의 측면에 형성하는 단계; 고농도 이온 주입 공정을 통하여, 상기 저농도 접합 영역에 고농도 접합 영역을 형성함으로써, LDD 구조의 접합 영역을 형성하는 단계; 상기 전체 구조상에 제 2 절연막을 형성하는 단계; 상기 게이트 전극이 노출될 때까지 상기 제 2 절연막을 연마하며, 상기 사이드월 스페이서의 상부가 소정폭 노출되도록 상기 결과물을 소정 두께 더 연마하는 단계; 습식 식각을 통하여, 상기 제 1 절연막만을 제거하여 사이드월 스페이서를 빈 홀로 형성하는 단계;및 증착 속도가 빠른 증착 방식으로, 상기 홀의 입구를 제 3 절연막으로 봉합하여 상기 홀 내부가 에어로 채워지게 함으로써, 상기 게이트 전극의 측면에 상부가 제 3 절연막으로 봉합된 빈 홀의 사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 LDD 구조의 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 종래 공지된 LDD 기술을 이용하여 반도체 기판(20)의 활성 영역상에 게이트 산화막(21) 및 게이트 전극(22)을 형성한 다음, 저농도의 n형 이온을 주입하여 저농도 접합 영역(23a)을 형성한다. 그런 다음, 전체 구조상에 질화막을 증착하고, 전면성 식각하여 게이트 전극(22)의 측면에 질화막으로 된 사이드월 스페이서(24)를 형성한다. 계속해서, 고농도의 n형 이온을 결과물상에 주입하여 저농도 접합 영역(23a)에 고농도 접합 영역(23b)을 형성하여 LDD 구조를 완성한다. 도 2a는 진행된 제조 공정의 결과물을 보여준다.
상기의 구조 및 공정은 종래와 동일하며, 단지 사이드월 스페이서를 구성하는 물질이 질화막으로 대체된다. 또한, 게이트 전극의 두께는 후속되는 공정에서 연마되는 두께를 고려하여 보다 두껍게 형성한다.
이하, 후속되는 도면의 설명과 관련 없는 전술한 도면의 도면 부호는 생략하기로 한다.
그런 다음, 도 2b에 도시된 바와 같이, 전체 구조 상에 LPCVD 방식을 이용하여 제 1 층간 절연막(25)을 증착한다. 이어서, 그 상부에 BPSG(BoroPhospho Silicate Glass)막(26)을 증착한 다음 플로우하여 상부를 평탄화한다. 계속해서, PECVD 방식을 이용하여 전체 구조상에 제 2 층간 절연막(27)을 증착한다.
이어서, 도 2c에 도시된 바와 같이, 도 2b의 Ⅱ-Ⅱ′선까지 화학적 기계적 연마 공정을 이용하여 적층된 층들을 차례로 연마한다. 이 연마 공정은 최종적으로 예정된 게이트 전극(22a)의 두께로, 그리고 사이드월 스페이서(24)의 상부가 예정된 폭으로 노출될 때까지 진행한다.
그런 다음, 노출된 사이드월 스페이서(24)의 상부를 통하여, 인산 용액으로 질화막만을 제거해 낸다. 이와 같은 공정으로 사이드월 스페이서는 빈 홀(24a)이 된다. 계속해서, 절연막의 증착 속도가 빠른 CVD 방식을 이용하여, 빈 홀에 절연막(28)을 증착한다. 그러나, 빈 홀(24a)의 내부로 반응 가스가 충분히 유입되기 전에 (24a)의 좁은 입구에 절연막이 증착되어 봉합됨으로써, 홀은 에어가 채워진 상태가 된다. 즉, 빈 공간이 된다. 그 결과물은 도 2d에 도시된 바와 같다.
이와 같이 빈 홀로 형성된 사이드월 스페이서의 유전율은 1이 되고, 따라서 종래 유전율이 3.9인 산화막에 비해 기생적인 캐퍼시턴스를 줄일 수 있다. 이에 따라, 게이트 전극의 신호 지연 시간을 줄여 고속 동작의 구현이 가능해지며 전력 소모도 낮출 수 있다. 또한, 핫 캐리어 트랩을 제거하여 소자의 신뢰성을 향상시킬 수 있다.
마지막으로, 도 2e에 도시된 바와 같이, 공지된 방법으로 제 3 층간 절연막(29)을 형성한 다음, 콘택홀을 형성하여 각각의 금속 배선(30)을 형성한다.
이상에서 설명한 바와 같이, 본 발명은 게이트 전극 측면의 사이드월 스페이서를 빈 홀로 구성하여 종래의 산화막보다 유전율 낮춤으로써, 게이트 전극의 신호 지연 시간을 줄여 고속 동작의 구현할 수 있다. 또한, 핫 캐리어 트랩을 제거하여 소자의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (5)
- 예정된 두께로 게이트 전극이 기형성된 반도체 기판을 제공하는 단계;저농도 이온 주입 공정을 통하여, 상기 게이트 전극과 인접한 상기 반도체 기판내의 예정된 영역에 저농도 접합 영역을 형성하는 단계;상기의 전체 구조상에 제 1 절연막을 증착하는 단계;상기 제 1 절연막을 전면성 식각하여, 상기 제 1 절연막으로 된 사이드월 스페이서를 상기 게이트 전극의 측면에 형성하는 단계;고농도 이온 주입 공정을 통하여, 상기 저농도 접합 영역에 고농도 접합 영역을 형성함으로써, LDD 구조의 접합 영역을 형성하는 단계;상기 전체 구조상에 제 2 절연막을 형성하는 단계;상기 게이트 전극이 노출될 때까지 상기 제 2 절연막을 연마하며, 상기 사이드월 스페이서의 상부가 소정폭 노출되도록 상기 결과물을 소정 두께 더 연마하는 단계;습식 식각을 통하여, 상기 제 1 절연막만을 제거하여 사이드월 스페이서를 빈 홀로 형성하는 단계;및증착 속도가 빠른 증착 방식으로, 상기 홀의 입구를 제 3 절연막으로 봉합하여 상기 홀 내부가 에어로 채워지게 함으로써, 상기 게이트 전극의 측면에 상부가 제 3 절연막으로 봉합된 빈 홀의 사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2항에 있어서, 상기 질화막의 습식 식각 용액은 인산 용액인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 2 절연막은 LPCVD 절연막, 플로우 특성이 양호한 절연막 및 PECVD 절연막이 차례로 적층된 복합 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 3 절연막은 CVD 방식에 의하여 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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1997
- 1997-12-29 KR KR1019970076719A patent/KR100258200B1/ko not_active IP Right Cessation
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| US8916936B2 (en) | 2012-08-22 | 2014-12-23 | Samsung Electronics Co., Ltd. | Transistor structure of a semiconductor device |
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