KR100445718B1 - Ｓｏｉ-반도체 장치 및 그것의 제조 방법 - Google Patents
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Abstract
본 발명은 SOI-반도체 장치 및 그것의 제조 방법에 관한 것이다. 반도체 장치는 특히 기판에 의해 형성되고 반도체 재료로 이루어진 베이스층(1), 상기 베이스층(1) 위에 배치된 절연층(2) 및 상기 절연층(2)에 접하며 단결정 실리콘으로 이루어진 층(3')을 포함한다. 패시베이션 물질은 절연층(2)과 단결정 실리콘층(3') 사이의 경계면(7) 영역에서 Si-X 결합을 형성하면서 존재하고, Si-X 결합의 결합 에너지는 Si-H 결합의 결합 에너지보다 크다.
Description
본 발명은 청구항 제 1항의 전제부에 따른 반도체 장치 및 청구항 제 6항의 전제부에 따른 이러한 반도체 장치의 제조 방법에 관한 것이다.
MOS-전계 효과 트랜지스터(MOSFET)를 Silicon-on-Insulator-(SOI-)기판상에 형성하는 것은 이미 공지되어 있다. 이러한 기술의 장점은, 실리콘 기판상에 형성된 종래의 MOSFET와 비교하여 동작하는 동안 채널의 완전한 전기적 디플리션 (depletion)이 이루어질 수 있다는 것이다. 이것은, 매우 경미한 동작 전압(1 V 이하)을 얻을 수 있으며, 이것은 다시 적은 전력 소비를 갖는 "저전력"-CMOS-사용의 실현을 가능하게 한다. SOI-기술의 추가 장점은, 매립 산화물층의 측면 및 수직 절연 효과로 인해 매우 높은 패킹 밀도(packing density)가 실현될 수 있다는 것이다. SOI-기술 및 그것의 미래의 사용 가능성에 대한 최근의 전망은, Pindle, S. 및 Risch, L.의 Phys. Bl. 54(1998) Nr. 4, "Silicon-on-Insulator-기술: 0.9 V 이하의 동작 전압을 갖는 새로운 "저전력"-CMOS 사용"에 설명된다.
Si-기판상에 형성된 종래의 MOSFET에서는, "고온 전하 캐리어"에 의해 게이트-산화물의 손상이 초래될 수 있다는 것이 공지되어 있다. 이 경우, "고온 전하 캐리어"는 채널-실리콘과 게이트-산화물 사이의 경계면에서 Si-H 결합을 분쇄하며 바람직하지 않은 경계면 상태(traps)를 형성한다. 왜냐 하면 상기 고온 전하 캐리어가 다양한 트랜지스터 패러미터의 변경을 야기하기 때문이다. 이러한 소위 HC-열화(HC: hot carrier)를 방지하기 위한 통상적인 방법은 드레인-도핑의 소프트 접합부를 제공하는 것이다. LDD-도핑(LDD: Lightly Doped Drain)으로 공지된 이러한 조치는 고온 전하 캐리어의 생성 및 그에 따른 게이트-산화물의 손상을 감소시킨다. 그러나, LDD-도핑에 의해 트랜지스터의 특성에 악영향을 줄 수 있다는 단점이 있다.
본 발명의 목적은, 고성능 SOI-트랜지스터를 형성하거나 상기 방식의 고성능 SOI-트랜지스터를 이미 포함하는 것을 가능하게 하는, SOI-기술을 기초로 하는 반도체 장치를 제공하는 것이다. 또한 본 발명의 목적은 상기 방식의 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 첫번때 목적을 달성하기 위해서 청구항 제 1항의 특징부가 제공된다.
본 발명에 따른 반도체 장치는 그것의 구조에서 종래의 SOI-기판과 비교되며, 절연층과 그 위에 배치된 단결정 실리콘층 사이의 경계면 영역에 패시베이션 물질 X가 Si-X 결합을 형성하며 삽입된다. Si-X 결합이 Si-H 결합보다 큰 결합 에너지를 갖기 때문에, 상기 Si-X 결합은 고온 전하 캐리어에 의해 분쇄되기가 상당히 어렵다. 따라서 Si-X 결합은 비교적 높은 동력학적 전하 캐리어 에너지에도 손상되지 않으며, 그 결과 절연층과 단결정 실리콘층 사이의 접합 부분에서는 바람직하지 않은 경계면 상태의 형성이 현저하게 감소된다.
본 발명에 따른 반도체 장치에서, 더 자세히 설명될 공정에 의해 SOI-트랜지스터가 형성되면, 본 발명에 따른 패시베이션 물질의 삽입은, 고온 전하 캐리어에 의한 SOI-절연층의 손상 및 그에 따른 트랜지스터 특성의 악화가 전혀 생기지 않거나 매우 경미하게 생기는 결과를 가져온다.
바람직하게 패시베이션 물질(X)로는 할로겐화물 및/또는 질소가 있다. 할로겐화물, 특히 플루오르 및 염소 그리고 질소는 실리콘과 결합을 형성하며, 그 결합 에너지는 Si-H 결합의 결합 에너지보다 뚜렷이 높다.
본 발명의 매우 바람직한 실시예는, 단결정 실리콘층내의 측면에 접하여, 상이하게 도핑된 영역이 형성되고, 상기 영역이 MOSFET의 소스, 채널 및 드레인을 형성하며, 채널 영역 위에 게이트-산화물층이 배치되고, 그 위에 MOSFET의 게이트를 형성하는 전기 접속 구조물이 배치되는 것을 특징으로 한다. 이 경우, 절연층은 베이스층 맞은편에 HC-열화를 막는 SOI-MOSFET의 소스 영역, 채널 영역 및 드레인 영역의 절연부를 형성하여 트랜지스터의 높은 드레인-전류를 보장한다.
이 경우, 본 발명의 바람직한 실시예는, 패시베이션 물질(X)이 단결정 실리콘층의 채널 영역과 게이트-산화물층 사이의 경계면 영역에서 Si-X 결합을 형성하며 삽입되는 것을 특징으로 한다. 그러면 절연층 외에도 게이트-산화물층에 패시베이션이 이루어진다. 즉, HC-열화로부터 보호된다. 이 경우, 경계면에서 패시베이션 물질(X)의 농도는 약 1018cm-3일 수 있다.
인접하는 MOSFET의 전기 절연은 기본적으로 공지된 기술, 예를 들어 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)에 의해 이루어질 수 있다. 그러나, 바람직하게 인접한 MOSFET는 Mesa-절연에 의해 전기적으로 서로 분리된다. 이러한 기술에서 2개의 SOI-MOSFET 사이 영역의 실리콘층은 그 아래에 위치하는 절연층까지 제거되며, 바람직하게 높은 패킹 밀도를 얻을 수 있다.
본 발명의 두번째 목적은 청구항 제 6항의 특징부에 의해 달성된다.
본 발명에 따른 방법에서 패시베이션 물질(X)은 반도체 구조물의 제조 동안이나 제조 후 절연층 및/또는 단결정 실리콘층에 제공될 수 있다. 후속 열처리에 의해, 제공된 패시베이션 물질(X)이 경계면 영역으로 확산되고 그곳에 존재하는 Si-H 결합이 Si-X 결합으로 대체된다.
바람직하게 패시베이션 물질(X)은 이온 주입에 의해 상응하는 층(들)에 제공된다. 이온 주입 기술에 의해 패시베이션 물질(X)의 매우 정확한 양 및 정확한 위치로의 증착이 가능하다. 또한, 패시베이션 물질(X)이 상부 단결정 실리콘층 또는 경우에 따라서 추가 커버층을 통과하여 절연층 내부에 제공되는 것이 바람직하다. 따라서, 패시베이션 물질(X)의 제공이 시간적으로 SOI-반도체 구조물의 제조 후에 이루어질 수 있어서, 본 발명에 따른 방법은 상업상 거래되는 미리 제조된 SOI-반도체 구조물을 토대로 할 수 있다.
SOI-반도체 구조물에 패시베이션 물질(X)을 제공하기 위해 주입 단계를 이용하는 것은, SOI-반도체 구조물이 또한 이온 주입 공정에 의해 제조되는 경우에 장점이 된다. 이와 같은 경우는, 매립 SiO2-층 형태의 절연층이 많은 양의 산소 주입에 의해 단결정 실리콘 기판에 형성되는, 소위 SIMOX(Separation by Implementation of Oxygen-)-기술의 경우이다. 패시베이션 물질(X)의 제공을 위한 주입 단계는 SOI-반도체 구조물의 형성을 위한 산소-주입 단계 다음에 곧바로 이어질 수 있으며, 상기 2개의 단계는 제조 기술적으로 바람직한 방식으로 하나의 동일한 주입 장치에서 실행될 수 있다. 또한, 본 발명에 따른 패시베이션 물질-주입 단계를 산소 주입 전에 실행하는 것도 가능하다.
또한, 패시베이션 물질(X)을 확산 단계에 의해 SOI-반도체 구조물에 제공하는 것도 가능하다. 이를 위한 SOI-반도체 구조물에 적합한 제조 방법으로는 BESOI(Bonded Etched-back Silicon on Insulator)-방법이 공지되어 있다. 상기 방법에서는 2개의 실리콘-반도체 기판 각각에 먼저 표면측 산화물층이 제공된다. 2개의 실리콘-반도체 기판은 그것의 산화물층의 콘택팅에 의해 접합되고, 2개의 실리콘-반도체 기판 중 하나는 상부 단결정 실리콘층의 형성을 위해 얇은 나머지층까지 제거된다. 본 발명에 따른 실시예에 따라 BESOI-방법은, 패시베이션 물질(X)이 2개의 실리콘-반도체 기판의 접합 전에 하나 또는 2개의 산화물층에 제공 되거나 및/또는 산화 단계 전 또는 후에 실리콘-반도체 기판 중 하나에 제공되는 방식으로 변형된다. 이 때, 패시베이션 물질(X)의 제공은 열도핑(상응하는 층으로의 패시베이션 물질 가스로 이루어진 패시베이션 물질의 확산)에 의해 간단히 이루어질 수 있다. 왜냐 하면 패시베이션될 층이 2개의 실리콘-반도체 기판의 접합 전에 노출되기 때문이다.
패시베이션 물질(X)의 제공 후 실행될 열처리 단계에서 짧은 확산 길이를 얻기 위해, 단결정 실리콘층의 경계면 가까이에 최대 패시베이션 물질(X) 주입부를 배치하는 것이 바람직하다.
바람직하게 상부에 위치하는 단결정 실리콘층에 산화물 커버층이 제공된다.상기 산화물 커버층은 후속 주입 단계에서 분산층(scatter-layer)으로 사용된다.
절연층 및/또는 단결정 실리콘층으로의 패시베이션 물질(X) 제공은 경우에 따라서 실행될 단결정 실리콘층의 구조화 전에 뿐만 아니라 후에도 이루어질 수 있다. 이러한 가능성의 장점은, 패시베이션 물질(X)이 절연층 및/또는 실리콘층에 제공될 때와 동시에 구조화된 단결정 실리콘층의 단계에서 사전에 형성된 소위 스페이서(간격 유지 부재) 내부에 삽입될 수 있다는 것이다. 이러한 방식으로 스페이서도 패시베이션되고, 그 결과 바람직하지 않은 Mesa-측벽 트랜지스터의 형성이 효과적으로 억제될 수 있다.
본 발명에 따른 바람직한 추가 실시예는 종속항에서 다루어진다.
본 발명은 예를 들어 도면을 참조하여 본 발명에 따른 방법의 4개의 실시예의 설명에 의해 자세히 설명된다.
도 1a 내지 도 1f는, 패시베이션 물질(X)이 실리콘층의 구조화 전에 주입에 의해 매립 산화물층에 제공되는 제 1 실시예를 도시함.
도 2a 내지 도 2f는, 패시베이션 물질(X)이 실리콘층의 구조화 전에 주입에 의해 실리콘층에 제공되는 제 2 실시예를 도시함.
도 3a 내지 도 3f는, 패시베이션 물질(X)이 실리콘층의 구조화 후에 주입에 의해 매립 산화물층에 제공되는 제 3 실시예를 도시함.
도 4a 내지 도 4f는, 패시베이션 물질(X)이 실리콘층의 구조화 후 주입에 의해 실리콘층에 제공되는 제 4 실시예를 도시함.
*도면의 주요 부분에 대한 간단한 설명*
1: 베이스층 2, 4, 4': 산화물층
3, 3': 단결정 실리콘층 5: 반도체 구조물
6, 10: 화살표 7, 11: 경계면
8: 최대 주입 9: 스페이서
도 1a에 따라 SOI-반도체 구조물(5)은 Si-기판에 의해 형성된 Si-베이스층(1)을 포함하며, 상기 Si-베이스층(1)에는 매립 산화물층(2)이 연결되고, 상기 산화물층(2) 위에 단결정 실리콘층(3)이 올려진다. SOI-반도체 구조물(5)은 예를 들어 전술한 SIMOX-기술 또는 BESOI-기술에 의해 제조될 수 있으며 상업상의 거래에서 완제품으로 얻을 수 있다. 또한, Si-베이스층(1) 및 단결정 실리콘층(3)은 제조자 측에서 이미 p-도핑 또는 n-도핑될 수 있다.
SOI-반도체 구조물(5)상에 도 1a에 따라 우선 분산 산화물층(4)이 형성된다. 분산 산화물층(4)의 형성은 예를 들어 단결정 실리콘층(3)의 열산화 또는 CVD-방법을 이용한 TEOS-(Tetra-Ethyl-Ortho-Selicate)-층의 증착에 의해 이루어진다.
그 다음, 도 1b에 따라 패시베이션 물질(X)이 주입에 의해 매립 산화물층(2)에 표면 전체적으로 또는 표면 대부분에 삽입된다. 주입 단계는 화살표(6)에 의해 표시된다. 패시베이션 물질(X)로는 예를 들어 질소, 플루오르 또는 염소가 사용된다. 삽입은 삽입 깊이, 삽입양 및 삽입 프로필과 관련하여 목적에 맞게 조절될 수 있다. 패시베이션 물질(X)이 단결정 실리콘층(3) 및 매립 산화물층(2) 사이의 경계면(7) 영역에 사용되어야 하기 때문에, 주입 단계에서 최대 주입(8)이 경계면(7) 바로 아래에 위치하도록 하는 조건들이 선택된다.
그 다음, 열처리 단계가 실행된다. 이 경우, 매립 산화물층(2)에 주입된 패시베이션 물질(X)이 경계면(7)으로 확산되며, 패시베이션 물질 분포부(8')가 경계면(7) 영역으로 옮겨진다. 이 경우, 경계면(7) 영역에 존재하는 Si-H 결합은 에너지적으로 더 안정적인 Si-X 결합으로 대체된다. 그 결과, HC-열화에 대한 매립 산화물층(2)의 강도가 전술한 방식으로 향상된다. 또한 열처리 단계는, 주입 단계에서 상부층(3 및 4)에 생기는 손상 및 결함을 큐어링(curing)한다. 도 1c는 열처리 단계를 실행한 후의 상태를 도시한다. 패시베이션 물질(X)의 농도는 예를 들어 약 1018cm-3일 수 있다.
도 1d 내지 1f는 예를 들어, SOI-MOSFET의 형성을 위한 단결정 실리콘층(3)의 구조화 및 절연을 위해 실행되는 추가 열처리 단계를 도시한다. 상기 방식의 단계는 SOI-반도체 구조물(5)상의 집적 CMOS-회로의 구성에도 필요하다. 우선, 도 1d에 따라 통상적인 포토리소그래피의 마스킹 기술 및 에칭 단계를 사용하여 분산 산화물층(4) 및 단결정 실리콘층(3)이 국부적으로 잔류하는 층영역(3', 4')까지 제거된다. 그 결과, 도 1d에 도시되지 않은 상응하는 인접 층영역의 단결정 층영역(3')이 전기적으로 절연된다. 상기 도면에 도시된 방법은 기술상으로 Mesa-절연으로 공지되어 있다. Mesa-절연 대신 다른 절연 방법(예를 들어 LOCOS, STI)도 사용될 수 있다.
도 1e에 따라 층영역(3', 4')의 둘레벽이 스페이서(간격 유지 부재)(9)로 코팅된다. 스페이서(9)는 노출된 층영역(3', 4')의 둘레벽의 추가 절연에 사용된다.
끝으로 도 1f에 따른 추가 주입 단계에 의해, 제조될 SOI-MOSFET의 채널 도핑이 실행된다. 채널 주입 단계는 화살표(10)로 표시된다.
도시되지 않은 주입 마스크를 사용함으로써 주입 단계(도 1b, 도 1f)가 위치 선택적으로 실행될 수 있다. 특히, 패시베이션 물질(X)의 주입이 의도적으로 예를 들어 n-채널-트랜지스터에서만 이루어진다.
도 2a 내지 도 2f에 도시된 제 2 방법은, 최대 주입부(8)가 매립 산화물층(2)내에 있는 것이 아니라 단결정 실리콘층(3)내에 있다는 점에서 도 1a 내지 도 1f에 도시된 제 1 방법과 근본적인 차이가 있다. 이 경우, 주입되는 패시베이션 물질(X)의 양은 실리콘에서의 비정질화되는 양 이하이다. 주입된 패시베이션 물질(X)은 상기 방법에서 도 2c에 따라 매립 산화물층(2)과 단결정 실리콘층(3) 사이의 경계면(7) 및 단결정 실리콘층(3)과 분산 산화물층(4) 사이의 경계면으로 확산된다. 이에 따라 분산 산화물층(4)의 제거 및 그 후에 단결정 실리콘층(3)상에서의 게이트-산화물층의 성장 후, 고온 전하 캐리어에 의한 손상에 대해 게이트-산화물층의 저항성을 높이기 위해, 상기 단결정 실리콘층(3)에 아직 충분한 패시베이션 물질(X)이 경계면에 가까운 영역에 존재한다.
도 2d 내지 도 2f에 도시된 구조화/절연, 스페이서 형성 및 채널 주입 단계는 도 1d 내지 도 1f에 도시된 단계와 유사하게 실행된다.
도 2c에 도시된 열처리 단계는 Mesa-절연(도 2d) 및 스페이서(9)(도 2e)의 제공 후에도 실행될 수 있다. 그러면 패시베이션 물질(X)이 층영역(3', 4')에 의해 덮힌 경계면(7, 11) 섹션, 즉 액티브 영역에만 존재한다. 이 경우, 실리콘 산화물 및 질소-패시베이션 물질(X)로 이루어진 스페이서(9)를 사용할 때, 층영역 (3', 4')의 둘레벽에 접한 스페이서-내부벽도 질화물화된다. 이것은 후속 채널 도핑(도 2f)시 스페이서(9) 내부로의 채널 도핑 물질의 확산을 막고 이에 따라 바람직하게 Mesa-측벽 트랜지스터의 형성을 억제한다.
이와 반대로 패시베이션 물질(X)로 사용되는 할로겐은 실리콘 산화물로 형성된 스페이서(9)로의 채널 도핑 물질, 특히 붕소의 확산을 촉진한다. 이 경우, 측벽 트랜지스터를 피하기 위해 실리콘 질화물로 형성된 Mesa-스페이서(9)가 사용된다.
도 3a 내지 도 3f에 도시된 본 발명에 따른 방법의 제 3 실시예에서 패시베이션 물질(X)은 제 1 실시예(도 1a 내지 도 1f)에서와 같이 매립 산화물층(2)에 삽입된다. 상응하는 주입 단계는 도 3d에 도시된다. 그러나 상기 실시예에서는 제 1 실시예와 상이하게 구조화/절연 및 Mesa-스페이서(9)의 형성 및 분산층 영역(4')의 형성(도 3a 내지 3c 참조)을 위한 후속하는 단결정 층영역(3')의 열산화가 패시베이션 물질-주입 단계 전에 이미 이루어진다.
스페이서(9)가 실리콘 산화물로 이루어지는 것은, 패시베이션 물질(X)이 Mesa-스페이서(9)에 주입되는 결과를 가져온다. 왜냐 하면, 실리콘 산화물에서의 주입 깊이가 단결정 실리콘에서보다 작기 때문이다. 그 결과, 패시베이션 물질(X)로 질소를 사용할 때 제 2 실시예에서 설명된 Mesa-측벽 트랜지스터의 억제가 이루어진다. 도 3e는 열처리 단계 후 경계면(7) 영역 및 단결정 층영역(3')의 둘레벽에서 형성되는 질소 분포부(8')를 도시한다. 제 2 실시예와 관련하여 이미 설명한 바와 같이, 패시베이션 물질로 할로겐을 사용할 때에는 실리콘 질화물로 이루어진 스페이서(9)가 사용된다.
도 3f은 다시 채널 주입 단계를 도시한다.
도 3e에 도시된 열처리 단계가 채널 주입(도 3f)후에 실행되면, 패시베이션 물질(X)의 주입을 추가 비용 없이 마스킹하기 위해서는, 채널 주입시 사용되는 도시되지 않은 트로프-포토 마스크가 이용될 수 있다. Mesa-스페이서(9)가 실리콘 산화물로 이루어지면, 이러한 방법에서도 패시베이션 물질(X)이 Mesa-스페이서(9)에 주입된다.
도 4a 내지 도 4f는 본 발명에 따른 방법의 제 4 실시예를 도시한다. 상기 실시예에서는 제 3 실시예에서와 같이 구조화/절연, Mesa-스페이서-형성 및 액티브 실리콘층 영역(3')(도 4a 내지 도 4c)의 열산화가 주입 단계에 의한 패시베이션 물질(X)의 제공 전에 이루어진다(도 4d). 본 실시예에서는, 제 3 실시예와 달리 경미한 주입 에너지가 선택되기 때문에, 최대 주입부(8)는 단결정 Si-층 영역(3') 내부에 있다. 스페이서(9) 내부로의 주입은 이 경우에도 이루어진다. 도 4e는 열처리 단계 후의 패시베이션 물질(X) 분포부(8')를 도시한다. 본 실시예의 장점은 차후에 성장하는 게이트-산화물(제 2 실시예와 비교)의 추가 패시베이션(할로겐화 또는 질화물화) 및 - 질소 주입 및 산화물-스페이서(9)의 사용시 - Mesa-측벽 트랜지스터의 억제를 위한 Mesa-스페이서-내부벽의 질화물화에 있다. 도 4e는, 액티브 단결정 실리콘-층영역(3')의 모든 면이 완전히 패시베이션 처리되는 것을 보여준다.
패시베이션 물질(X)로 할로겐을 사용할 때, 다시 실리콘 질화물로 이루어진 스페이서(9)가 사용되어야 한다. 이 외에도, 제 3 실시예에서와 같이, 패시베이션 물질-주입 단계(도 4d)의 마스킹시 채널 주입 단계(도 4f)와 동일한 마스크가 사용될 가능성이 있다.
하기의 표는 실리콘과 수소 및 패시베이션 물질, 즉 질소, 플루오르 및 염소와의 결합 에너지를 나타낸다. 결합제로 전술한 패시베이션 물질(X)을 사용할 때에는 수소를 사용할 때 보다 Si-X 결합이 뚜렷하게 더 높은 결합 에너지를 갖는다는 것을 알 수 있다.
표: 실리콘 결합의 결합 에너지
| 결합 | 결합 에너지 [eV] |
| Si-H | 3.1 |
| Si-N | 4.6 |
| Si-F | 5.7 |
| Si-Cl | 4.7 |
본 발명에 의해, 고성능 SOI-트랜지스터를 형성하거나 상기 방식의 고성능 SOI-트랜지스터를 이미 포함하는 것을 가능하게 하는, SOI-기술을 기초로 하는 반도체 장치가 제공된다. 또한 본 발명에 의해 상기 방식의 반도체 장치의 제조 방법이 제공된다.
Claims (19)
- - 기판에 의해 형성되고 반도체 재료로 이루어진 베이스층(1),- 베이스층(1) 위에 배치된 절연층(2),- 절연층(2) 위에 배치되고, 상기 절연층(2)에 접하며 단결정 실리콘으로 이루어진 층(3'),- 절연층(2)과 단결정 실리콘층(3') 사이의 경계면(7) 영역에 Si-X 결합을 형성하면서 존재하는 패시베이션 물질(X)을 포함하고, 이 경우 Si-X 결합의 결합 에너지가 Si-H 결합의 결합 에너지보다 크며,- 단결정 실리콘층(3') 내에는 그 측면에 이웃하여 상이하게 도핑된 영역이 형성되고, 상기 영역이 MOSFET의 소스, 채널 및 드레인을 형성하며,- 채널 영역 위에 배치된 MOSFET의 게이트-산화물층을 포함하는 반도체 장치에 있어서,상기 패시베이션 물질(X)이 또한 단결정 실리콘층(3')의 채널 영역과 게이트-산화물층 사이의 경계면(11) 영역에 Si-X 결합을 형성하면서 존재하는 것을 특징으로 하는 반도체 장치.
- 제 1항에 있어서,패시베이션 물질(X)로는 할로겐 및/또는 질소가 사용되는 것을 특징으로 하는 반도체 장치.
- 제 1항 또는 제 2항에 있어서,MOSFET의 게이트를 형성하는 전기 접속 구조물이 상기 게이트-산화물층 위에 놓이도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제 1항 또는 제 2항에 있어서- 반도체 장치가 다수의 MOSFET를 포함하고,- 이웃하는 2개의 MOSFET가 Mesa-절연에 의해 서로 분리되는 것을 특징으로 하는 반도체 장치.
- 제 1항 또는 제 2항에 따라 구성된 반도체 장치의 제조 방법에 있어서, 상기 방법이- 베이스층(1), 절연층(2) 및 단결정 실리콘층(3)으로 구성된 반도체 구조물(5)을 제조 또는 제공하는 단계;- 반도체 구조물(5)의 제조 동안 또는 제조 후에, 단결정 실리콘층(3, 3') 내부로 패시베이션 물질(X)을 제공하는 단계; 및- 열처리 단계를 실행하는 단계를 포함하며, 상기 패시베이션 물질(X)이 절연층(2)과 단결정 실리콘층(3, 3') 사이의 경계면(7)으로 뿐만 아니라 상기 경계면(7)에 마주 놓인 단결정 실리콘층(3, 3')의 표면(11)으로도 확산되는 것을 특징으로 하는 방법.
- 제 6항에 있어서,패시베이션 물질(X)을 이온 주입에 의해 반도체 장치 내부로 제공하는 것을 특징으로 하는 방법.
- 제 7항에 있어서,패시베이션 물질(X)이 절연층(2) 내부에 제공되는 경우에 단결정 실리콘층(3, 3')의 경계면 근처에 패시베이션 물질(X)의 최대 주입부(8)가 배치되는 것을 특징으로 하는 방법.
- 제 6항에 있어서,- 2개의 실리콘-반도체 기판을 제공하는 단계,- 2개의 실리콘-반도체 기판상에 각각 하나의 산화물층을 형성하는 단계,- 산화물층의 콘택팅에 의해 2개의 실리콘-반도체 기판을 접합하는 단계, 및- 단결정 실리콘층(3, 3')의 형성을 위해 실리콘-반도체 기판 중 하나를 부분적으로 제거하는 단계를 이용하여, 반도체 구조물(5)을 제조하는 것을 특징으로 하는 방법.
- 제 6항에 있어서, 단결정 실리콘층(3, 3')상에 산화물 커버층(4, 4')을 제공하는 것을 특징으로 하는 방법.
- 제 6항에 있어서,단결정 실리콘층(3, 3') 아래에 있는 절연층(2)까지 국부적으로 에치-백 함으로써, 상기 단결정 실리콘층(3, 3')을 구조화하는 것을 특징으로 하는 방법.
- 제 11항에 있어서,상기 구조화 단계를 패시베이션 물질(X)의 제공 전에 또는 제공 후에 실행하는 것을 특징으로 하는 방법.
- 제 6항에 있어서,- 단결정 실리콘층(3, 3')을 이온 주입에 의해 영역에 따라 상이하게 도핑하고,- 절연층(2) 내지 단결정 실리콘층(3, 3')으로 패시베이션 물질(X)을 제공하는 단계 및 열처리 단계 후에 상기 도핑 단계를 실행하는 것을 특징으로 하는 방법.
- - 기판에 의해 형성되고 반도체 재료로 이루어진 베이스층(1),- 베이스층(1) 위에 배치된 절연층(2),- 절연층(2) 위에 배치되고, 상기 절연층(2)에 접하며 단결정 실리콘으로 이루어진 층(3'),- 절연층(2)과 단결정 실리콘층(3') 사이의 경계면(7) 영역에 Si-X 결합을 형성하면서 존재하는 패시베이션 물질(X)을 포함하고, 이 경우 Si-X 결합의 결합 에너지가 Si-H 결합의 결합 에너지보다 크며,- 단결정 실리콘층(3')의 둘레벽을 측면에서 둘러싸는 스페이서(9)를 포함하는 반도체 장치에 있어서,상기 패시베이션 물질(X)이 또한 단결정 실리콘층(3')과 스페이서 사이의 경계면(11) 영역에 Si-X 결합을 형성하면서 존재하는 것을 특징으로 하는 반도체 장치.
- 제 14항에 있어서,패시베이션 물질(X)로는 할로겐 및/또는 질소가 사용되는 것을 특징으로 하는 반도체 장치.
- 제 14항 또는 제 15항에 있어서,- 단결정 실리콘층(3, 3') 내에는 그 측면에 이웃하여 상이하게 도핑된 영역이 형성되고, 상기 영역이 MOSFET의 소스, 채널 및 드레인을 형성하며,- 채널 영역 위에는 게이트-산화물층이 배치되어 있고, 그 위에는 MOSFET의 게이트를 형성하는 전기 접속 구조물이 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제 14항에 있어서,상기 패시베이션 물질(X)이 또한 단결정 실리콘층(3, 3')의 채널 영역과 게이트-산화물층 사이의 경계면(11) 영역에 Si-X 결합을 형성하면서 존재하는 것을 특징으로 하는 반도체 장치.
- 제 14항 또는 제 15항에 있어서,- 반도체 장치가 다수의 MOSFET를 포함하고,- 이웃하는 2개의 MOSFET가 Mesa-절연에 의해 서로 분리되는 것을 특징으로 하는 반도체 장치.
- 제 14항 또는 제 15항에 따라 구성된 반도체 장치의 제조 방법에 있어서, 상기 방법이- 베이스층(1), 절연층(2) 및 단결정 실리콘층(3)으로 구성된 반도체 구조물(5)을 제조 또는 제공하는 단계;- 단결정 실리콘층(3, 3') 아래에 있는 절연층(2)까지 국부적으로 에치-백 함으로써, 상기 단결정 실리콘층(3, 3')을 구조화하는 단계;- 단결정 실리콘층(3')의 둘레벽을 절연 스페이서로 피복하는 단계,- 상기 구조화 및 피복 공정 후에 패시베이션 물질(X)을 절연층(2) 및/또는 단결정 실리콘층(3, 3') 내부로 제공하는 단계; 및- 열처리 단계를 실행하는 단계를 포함하는 것을 특징으로 하는 방법.
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