TWI226674B - SOI-semiconductor arrangement and its production method - Google Patents

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TWI226674B
TWI226674B TW088107676A TW88107676A TWI226674B TW I226674 B TWI226674 B TW I226674B TW 088107676 A TW088107676 A TW 088107676A TW 88107676 A TW88107676 A TW 88107676A TW I226674 B TWI226674 B TW I226674B
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single crystal
crystal silicon
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Thomas Huttner
Helmut Wurzer
Reinhard Mahnkopf
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Siemens Ag
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Description

A7 1226674 — _ B7__ 五、發明說明（ί ) 本發明係有關申請專利範圍第1項前言部份之半導體 配置，此外，本發明亦涉及申請專利範圍第前言部 份之此種半導體配置之製造方法。 f 在 SOI(Silicon-on-Insulator-)基體上構成 MOSFETs 已為人所知。此種技術之主要優點是··與傳統之在矽基 體上所構成之MOSFETs比較時，操作中之通道可達成一 種完全之電性空乏（depletion)區。這樣所造成之結果 是：可達成一種非常小之操作電壓（小於IV),於是又可 以較小之功率吸收量達成”低功率"CMOS之應用。此種SOI 技術之其它有利之外觀是：由於埋入式氧化層在側向及 垂直方向都有隔離作用，因此可達成一種很高之封裝密 度。SOI技術之實際上之概況及其將來之應用可能性描逑/ 在文件"Silicon-on-Insulator-Technologie : Neue"
Low Power" - CMOS Anwendungen m i t Betriebsspannungen kleiner 0.9V”，Pindl，S. und R i s c h , L. ,B1. 54 (1 9 9 8 )，No . 4Ψ 〇 在傳統之製作在Si基體上之MOSFETs中，下逑情況已 為人所知：由於"熱電荷載體”而會對閘極氧化物造成傷 害熱電荷載體"會使通常-矽和閘極氣化物之間的界 面中之Si-H鍵（Bond)斷開且産生一些界面狀態（traps) ，這些界面狀態不是吾人所期望的，因為它們會使電晶 體中各種不同之參數發生變化，防止此種所謂HC -退化 (HC : hot carrier)所用之一般方式是使汲極摻雑區有 一種平緩之轉移區。此種稱為LDD-摻雜（LDD: Lightly 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 閱 讀 背 面 之 注 意 事 項 再 頁 經濟部智慧財產局員工消費合作社印製 1226674 A7 B7 > 五、發明說明（ 請 先 閱 讀 背 © 之 注 意 事 項 再 頁
Doped Drain)之已為人所知之措施可減少熱電荷載體之 産生，因此可減小閘極氧化物所受到之傷害。但缺點是 :電晶體之各種待性會由於此種LDD-摻雜而受到不利之 影響。 本發明之目的是設計一種以SOI-技術為主之半導體配 置，可在此種半導體配置上形成一些高效率之SOI電晶體 或包含此種高效率之SOI電晶體。此外，本發明亦涉及此 種半導體配置之製造方法。 為達成上述目的之第一部份，則須利用申請專利範圍 第1項之特徴部份。 本發明之半導體配置就其構造而言因此是與傳統之SOI -基體可相比較的，但在隔離層與其上之單晶矽層之間 ， 的界面區域中在形成Si-X鍵之情況下須嵌入此種鈍化材 料X。由於Si-X鍵（Bond)所具有之鍵能較Si-Η者還大， 則其非常不易由熱電荷載體所斷開。此種Si-X鍵在同樣 高之電荷載體動能中因此可保持完整，於是在隔離層和 單晶矽層之間的接面區域中不期望之界面狀態之産生現 象即可大大地降低。 經濟部智慧財產局員工消費合作社印製 若在本發明之半導體配置中藉由仍須詳述之製程中之 各步驟來形成S 0 I電晶體時，則本發明中上述鈍化材料之 嵌入所産生之結果是：由於熱電荷載體所造成SOI-隔離 層之損傷以及隨之而來之電晶體持性之劣化現象不會發 生或只發生在很小之範圍中。 鈍化材料X最好是一種鹵化物及/或氮。_化物（特 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1226674 A7 _B7五、發明說明（4 ) 別是氟和Μ以及氮都是與矽形成一個鍵，其鍵能（energy) 較Si-H鍵之鍵能大很多。 本發明一種特別有利之實施形式之特徵是：在單晶矽 層中形成一呰側面相鄰之不同摻雜之區域，這些區域形 成Μ 0 S F E T s之源極，通道和汲極，在通道區上方配置一 層闊極氧化層且其上配置一個可形成Μ 0 S F E T s閘極之電 性連接結構。在此情況下此隔離層可使SOI-MOSFETs之 源極區，通道區和汲極區相對於基極層而形成一種可抵 抗HC -退化之隔離作用，因此可確保電晶體有一種較大 之汲極電流。 在此情況下本發明有利之實施形式之特擻是·.鈍化材 料X在形成S i - X鍵之倩況下亦嵌入單晶矽層之通道區和-閘極氧化層之間的界面區域中。於是除了隔離層之外閘 極氯化層亦被鈍化，在H C -退化時可受到保護。在界面 上之鈍化材料X之濃度因此大約是1 0 18 c »r3。 相鄰之MOSFETs之電性隔離作用基本上可藉由習知之 技術，例如，L0C0S(Local Oxidation of Silicon)或 STI(Shallow Trench Isolation),來達成。但相鄰之 (請先閱讀背面之注意事項再本頁) m. . •線· 經濟部智慧財產局員工消費合作社印製 台 平 由 0 是 奸 最 相 互 上 性 電 在 而 區 it 0 隔
Mlk I-為 so層 個離 二隔 於之 介方 種下 此至 中直 術除 技去 種須 此層 在矽 〇 之 離中 隔域 區 之 間 有 以 可 中 其 之 項 6 第 圍 範 利 專 請 申 〇 以 度是 密份 裝部 封一 之第 高之 c 較的成 成目達 達之來 式明份 方發部 之本徵 利 恃 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1226674 A7 _B7五、發明說明（4 ) 經濟部智慧財產局員工消費合作社印製 期隨 造由 製藉 構 0 結中 體層 導矽 半之 在晶 可單 X 入 料弓 材或 化 \ 鈍及 中中 法離 方隔 之入 m II 弓 發後 本之 在或 間 區 之 面 界 至 。 散鍵 擴-H «ΤΧ X S 料之 材在 化存 鈍所 之處 入該 引代 所取 使來 可鍵 程-X 過S1 火以 退且 之中 後域 鈍 各 之當 應適 對作 相料 至材 進化 引鈍 而使 法可 入刖 植 ， 子術 離技 由入 藉植 是子 好離 最由 X 藉 料 〇 材中 化層 材而 化層 鈍蓋 :覆 是它 的其 利由 有經 ，亦 外時 此能 〇 可 著或 放層 存矽 地晶 確單 準之 置方 位上 且由 配經 分 X 地料 上獲 間可 時上 在業 此商 因使 進 ， 引行 之進 X 才 料後 材之 化成 鈍製 種構 此結 c 體 中導 層半 離 I 隔so 於在 進可 引亦 之 製 預 已 之 〇 得據 依 為 法 方 之 明 發 本 以 可 亦 構 結 體 導 半 於| 進 引 X 料 材 化 鈍 使 而一¾ 驟一半 步 入 (請先閱讀背面之注意事項再填寫本頁) · 體I時 農成I 製一 程一 0. 入 植 子 it 翔 由 是 構 結 體 I 謂 ，所 一在 一這 植 | 種ί..° 種*此I的一 一 在一利一 用中一有， 使構一別. 結i特^ 形 2 ο 而 S 中 式體 入基 y b 埋 以 是 層 離 隔 中 其 況 情 —1 種 此 為 即 中 術 技 矽 晶 單 於 氧 之 量 劑 高 If 1 種 1 入 植 由 藉 式 形 之 層 可 驟 步 入 植 之 用 所 X 料 材 化 鈍 •1JM 種 此 進 引 ο 成 同 在 式 方 之 利 有 上 術 技 程 製 以 可 驟 步 種 氧二 在此 接a 直 ， 成 形 IIP、 以 一了 進 後 之 驟 步 入 植 構 結 體 導 半 入 植 -線· 行 進 中料 備材 設化 鈍 之 明 發 本 行 進 前 之 入 植 氣 在 可 亦 外 此 驟 步 入 植 SC用 進所 丨 _ 弓精 X 結 料體 材導 化半 鈍T- 使so 而造 驟製 步之 I 散處 擴此· 由於 藉用 :適 是 〇 能中 可構 種結 一 體 另導 半 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1226674 _____B7__ 五、發明說明（r ) 之方法在此種稱為 BESOI-(Bonded (Etched back Silicon on Insulator)-方法之技術中已為人所知。在此種方法 中，二個矽-半導驩基艨首先分別設有一種位於表面側 之氣化層。此二個矽-半導體基體然後藉由其氣化層之 接觸而組合成一體旦此二個矽-半導體基體中之一須被 整平以形成上逑之上（upper)單晶矽層直至一種薄的殘 餘層為止。依據本發明之一種實施變型，現在須修改 BE SOI-方法，使鈍化材料X在組合上述二個矽-半導體 基體之前引進於一個或二個氣化層中及/或在氧化步驟 之前或之後引進至矽-半導體基體之一之中。此種鈍化 材料X之引進可簡易地藉由熱摻雜（鈍化材料由鈍化材 料氣體擴散至適當之層中）來達成，這是因為這些鈍化· 之層在上逑二個矽-半導體基體組合之前須裸露出來。 為了在此種鈍化材料X引進之後所進行之退火步驟中 達成較短之擴斂路徑，則適當之方式是使鈍化材料X之 植入最大值位於此種至單晶矽層之界面附近中。 最好是在上方處之單晶矽層上設置一種覆蓋用氯化層 。此種覆蓋用氧化層可在隨後之植入步驟中用作發散層。 經濟部智慧財產局員工消費合作社印製 鈍化材料X引進至隔離層中及/或單晶矽層中可在單 晶矽層之可能須進行之結構化之前或後來進行。最後所 提及之可能性所具有之優點是：鈍化材料X在引進於上 述隔離層中及/或矽層中時可同時存放在所諝間隔層 (spacer)中，間隔層先前是形成在已結構化之單晶砂層 之步级（step)上，以此種方式可使間隔層鈍化，這樣可 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1226674 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ b ) 非 常 有 效 地 抑 制 不 期 望 之 平 台 側 壁 電 晶 體 之 形 成 〇 本 發 明 其 它 有 利 之 形 式 敘 述 在 申 請 專 利 範 圍 各 附 屬 項 中 〇 本 發 明 以 下 將 以 舉 例 方 式 依 據 本 發 明 之 方 法 的 四 個 實 施 變 型 之 描 逑 而 參 考 圓 式 來 作 說 明 圖 式 簡 早 説 明 如 下： 第 1 a 至 1 f 圓 第 一 實 施 形 式 > 其 中 鈍 化 材 料 X 在 矽 層 結 構 化 之 前 藉 由 植 入 而 引 進 於 埋 式 入 氧 化 層 中 〇 第 2 a 至 2f 圖 第 二 實 施 形 式 其 中 鈍 化 材 料 X 在 矽 層 結 構 化 之 前 藉 由 植 入 而 引 進 於 矽 層 中 〇 第 3a 至 3f 圖 第 三 實 施 形 式 9 其 中 鈍 化 材 料 X 在 矽 層 結 構 化 之 刖 m 由 植 入 而 引 進 於 埋 式 入 氣 化 層 中 〇 第 4 a 至 4f 圖 第 四 實 施 形 式 % 其 中 鈍 化 材 料 X 在 矽 層’ 結 構 化 之 前 藉 由 植 入 而 引 進 於 矽 層 中 〇 依 據 第 1 a 圖 > so I - 半 導 體 結 構 5 含 有 一 種 由 Si -基體 所 形 成 之 Si -基極層1 > 有 一 種 埋 入 式 氣 化 層 2 鄰 接 於 此 矽 -基極層1 » 氧 化 層 2 是 由 單’ 晶 矽 層 3 所 重 壟 〇 so I - 半 導 體 結 構 5 例 如 可 依 據 上 述 之 SI Μ0Χ- 或 BES0I- 技 術 而 製 成 且 在 商 場 中 可 置 到 已 製 成 之 産 品 〇 此 外 上 述 之 矽 -基 極 層 1 和 αο 単 晶 之 矽 層 3 在 製 造 者 這 邊 可 以 已 預 先 進 行 P- 或 η - 摻 雜 〇 在 so I- 半 導 體 結 構 5 上 首 先 依 據 第 1 a 圖 形 成 一 層 發 散 式 氯 化 層 4〇 此種發散式氧化層4 之形式例如在CVD方 法 中 可 藉 由 cm 早 晶 矽 層 3 之 熱 氧 化 作 用 或 藉 由 TE0S (T e t r a - E t h y 1 - 0 r t h 〇 - Si 1 i c a t e 四 乙 基 正 矽 酸 鹽 )-層 之 沈 積 而 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1226674 A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明（7 ) 達成。 然後依據第1 b圖將上述之鈍化材料X藉由植入法而在 整面上或廣大面積上引進至上述之埋入式氣化層2中。 此種植入步驟是以箭頭6來表示。例如可使用氮，氟或 氯作為鈍化材料。上逑引進過程就引進深度，引進劑量 以及引進外型（P r 〇 f i 1 e )而言可被非常適當地控制著。 由於單晶矽層3和埋入式氧化層2之間的界面7區域中 上逑之鈍化材料X應可供利用，則在植入步驟中須選取 一些條件，這些條件可使植入最大值8位於界面7下方 之短距離中。 隨後進行一種退火步驟（熱處理步驟）。於是此種在埋 入式氧化層2中所植入之鈍化材料X會擴散至界面7, 其中鈍化材料8分佈區8轉移至界面7之區域中。於是 界面7之區域中所存在之區域中所存在之Si鍵是由能 量穩定之Si-X鍵所取代。因此，以上逑方式可提高上述 埋入式氣化層2對HC-退化之抗傷害性。此外，退火步驟 可使上述之傷害或缺陷消失，這些缺陷在植入步驟中是 在上述之層3和4中所産生。在第1C圖中所示的是進行 退火步驟之後的倩況。鈍化材料X之濃度例如大約是 1 0 13 C ΪΒ 3 〇 第Id至If圖以舉例之方式顯示其它之步驟，這些步驟 是用來使單晶矽層3被結構化及隔離之用以便形成SOI-MOSFETs。亦需這些步驟以便在SOI-半導體結構5上形 成一種積體CMOS電路。首先，依據第Id圖在使用一般之 (請先閱讀背面之注意事項再 I ___ 本頁) · 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1226674 A7 _B7_ 五、發明說明（/) 微影遮罩技術及蝕刻步驟之情況下使發散氯化層4及單 晶矽層3,被整平直至所殘留之局部性層區域3’，4’為 止。這樣就可使單晶矽區3 ’與第1 d圖中未顯示之相對應 之相鄰之層區域在電性上相隔離。此處所示之方法在此 種技術中稱為平台隔離法且已為人所知。若不使用此種 平台隔離法，則亦可使用其它隔離法（例如，L 0 C 0 S , STI ) 〇 依據第1 e_，層區域3、4 V周圍之壁面須覆蓋一種間 隔層（spacer)。間隔層9對裸露之層區域3’，4’之周圍 壁面另外具有一種隔離作用。 最後，依據第If圖藉由另一植入步驟可對所設計之 SOI-MOSFETs形成通道摻雜區。此種通道植入步驟是以 箭頭1 〇表示。 藉由使用圖中未顯示之植入遮罩，則能以選擇位置之 方式來進行各餹植入步驟（第lb，If圖）。待別是可適當 地例如只在η-通道-電晶體中進行鈍化材料X之植入。 第2 a至2f圖中所示之第二方法不同於第la至If圖中所 示之第一方法之處基本上只在於：植入最大值8不是位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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此 因 X ，化 中氣 份由 剖種 之此 蓋用 覆使 所下 4 況 ,，倩 ii 此 與 —1 種 此 使 可 亦 時層 9 隔 層間 隔之 間接 之鄰 成相 構面 所壁 X 圍 料周 材之 化4 鈍，， I 3 氮域 和區 矽層 防 會 這 中 λ/ 圖 f 2 第 /IV 雜 摻 常 通 之 後 隨 在 〇往 化質 氮物 被雜 壁摻 内道 通 L—^ I 質 台 物 平 雜 制 摻 抑 道 式 通 方 速 之 加 望 可 期 素 所 _ 以 之 ^ BU 穿 月 此 X 因 料 且 c 材 中成化 層形鈍 隔之為 間體作 至晶 ， 散電之 擴壁反 外側 硼 是 別 特 中 \)/ 9 /V 層 隔 間 之 成 形 所 矽 化 氣 由 至 散 擴 晶 電台 壁平 側之 止成 防形 了所 為矽 化 氮 由 用 使 須 中 況 情 此 則 成 形 之 osn 0 9 層 隔 間 中施 式是 形樣 施一 實丨 三 第 之 中 圖， 3f式 至形 3a施 第實 於 一 示第 之像 法就 方 X 之料 明材 發化 在鈍 第 至 圖 驟化 步鈍台 入在平 植 ，成 之是形 應的及 對同以 相不離 。式隔 中形 \ 2 施化 層實構 化一結 氣第行 式與進 入但須 埋。r 於中之 加圖驟 3d步 第入 在植 示質 顯物 層 隔 間 且 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1226674 A7 B7 五、發明說明（、。） 隨後對單晶之層區域V進行熱氣化作用以便形成發散式 層區域4 '(第3 a至3 c _)若間隔層9是由氣化矽所構成， 則其結果是：鈍化材料X亦須植入平台-間隔層9中， 因為氣化矽中之植入深度小於單晶矽中者。這樣難使用 氮作為鈍化材料X時即可抑制第二實施形式中所述之平 台-側壁電晶體之形成。第3e園顯示此種在退火步驟之 後在界面7之區域中以及單晶之層區域3 ·之周圍壁面上 所産生之氮之分佈8、在使用齒素作為鈍化材料時（如 第二實施形式中所逑者），則應使用間隔層9(其是由氮 化矽所構成）。 第3f圖亦顯示通道植入之步驟。 若第3e圖中所示之退火步驟只在通道植入（第3f圖）之 後才進行，則可使用此種在通道植入中所使用之未顯示 之盆形光罩，以便在不霈額外費用下亦可對鈍化材料X 之植入具有遮罩作用。在此種方式下鈍化材料X亦可植 入平台-間隔層9中，只要間隔層9是由氣化矽所構成 卽可。 第4a至4f顯示本發明之方法之第四實施形式，此處如 第三實施形式所示在藉由植入步驟（第4 d圖）而引入鈍化 材料X之前須進行結構化/隔離平台-間隔層之形成以 及主動式矽層區3’（第4 a至4c圖）之熱氣化作用。與第三 實施形式不同的是此處須選取一種較小之植入能量，使 植入最大值8位於單晶之矽層區3 ’之内部。此處亦在間 隔層9中進行一種植入。第4e圖顯示此種在退火步驟之 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 填 經濟部智慧財產局員工消費合作社印製
1226674 A7 B7 五、發明說明（u ) 後鈍化材料X之分佈8 ’。此種實施形式之優點是：稍微 PJ J將生長之閘極氣化物（請比較第二實施形式之額外之 鈍化作用素作用或氮化作用）以及（在使用氮植入及 氧化物間隔層9時）抑制平台-側壁電晶體所用之平台-間隔層内側之氮化作用。第4 e圖顯示：主動式單晶矽層 區域3 ’所有側面完全被鈍化。 在使用_素作為鈍化材料X時，則又須使用由氮化矽 所構成之間隔層9。此外，如第三實施形式所示，亦可在 鈍化材料··植入步驟（第4 d圖）之遮罩過程中使用此種與 通道植入步驟（第4 f画）中相同之遮罩。 下表顯示矽與氫以及矽與鈍化材料氮，氟和氯之間的 鍵。明顯的是：在使用上述之鈍化材料X時，S i - X鍵所 具有之鍵能較使用氫作為鍵之形成物時大很多。 表：矽化合物的鍵能 (請先閱讀背面之注意事項再填3頁) 經濟部智慧財產局員工消費合作社印製 鍵 鍵能（eV) Si-Η 3.1 Si-N 4 . 6 S i - F 5.7 Si-Cl 4 . 7 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1226674 六、申請專利範圍 第88 1 07 67 6號「SOI-半導體配置及其製方法」專利案 (92年4月修正） 六、申請專利範圍： 1. 一種半導體配置，包括 -一個特別是由基體所形成之由半導體材料所構成之 基極層（1 )， -一個配置於基極層（1 )上方之隔離層（2 )， -一個配置於隔離層（2 )上方且與其相鄰之由單晶石夕 層所構成之層（3，3 | )，其特徵爲： -在隔離層（2 )和單晶矽層（3，3 ')之間的界面（7 )之區 域中在形成S i -X鍵之情況下存在一種鈍化材料X， - S i - X鍵之鍵能大於S i - Η鍵之鍵能。 2. 如申請專利範圍第1項之半導體配置，其中鈍化材 料X是鹵素及/或氮。 3·如申請專利範圍第1或第2項之半導體配置，其中 -在單晶矽層（3，3 ’）中形成側向相鄰之不同的摻雜區 ，這些摻雜區形成MOSFETs之源極，通道和汲極， -在通道區上方配置閘極-氧化層且其上配置一種可 形成MOSFETs閘極之電性終端結構。 4. 如申請專利範圍第3項之半導體配置，其中在單晶矽 層（3，3 J之通道區和閘極-氧化層之間的界面（1 1 )區域 中在形成S i -X鍵之情況下另外存在著鈍化材料X。 5. 如申請專利範圍第3項之半導體配置，其中 1226674 、申請專利範圍 -半導體配置包含複數個MOSFETs， -二個相鄰之MOSFETs藉由平台-隔離法而互相隔離。 6.如申請專利範圍第4項之半導體配置，其中 -半導體配置包含複數個MOSFETs， -二個相鄰之MOSFETs藉由平台-隔離法而互相隔離。 7· —種半導體配置之製造方法，此半導體配置是依據申 請專利範圍第1至6項中任一項所構成者，其特徵爲 以下步驟： -製備一種由基極層（1 )，隔離層（2 )和單晶矽層（3 ) 所構成之半導體結構（5 ); -在製備上述半導體結構（5 )期間或之後使鈍化材料X 引進至隔離層（2)及/或單晶矽層（3, 3·)中， -進行一種退火步驟。 8·如申請專利範圍第7項之方法，其中鈍化材料X藉 由離子植入而引進至隔離層（2)及/或單晶矽層（3，3 ·) 中〇 9. 如申請專利範圍第8項之方法，其中在已引進至隔 離層（2 )中之鈍化材料X中此鈍化材料X之植入最 大値（8 )是位於至單晶矽層（3，3 ’）之界面之附近中。 10. 如申請專利範圍第7項之方法，其中鈍化材料在半 導體結構（5 )之製備期間藉由以下各步驟而引進至半 導體結構（5 )中： -提供二個矽-半導體基體； !226674 六、申請專利範圍 -在此二個矽-半導體基體上分別形成一層氧化層； 一鈍化材料X引進至一個或二個氧化層中及/或在 氧化步驟之前或之後使鈍化材料X引進至矽-半導 體基體中之一； -藉由氧化層之接觸使此二個矽-半導體基體相合倂， 一使矽-半導體基體中之一的一部份被整平以便形成 單晶矽層（3，3 ’）。 U·如申請專利範圍第7至1 0項中任一項之方法，其中 在單晶矽層（3，3 ’）上施加一種覆蓋用氧化層（4，4 ·)。 以如申請專利範圍第7至1 0項中任一項之方法，其中 單晶之矽層（3 , 3 ')藉由區域式之蝕刻去除直至其下方 之隔離層（2 )爲止而被結構化。 ia如申請專利範圍第1 1項之方法，其中單晶之矽層 (3，3 ’）藉由區域式之蝕刻去除直至其下方之隔離層（2) 爲止而被結構化。 14. 如申請專利範圍第1 2項之方法，其中結構化步驟在 使鈍化材料X引進至隔離層（2)中及/或單晶矽層 (3，3 ’）中之前或之後進行。 15. 如申請專利範圍第7至1 0項中任一項之方法，其中 -單晶矽層（3，3 ’）藉由離子植入而以區域方式作不同 之摻雜， -此種摻雜步驟在使鈍化材料x引進於隔離層（2)中 及/或單晶矽層（3，3 ')中以及退火步驟之後才進行。 1226674 六、申請專利範圍 16·如申請專利範圍第丨丨項之方法，其中 -單晶矽層（3，3，）藉由離子植入而以區域方式作不同 之摻雜， -此種摻雜步驟在使鈍化材料X引進於隔離層（2 )中及 /或單晶矽層（3，3 ’）中以及退火步驟之後才進行。 17·如申請專利範圍第1 2項之方法，其中 -單晶矽層（3 , 3 1藉由離子植入而以區域方式作不同 之摻雜， -此種摻雜步驟在使鈍化材料X引進於隔離層（2)中 及/或單晶矽層（3 , 3 ·)中以及退火步驟之後才進行。 18.如申請專利範圍第1 4項之方法，其中 -單晶矽層（3，3 ’）藉由離子植入而以區域方式作不同 之摻雜， -此種摻雜步驟在使鈍化材料X引進於隔離層（2)中及 /或單晶矽層（3 , 3 ·)中以及退火步驟之後才進行。
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