JP3380086B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、より特定的には、多結晶シリコン層とその上
の高融点金属シリサイド層とからなるポリサイド構造を
有する半導体装置の製造方法に関する。
法に関し、より特定的には、多結晶シリコン層とその上
の高融点金属シリサイド層とからなるポリサイド構造を
有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＶＬＳＩにおける配線およびゲー
ト電極層に用いられるものとして、多結晶シリコン層と
その多結晶シリコン層上に形成された高融点金属シリサ
イド層とからなるポリサイド構造が知られている。図１
９〜図２３は、従来のポリサイド構造を用いたゲート電
極層の製造プロセスを示した断面図および平面図であ
る。図２０は図２２に示した製造プロセスにおける形状
の１００−１００線に沿った断面図であり、図２１は図
２３に示した製造プロセスの２００−２００線に沿った
断面図である。まず図１９〜図２３を参照して従来のポ
リサイド構造を有するゲート電極層の形成プロセスにつ
いて説明する。
ト電極層に用いられるものとして、多結晶シリコン層と
その多結晶シリコン層上に形成された高融点金属シリサ
イド層とからなるポリサイド構造が知られている。図１
９〜図２３は、従来のポリサイド構造を用いたゲート電
極層の製造プロセスを示した断面図および平面図であ
る。図２０は図２２に示した製造プロセスにおける形状
の１００−１００線に沿った断面図であり、図２１は図
２３に示した製造プロセスの２００−２００線に沿った
断面図である。まず図１９〜図２３を参照して従来のポ
リサイド構造を有するゲート電極層の形成プロセスにつ
いて説明する。
【０００３】まず図１９に示すようにｐ型シリコン基板
１上の所定領域に選択酸化法（ＬＯＣＯＳ（Local Oxid
ation of Silicon）法）を用いて素子分離のためのフィ
ールド酸化膜３を形成する。これによりｐ型シリコン基
板１の主表面上にフィールド酸化膜３によって囲まれた
活性領域２を形成する。このときフィールド酸化膜３の
側端部にバーズビーク３ａが形成される。このバーズビ
ーク３ａがｐ型シリコン基板１の主表面の活性領域２に
対して段差部となる。
１上の所定領域に選択酸化法（ＬＯＣＯＳ（Local Oxid
ation of Silicon）法）を用いて素子分離のためのフィ
ールド酸化膜３を形成する。これによりｐ型シリコン基
板１の主表面上にフィールド酸化膜３によって囲まれた
活性領域２を形成する。このときフィールド酸化膜３の
側端部にバーズビーク３ａが形成される。このバーズビ
ーク３ａがｐ型シリコン基板１の主表面の活性領域２に
対して段差部となる。
【０００４】この後、図２０に示すように、活性領域２
の表面を熱酸化することによってゲート酸化膜５を形成
する。また減圧ＣＶＤ（Chemical Vapor Deposition ）
法を用いて多結晶シリコン層６を形成する。多結晶シリ
コン層６上に、高融点金属とシリコンとの化合物である
高融点金属シリサイド層（たとえばＷＳｉ2 層）７をス
パッタリング法などにより形成する。そして、ＷＳｉ2
層７上の所定領域にフォトリソグラフィ技術を用いてレ
ジストパターン９を形成する。そしてレジストパターン
９をマスクとしてＷＳｉ2 層７および多結晶シリコン層
６を異方性エッチングすることによってＷＳｉ2 層７お
よび多結晶シリコン層６をパターニングする。これによ
り、図２１に示されるような所望の形状のポリサイド構
造からなるゲート電極層が形成される。
の表面を熱酸化することによってゲート酸化膜５を形成
する。また減圧ＣＶＤ（Chemical Vapor Deposition ）
法を用いて多結晶シリコン層６を形成する。多結晶シリ
コン層６上に、高融点金属とシリコンとの化合物である
高融点金属シリサイド層（たとえばＷＳｉ2 層）７をス
パッタリング法などにより形成する。そして、ＷＳｉ2
層７上の所定領域にフォトリソグラフィ技術を用いてレ
ジストパターン９を形成する。そしてレジストパターン
９をマスクとしてＷＳｉ2 層７および多結晶シリコン層
６を異方性エッチングすることによってＷＳｉ2 層７お
よび多結晶シリコン層６をパターニングする。これによ
り、図２１に示されるような所望の形状のポリサイド構
造からなるゲート電極層が形成される。
【０００５】上記した製造プロセスはゲート電極層のチ
ャネル幅方向に沿った断面における製造プロセスである
が、チャネル長方向に沿った断面における製造プロセス
は以下のようになる。図２５〜図３４は従来のポリサイ
ド構造を有するゲート電極層のチャネル長方向に沿った
断面の製造プロセスを示した断面図および平面図であ
る。図３４の５００−５００線に沿った断面が図２５に
示される。
ャネル幅方向に沿った断面における製造プロセスである
が、チャネル長方向に沿った断面における製造プロセス
は以下のようになる。図２５〜図３４は従来のポリサイ
ド構造を有するゲート電極層のチャネル長方向に沿った
断面の製造プロセスを示した断面図および平面図であ
る。図３４の５００−５００線に沿った断面が図２５に
示される。
【０００６】図２５〜図３４を参照して、ポリサイド構
造を有するゲート電極層のチャネル長方向に沿った断面
における製造プロセスを説明する。ここではＬＤＤ（Li
ghtly Doped Drain ）タイプのＭＯＳ ＦＥＴ構造の形
成について説明する。なお、ＬＤＤタイプのＭＯＳ Ｆ
ＥＴ構造は、ソース／ドレイン領域のチャネル領域側の
部分を低濃度領域によって構成し、チャネル領域とは反
対側の部分を高濃度領域によって構成するものである。
造を有するゲート電極層のチャネル長方向に沿った断面
における製造プロセスを説明する。ここではＬＤＤ（Li
ghtly Doped Drain ）タイプのＭＯＳ ＦＥＴ構造の形
成について説明する。なお、ＬＤＤタイプのＭＯＳ Ｆ
ＥＴ構造は、ソース／ドレイン領域のチャネル領域側の
部分を低濃度領域によって構成し、チャネル領域とは反
対側の部分を高濃度領域によって構成するものである。
【０００７】まず、図２５に示すように、ｐ型シリコン
基板１上にゲート酸化膜５、多結晶シリコン層６および
高融点金属シリサイド層（たとえばＷＳｉ2 層）７を順
次形成する。そのＷＳｉ2 層７上の所定領域にフォトリ
ソグラフィ技術を用いてレジストパターン９を形成す
る。レジストパターン９をマスクとしてＷＳｉ2 層７
と、多結晶シリコン層６と、ゲート酸化膜５の一部とを
異方性エッチングすることにより、図２６に示されるよ
うな形状が得られる。
基板１上にゲート酸化膜５、多結晶シリコン層６および
高融点金属シリサイド層（たとえばＷＳｉ2 層）７を順
次形成する。そのＷＳｉ2 層７上の所定領域にフォトリ
ソグラフィ技術を用いてレジストパターン９を形成す
る。レジストパターン９をマスクとしてＷＳｉ2 層７
と、多結晶シリコン層６と、ゲート酸化膜５の一部とを
異方性エッチングすることにより、図２６に示されるよ
うな形状が得られる。
【０００８】ここで、ゲート酸化膜５のソース／ドレイ
ン領域が形成される領域上に位置する部分５ａは以下の
理由により残す必要がある。すなわち、多結晶シリコン
層６のエッチングの際に部分５ａが削られてｐ型シリコ
ン基板１の主表面が露出すると、ｐ型シリコン基板１の
表面が急激にエッチングされる。これは、多結晶シリコ
ン層６とｐ型シリコン基板１を構成する単結晶シリコン
とは近似した材料であることから多結晶シリコン層６を
エッチングするためのエッチング種によってｐ型シリコ
ン基板１もエッチングされやすいからである。したがっ
て、ｐ型シリコン基板１の表面の急激なエッチングを防
止するためにゲート酸化膜５の部分５ａは残余させる必
要がある。
ン領域が形成される領域上に位置する部分５ａは以下の
理由により残す必要がある。すなわち、多結晶シリコン
層６のエッチングの際に部分５ａが削られてｐ型シリコ
ン基板１の主表面が露出すると、ｐ型シリコン基板１の
表面が急激にエッチングされる。これは、多結晶シリコ
ン層６とｐ型シリコン基板１を構成する単結晶シリコン
とは近似した材料であることから多結晶シリコン層６を
エッチングするためのエッチング種によってｐ型シリコ
ン基板１もエッチングされやすいからである。したがっ
て、ｐ型シリコン基板１の表面の急激なエッチングを防
止するためにゲート酸化膜５の部分５ａは残余させる必
要がある。
【０００９】この状態から、ＷＳｉ2 層７および多結晶
シリコン層６をマスクとしてｎ型の不純物をｐ型シリコ
ン基板１の表面にイオン注入することによって、低濃度
のｎ - 型不純物領域３０が形成される。
シリコン層６をマスクとしてｎ型の不純物をｐ型シリコ
ン基板１の表面にイオン注入することによって、低濃度
のｎ - 型不純物領域３０が形成される。
【００１０】この後、図２７に示すように、全面に減圧
ＣＶＤ法を用いて酸化膜１３を形成する。具体的には、
５００℃〜８００℃の中程度の温度で減圧ＣＶＤ法を用
いて、テトラエチルオルソシリケイト（Ｓｉ（ＯＣ2 Ｈ
5 ）4 ）を分解することによって酸化膜１３を形成す
る。通常テトラエチルオルソシリケイトを分解して形成
された酸化膜１３はＴＥＯＳ酸化膜と呼ばれる。ＣＶＤ
法によって酸化膜１３を形成すると、ＷＳｉ2 層７の上
面に位置する部分の酸化膜１３の膜厚と、ｎ- 型不純物
領域３０上に位置する部分の酸化膜１３の膜厚とはほぼ
等しくなる。
ＣＶＤ法を用いて酸化膜１３を形成する。具体的には、
５００℃〜８００℃の中程度の温度で減圧ＣＶＤ法を用
いて、テトラエチルオルソシリケイト（Ｓｉ（ＯＣ2 Ｈ
5 ）4 ）を分解することによって酸化膜１３を形成す
る。通常テトラエチルオルソシリケイトを分解して形成
された酸化膜１３はＴＥＯＳ酸化膜と呼ばれる。ＣＶＤ
法によって酸化膜１３を形成すると、ＷＳｉ2 層７の上
面に位置する部分の酸化膜１３の膜厚と、ｎ- 型不純物
領域３０上に位置する部分の酸化膜１３の膜厚とはほぼ
等しくなる。
【００１１】このような酸化膜１３を全面にわたり異方
性エッチングすることによって、図２８に示されるよう
な形状を有するサイドウォール酸化膜１３ａが形成され
る。このサイドウォール酸化膜１３ａの形成時のエッチ
ングは、図３０に示すようにｐ型シリコン基板１の表面
が露出するまで行なう。すなわち、図２８、図２９およ
び図３１に示すようなゲート酸化膜５ａおよび酸化膜１
３０ａがなくなるまで異方性エッチングを行なう。そし
て、図３０に示すようにサイドウォール酸化膜１３ａを
マスクとしてｎ型の不純物をｐ型シリコン基板１にイオ
ン注入することによって、高濃度のｎ+ 型不純物領域３
１を形成する。ｎ- 型不純物領域３０およびｎ+ 型不純
物領域３１によってＬＤＤ構造のソース／ドレイン領域
が形成される。
性エッチングすることによって、図２８に示されるよう
な形状を有するサイドウォール酸化膜１３ａが形成され
る。このサイドウォール酸化膜１３ａの形成時のエッチ
ングは、図３０に示すようにｐ型シリコン基板１の表面
が露出するまで行なう。すなわち、図２８、図２９およ
び図３１に示すようなゲート酸化膜５ａおよび酸化膜１
３０ａがなくなるまで異方性エッチングを行なう。そし
て、図３０に示すようにサイドウォール酸化膜１３ａを
マスクとしてｎ型の不純物をｐ型シリコン基板１にイオ
ン注入することによって、高濃度のｎ+ 型不純物領域３
１を形成する。ｎ- 型不純物領域３０およびｎ+ 型不純
物領域３１によってＬＤＤ構造のソース／ドレイン領域
が形成される。
【００１２】次に、図３２に示すように、減圧ＣＶＤ法
を用いて層間絶縁膜１５を形成する。なお、図３１に示
すようなゲート酸化膜５ａが残余した状態から層間絶縁
膜１５が形成された状態が図３３に示される。
を用いて層間絶縁膜１５を形成する。なお、図３１に示
すようなゲート酸化膜５ａが残余した状態から層間絶縁
膜１５が形成された状態が図３３に示される。
【００１３】図３５〜図３８は、従来のポリサイド構造
からなる配線の製造プロセスを説明するための断面図お
よび平面図である。図３５は図３７に示したプロセスに
おける３００−３００線に沿った断面図であり、図３６
は図３８におけるプロセスの４００−４００線に沿った
断面図である。
からなる配線の製造プロセスを説明するための断面図お
よび平面図である。図３５は図３７に示したプロセスに
おける３００−３００線に沿った断面図であり、図３６
は図３８におけるプロセスの４００−４００線に沿った
断面図である。
【００１４】まず、図３５および図３７を参照して、シ
リコン基板１上に減圧ＣＶＤ法または熱酸化法を用いて
層間絶縁膜１７を形成する。層間絶縁膜１７は薄膜の熱
酸化膜であってもよい。その層間絶縁膜１７上の所定領
域に下層配線１８を形成する。下層配線１８を覆うよう
に減圧ＣＶＤ法を用いて層間絶縁膜１９を形成する。こ
のとき、段差部１９ａが形成される。その段差部１９ａ
を含む層間絶縁膜１９の上部に減圧ＣＶＤ法を用いて多
結晶シリコン層２０とたとえばＷＳｉ2 層（高融点金属
シリサイド層）２１とを形成する。ＷＳｉ2 層２１上の
所定領域にフォトリソグラフィ技術を用いてレジストパ
ターン２３を形成する。レジストパターン２３をマスク
としてＷＳｉ2 層２１および多結晶シリコン層２０を異
方性エッチングすることによって、図３６および図３８
に示されるようなパターニングされたＷＳｉ2 層２１お
よび多結晶シリコン層２０が形成される。その結果、ポ
リサイド構造を有する配線層が形成される。
リコン基板１上に減圧ＣＶＤ法または熱酸化法を用いて
層間絶縁膜１７を形成する。層間絶縁膜１７は薄膜の熱
酸化膜であってもよい。その層間絶縁膜１７上の所定領
域に下層配線１８を形成する。下層配線１８を覆うよう
に減圧ＣＶＤ法を用いて層間絶縁膜１９を形成する。こ
のとき、段差部１９ａが形成される。その段差部１９ａ
を含む層間絶縁膜１９の上部に減圧ＣＶＤ法を用いて多
結晶シリコン層２０とたとえばＷＳｉ2 層（高融点金属
シリサイド層）２１とを形成する。ＷＳｉ2 層２１上の
所定領域にフォトリソグラフィ技術を用いてレジストパ
ターン２３を形成する。レジストパターン２３をマスク
としてＷＳｉ2 層２１および多結晶シリコン層２０を異
方性エッチングすることによって、図３６および図３８
に示されるようなパターニングされたＷＳｉ2 層２１お
よび多結晶シリコン層２０が形成される。その結果、ポ
リサイド構造を有する配線層が形成される。
【００１５】
【発明が解決しようとする課題】上述のポリサイド構造
からなるゲート電極層および配線層では以下に述べるよ
うな問題点があった。
からなるゲート電極層および配線層では以下に述べるよ
うな問題点があった。
【００１６】まず、図２０および図２１に示したポリサ
イド構造からなるゲート電極層では、フィールド酸化膜
３のバーズビーク部３ａによって形成されるフィールド
酸化膜３のエッジ部４の段差部に乗り上げるように多結
晶シリコン層６およびＷＳｉ 2 層７が形成されている。
このため、レジストパターン９形成時の露光の際に、段
差部に位置するＷＳｉ2 層７によって光が反射され、そ
の反射光によってレジストが露光されてしまう。そのた
めレジストパターン９に図２２に示すようなノッチ９ａ
が発生するという不都合が生じる。この現象はハレーシ
ョンと呼ばれる。
イド構造からなるゲート電極層では、フィールド酸化膜
３のバーズビーク部３ａによって形成されるフィールド
酸化膜３のエッジ部４の段差部に乗り上げるように多結
晶シリコン層６およびＷＳｉ 2 層７が形成されている。
このため、レジストパターン９形成時の露光の際に、段
差部に位置するＷＳｉ2 層７によって光が反射され、そ
の反射光によってレジストが露光されてしまう。そのた
めレジストパターン９に図２２に示すようなノッチ９ａ
が発生するという不都合が生じる。この現象はハレーシ
ョンと呼ばれる。
【００１７】このハレーション現象を図２４を用いて説
明する。図２４は図２２に示した平面図の７００−７０
０線に沿った断面図である。図２４を参照して、マスク
基板５０上に形成された遮光膜５１を有するマスクを用
いて通常レジストの露光が行なわれる。レジストの露光
された部分は現像によって除去され、露光されていない
部分だけがレジストパターン９として残余する。マスク
の背面から光（ｉ線）を当てると、光は遮光膜５１以外
の部分を透過する。したがって、通常は遮光膜５１に対
応するレジストの部分は露光されない。しかし、図２４
に示すように段差部に位置するＷＳｉ2 層７によって光
が反射されると、その反射光は横方向にレジストを露光
する。その結果、遮光膜５１に対応するレジストの部分
の一部が露光されてしまう。
明する。図２４は図２２に示した平面図の７００−７０
０線に沿った断面図である。図２４を参照して、マスク
基板５０上に形成された遮光膜５１を有するマスクを用
いて通常レジストの露光が行なわれる。レジストの露光
された部分は現像によって除去され、露光されていない
部分だけがレジストパターン９として残余する。マスク
の背面から光（ｉ線）を当てると、光は遮光膜５１以外
の部分を透過する。したがって、通常は遮光膜５１に対
応するレジストの部分は露光されない。しかし、図２４
に示すように段差部に位置するＷＳｉ2 層７によって光
が反射されると、その反射光は横方向にレジストを露光
する。その結果、遮光膜５１に対応するレジストの部分
の一部が露光されてしまう。
【００１８】その後現像を行なうと、図２２、図２３お
よび図２４に示すように、レジストパターン９にノッチ
９ａが発生する。すなわち、ＷＳｉ2 層７の段差部によ
って反射された光により露光された部分が現像後にノッ
チ９ａとなる。図２２に示したようなノッチ９ａを有す
るレジストパターン９をマスクとしてＷＳｉ2 層７およ
び多結晶シリコン層６の異方性エッチングを行なうと図
２３に示されるようなノッチ７ａを有するパターン形状
のＷＳｉ2 層７が形成されてしまう。つまり、段差部上
に乗り上げたポリサイド構造上にレジストパターンを形
成すると、本来のレジストパターン９ｂではなくノッチ
９ａを有するレジストパターン９が形成されてしまい、
その結果、設計どおりのパターンを有するポリサイド構
造を得ることができないという問題点があった。
よび図２４に示すように、レジストパターン９にノッチ
９ａが発生する。すなわち、ＷＳｉ2 層７の段差部によ
って反射された光により露光された部分が現像後にノッ
チ９ａとなる。図２２に示したようなノッチ９ａを有す
るレジストパターン９をマスクとしてＷＳｉ2 層７およ
び多結晶シリコン層６の異方性エッチングを行なうと図
２３に示されるようなノッチ７ａを有するパターン形状
のＷＳｉ2 層７が形成されてしまう。つまり、段差部上
に乗り上げたポリサイド構造上にレジストパターンを形
成すると、本来のレジストパターン９ｂではなくノッチ
９ａを有するレジストパターン９が形成されてしまい、
その結果、設計どおりのパターンを有するポリサイド構
造を得ることができないという問題点があった。
【００１９】このような問題点は、図３５〜図３８に示
した段差部上に形成されたポリサイド構造からなる配線
についても発生する。すなわち、図３５および図３７に
示すように段差部上にレジストパターン２３を形成する
と、レジストパターン２３の露光時に段差部に位置する
ＷＳｉ2 層２１による反射光によって図３７に示される
ようなノッチ２３ａを有するレジストパターン２３が形
成されてしまう。つまり、本来のパターン形状２３ｂと
はならず、ノッチ２３ａを有するパターン形状になって
しまう。
した段差部上に形成されたポリサイド構造からなる配線
についても発生する。すなわち、図３５および図３７に
示すように段差部上にレジストパターン２３を形成する
と、レジストパターン２３の露光時に段差部に位置する
ＷＳｉ2 層２１による反射光によって図３７に示される
ようなノッチ２３ａを有するレジストパターン２３が形
成されてしまう。つまり、本来のパターン形状２３ｂと
はならず、ノッチ２３ａを有するパターン形状になって
しまう。
【００２０】その結果、そのようなノッチ２３ａを有す
るレジストパターン２３をマスクとして下層のＷＳｉ2
層２１および多結晶シリコン層２０の異方性エッチング
を行なうと、図３８に示されるようなノッチ２１ａを有
するパターン形状を有するＷＳｉ2 層２１が形成されて
しまう。その下の多結晶シリコン層についても同様にノ
ッチ（図示せず）が形成される。したがって、ＷＳｉ2
層２１についても本来のパターン形状２１ｂとはなら
ず、ノッチ２１ａを有するパターン形状になってしまう
という問題点があった。
るレジストパターン２３をマスクとして下層のＷＳｉ2
層２１および多結晶シリコン層２０の異方性エッチング
を行なうと、図３８に示されるようなノッチ２１ａを有
するパターン形状を有するＷＳｉ2 層２１が形成されて
しまう。その下の多結晶シリコン層についても同様にノ
ッチ（図示せず）が形成される。したがって、ＷＳｉ2
層２１についても本来のパターン形状２１ｂとはなら
ず、ノッチ２１ａを有するパターン形状になってしまう
という問題点があった。
【００２１】さらに、図２５〜図３４に示した、チャネ
ル長方向における断面の従来のポリサイド構造を有する
ゲート電極層の製造プロセスでは、次のような問題点が
あった。すなわち、図２７に示す酸化膜１３をＣＶＤ法
により形成する際に、５００〜８００℃の温度が加わる
ため、ＷＳｉ2 層７が結晶化する。そのため、ＷＳｉ 2
層７は酸素原子との反応が起こりやすい、すなわち容易
に酸化されやすい状態となる。この状態から、図３０に
示すようにサイドウォール酸化膜１３ａが形成される
と、ＷＳｉ2 層７の上部表面は露出された状態となる。
その後、図３２に示されるような層間酸化膜１５を減圧
ＣＶＤ法により形成する際に、ＣＶＤ炉の処理時の巻き
込み酸化によってＷＳｉ2 層７の表面にＷＯ3 からなる
酸化層１６が形成される。この酸化層１６の形成によっ
て、ＷＳｉ2 層７のシート抵抗値が変化してしまうとい
う問題点があった。
ル長方向における断面の従来のポリサイド構造を有する
ゲート電極層の製造プロセスでは、次のような問題点が
あった。すなわち、図２７に示す酸化膜１３をＣＶＤ法
により形成する際に、５００〜８００℃の温度が加わる
ため、ＷＳｉ2 層７が結晶化する。そのため、ＷＳｉ 2
層７は酸素原子との反応が起こりやすい、すなわち容易
に酸化されやすい状態となる。この状態から、図３０に
示すようにサイドウォール酸化膜１３ａが形成される
と、ＷＳｉ2 層７の上部表面は露出された状態となる。
その後、図３２に示されるような層間酸化膜１５を減圧
ＣＶＤ法により形成する際に、ＣＶＤ炉の処理時の巻き
込み酸化によってＷＳｉ2 層７の表面にＷＯ3 からなる
酸化層１６が形成される。この酸化層１６の形成によっ
て、ＷＳｉ2 層７のシート抵抗値が変化してしまうとい
う問題点があった。
【００２２】以上のように、従来のポリサイド構造から
なるゲート電極層または配線層では、レジストパターン
形成時のハレーション現象によって本来のパターン形状
を得ることができないという問題点とポリサイド構造を
覆う層間絶縁膜の形成時にＷＳｉ2 層７上に酸化層１６
が形成されてしまうという問題点とがあった。このた
め、ポリサイド構造のシート抵抗値が変化してしまうと
いう問題点があった。
なるゲート電極層または配線層では、レジストパターン
形成時のハレーション現象によって本来のパターン形状
を得ることができないという問題点とポリサイド構造を
覆う層間絶縁膜の形成時にＷＳｉ2 層７上に酸化層１６
が形成されてしまうという問題点とがあった。このた
め、ポリサイド構造のシート抵抗値が変化してしまうと
いう問題点があった。
【００２３】この発明は、上記のような課題を解決する
ためになされたもので、
ためになされたもので、
【００２４】
【００２５】その目的は、段差部上に形成されたポリサ
イド構造を有する半導体装置の製造方法において、レジ
ストパターン形成時のハレーション現象を低減し得る製
造方法を提供することである。
イド構造を有する半導体装置の製造方法において、レジ
ストパターン形成時のハレーション現象を低減し得る製
造方法を提供することである。
【００２６】
【００２７】
【００２８】
【００２９】
【課題を解決するための手段】本発明の半導体装置の製
造方法では、半導体基板上に形成された段差部上に、そ
の一部が乗り上げるように第１の多結晶シリコン層を形
成する。第１の多結晶シリコン層上にスパッタリング法
により高融点金属シリサイド層を形成する。高融点金属
シリサイド層上に、スパッタリング法によりアモルファ
スシリコン層を形成する。そのアモルファスシリコン層
上にレジストを形成する。レジストを露光および現像す
ることによって、レジストパターンを形成する。レジス
トパターンをマスクとしてアモルファスシリコン層、シ
リサイド層および第１の多結晶シリコン層をエッチング
することによりパターニングする。
造方法では、半導体基板上に形成された段差部上に、そ
の一部が乗り上げるように第１の多結晶シリコン層を形
成する。第１の多結晶シリコン層上にスパッタリング法
により高融点金属シリサイド層を形成する。高融点金属
シリサイド層上に、スパッタリング法によりアモルファ
スシリコン層を形成する。そのアモルファスシリコン層
上にレジストを形成する。レジストを露光および現像す
ることによって、レジストパターンを形成する。レジス
トパターンをマスクとしてアモルファスシリコン層、シ
リサイド層および第１の多結晶シリコン層をエッチング
することによりパターニングする。
【００３０】
【００３１】
【００３２】
【００３３】
【作用】本発明の半導体装置の製造方法では、段差部上
に乗り上げたポリサイド構造の高融点金属シリサイド層
上に、スパッタリング法によりアモルファスシリコン層
が形成され、そのアモルファスシリコン層上の所定領域
にレジストが形成されるので、レジストパターン形成時
の露光の際に反射率の低いアモルファスシリコン層によ
って段差部においてアモルファスシリコン層からの反射
光が低減される。これにより、ハレーション現象が防止
され、設計どおりのパターン形状を有するレジストパタ
ーンが容易に形成される。その結果、設計どおりのパタ
ーン形状を有するポリサイド構造が形成される。
に乗り上げたポリサイド構造の高融点金属シリサイド層
上に、スパッタリング法によりアモルファスシリコン層
が形成され、そのアモルファスシリコン層上の所定領域
にレジストが形成されるので、レジストパターン形成時
の露光の際に反射率の低いアモルファスシリコン層によ
って段差部においてアモルファスシリコン層からの反射
光が低減される。これにより、ハレーション現象が防止
され、設計どおりのパターン形状を有するレジストパタ
ーンが容易に形成される。その結果、設計どおりのパタ
ーン形状を有するポリサイド構造が形成される。
【００３４】
【００３５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３６】図１〜図５は、本発明の一実施例によるポ
リサイド構造を有するゲート電極層を含む半導体装置の
製造プロセスを示した断面図および平面図である。図２
は、図４に示した製造プロセスにおける平面形状の１０
０−１００線に沿った断面図であり、図３は図５に示し
た製造プロセスにおける平面形状の２００−２００線に
沿った断面図である。図１〜図５を参照して、第１実施
例の半導体装置の製造プロセスおよび構造について説明
する。
リサイド構造を有するゲート電極層を含む半導体装置の
製造プロセスを示した断面図および平面図である。図２
は、図４に示した製造プロセスにおける平面形状の１０
０−１００線に沿った断面図であり、図３は図５に示し
た製造プロセスにおける平面形状の２００−２００線に
沿った断面図である。図１〜図５を参照して、第１実施
例の半導体装置の製造プロセスおよび構造について説明
する。
【００３７】まず、図１に示すように、ｐ型シリコン基
板１の主表面の所定領域にＬＯＣＯＳ法を用いてフィー
ルド酸化膜３を形成する。これにより、素子形成のため
の活性領域２を形成する。フィールド酸化膜３の端部に
いわゆるバーズビーク３ａが形成され、そのバーズビー
ク３ａが活性領域２に対して段差構造となる。この状態
から図２に示すように、活性領域２に位置するｐ型シリ
コン基板１の主表面上に熱酸化法を用いてゲート酸化膜
５を形成する。ゲート酸化膜５およびフィールド酸化膜
３上に減圧ＣＶＤ法を用いて多結晶シリコン層６を形成
する。多結晶シリコン層６上にスパッタリング法などを
用いて多結晶シリコン層６の厚みと同じかそれよりも小
さい厚みを有する高融点金属シリサイド層（ＷＳｉ
2 層）７を形成する。ＷＳｉ2 層７上にスパッタ法を用
いて非晶質シリコン層（アモルファスシリコン層）８を
形成する。
板１の主表面の所定領域にＬＯＣＯＳ法を用いてフィー
ルド酸化膜３を形成する。これにより、素子形成のため
の活性領域２を形成する。フィールド酸化膜３の端部に
いわゆるバーズビーク３ａが形成され、そのバーズビー
ク３ａが活性領域２に対して段差構造となる。この状態
から図２に示すように、活性領域２に位置するｐ型シリ
コン基板１の主表面上に熱酸化法を用いてゲート酸化膜
５を形成する。ゲート酸化膜５およびフィールド酸化膜
３上に減圧ＣＶＤ法を用いて多結晶シリコン層６を形成
する。多結晶シリコン層６上にスパッタリング法などを
用いて多結晶シリコン層６の厚みと同じかそれよりも小
さい厚みを有する高融点金属シリサイド層（ＷＳｉ
2 層）７を形成する。ＷＳｉ2 層７上にスパッタ法を用
いて非晶質シリコン層（アモルファスシリコン層）８を
形成する。
【００３８】この後、アモルファスシリコン層８上の所
定領域にフォトリソグラフィ技術を用いてレジストパタ
ーン９を形成する。このとき、図４に示すように、従来
と異なりノッチ形状を有しないパターン形状９を形成す
ることができる。これは、レジストパターン９下に位置
するアモルファスシリコン層８の反射率がＷＳｉ2 層７
の反射率よりも低いため、段差部におけるアモルファス
シリコン層８によるレジスト露光時の反射光が低減され
るためである。これにより、レジストパターン９形成時
に下層の反射光によって起こるハレーション現象を有効
に防止することができる。その結果、ハレーション現象
に起因するノッチ形状が形成されるのを有効に防止する
ことができる。それにより、設計寸法どおりのパターン
形状を有するレジストパターン９を形成することができ
る。
定領域にフォトリソグラフィ技術を用いてレジストパタ
ーン９を形成する。このとき、図４に示すように、従来
と異なりノッチ形状を有しないパターン形状９を形成す
ることができる。これは、レジストパターン９下に位置
するアモルファスシリコン層８の反射率がＷＳｉ2 層７
の反射率よりも低いため、段差部におけるアモルファス
シリコン層８によるレジスト露光時の反射光が低減され
るためである。これにより、レジストパターン９形成時
に下層の反射光によって起こるハレーション現象を有効
に防止することができる。その結果、ハレーション現象
に起因するノッチ形状が形成されるのを有効に防止する
ことができる。それにより、設計寸法どおりのパターン
形状を有するレジストパターン９を形成することができ
る。
【００３９】その結果、そのようなレジストパターン９
を用いて下層のアモルファスシリコン層８、ＷＳｉ2 層
７および多結晶シリコン層６を異方性エッチングするこ
とにより、設計どおりのパターン形状を有する図３およ
び図５に示されるようなアモルファスシリコン層８、Ｗ
Ｓｉ2 層７および多結晶シリコン層６を形成することが
できる。
を用いて下層のアモルファスシリコン層８、ＷＳｉ2 層
７および多結晶シリコン層６を異方性エッチングするこ
とにより、設計どおりのパターン形状を有する図３およ
び図５に示されるようなアモルファスシリコン層８、Ｗ
Ｓｉ2 層７および多結晶シリコン層６を形成することが
できる。
【００４０】ここで、アモルファスシリコン層８とＷＳ
ｉ2 層７との反射率の違いについて説明する。レジスト
パターン９の露光に用いられるｉ線（３６５ｎｍ）のア
ルミニウムに対する反射率を１００とした場合、ハレー
ション現象を起こさずにレジストパターン９を形成する
ためには５０以下の反射率を有する必要がある。高融点
金属シリサイド層の一例であるＷＳｉ2 層７では５８の
反射率があり、アモルファスシリコン層８では４４の反
射率である。したがって、アモルファスシリコン層８を
用いることによってハレーション現象を有効に防止する
ことができる。アモルファスシリコン層８の代わりに、
５０以下の反射率を有する多結晶シリコン層、ＴｉＮ層
またはＴｉＷ層を用いても同様の効果を得ることができ
る。
ｉ2 層７との反射率の違いについて説明する。レジスト
パターン９の露光に用いられるｉ線（３６５ｎｍ）のア
ルミニウムに対する反射率を１００とした場合、ハレー
ション現象を起こさずにレジストパターン９を形成する
ためには５０以下の反射率を有する必要がある。高融点
金属シリサイド層の一例であるＷＳｉ2 層７では５８の
反射率があり、アモルファスシリコン層８では４４の反
射率である。したがって、アモルファスシリコン層８を
用いることによってハレーション現象を有効に防止する
ことができる。アモルファスシリコン層８の代わりに、
５０以下の反射率を有する多結晶シリコン層、ＴｉＮ層
またはＴｉＷ層を用いても同様の効果を得ることができ
る。
【００４１】なお、多結晶シリコン層６にはｎ型または
ｐ型の不純物が含まれており、アモルファスシリコン層
８には多結晶シリコン層６と同じ導電型の不純物が含ま
れている。
ｐ型の不純物が含まれており、アモルファスシリコン層
８には多結晶シリコン層６と同じ導電型の不純物が含ま
れている。
【００４２】図６〜図１３は、チャネル長方向に沿った
ＬＤＤタイプのゲート電極構造を有する本発明の第２実
施例による半導体装置の製造プロセスを説明するための
断面図である。図６〜図１３を参照して、次に第２実施
例の半導体装置の製造プロセスおよび構造について説明
する。
ＬＤＤタイプのゲート電極構造を有する本発明の第２実
施例による半導体装置の製造プロセスを説明するための
断面図である。図６〜図１３を参照して、次に第２実施
例の半導体装置の製造プロセスおよび構造について説明
する。
【００４３】図６は図３４に示した従来の平面図の５０
０−５００線に沿った本発明の断面構造である。ｐ型シ
リコン基板１の主表面上の所定領域にＬＯＣＯＳ法を用
いてフィールド酸化膜（図示せず）を形成した後、その
フィールド酸化膜によって囲まれた活性領域２上に減圧
ＣＶＤ法を用いて多結晶シリコン層６を形成する。多結
晶シリコン層６上にスパッタ法などを用いて高融点金属
とシリコンとの化合物である高融点金属シリサイド層
（たとえばＷＳｉ2 層）７を形成する。これにより、多
結晶シリコン層６とＷＳｉ2 層７とからなるポリサイド
構造を形成する。そのポリサイド構造の上部にスパッタ
法を用いてアモルファスシリコン層８を形成する。そし
て、アモルファスシリコン層８上の所定領域にフォトリ
ソグラフィ技術を用いてレジストパターン９を形成す
る。
０−５００線に沿った本発明の断面構造である。ｐ型シ
リコン基板１の主表面上の所定領域にＬＯＣＯＳ法を用
いてフィールド酸化膜（図示せず）を形成した後、その
フィールド酸化膜によって囲まれた活性領域２上に減圧
ＣＶＤ法を用いて多結晶シリコン層６を形成する。多結
晶シリコン層６上にスパッタ法などを用いて高融点金属
とシリコンとの化合物である高融点金属シリサイド層
（たとえばＷＳｉ2 層）７を形成する。これにより、多
結晶シリコン層６とＷＳｉ2 層７とからなるポリサイド
構造を形成する。そのポリサイド構造の上部にスパッタ
法を用いてアモルファスシリコン層８を形成する。そし
て、アモルファスシリコン層８上の所定領域にフォトリ
ソグラフィ技術を用いてレジストパターン９を形成す
る。
【００４４】次に、レジストパターン９をマスクとして
アモルファスシリコン層８、ＷＳｉ 2 層７および多結晶
シリコン層６を異方性エッチングすることによりこれら
をパターニングする。このときの異方性エッチングのゲ
ート酸化膜５に対する選択性によって、異方性エッチン
グされる部分に位置するゲート酸化膜５ａの上部はある
程度エッチングされる。ただし、多結晶シリコン層６を
異方性エッチングする際のエッチングによってゲート酸
化膜５ａが削られて基板表面が露出すると、多結晶シリ
コン層６と同様のシリコンからなる基板表面が急激に削
られてしまうという不都合が生じる。このため、ゲート
酸化膜５ａは残余させる必要がある。このような工程の
後、アモルファスシリコン層８、ＷＳｉ2 層７および多
結晶シリコン層６をマスクとしてｐ型シリコン基板１に
ｎ型の不純物をイオン注入することによって、低濃度の
ｎ- 型不純物領域３０が形成される。
アモルファスシリコン層８、ＷＳｉ 2 層７および多結晶
シリコン層６を異方性エッチングすることによりこれら
をパターニングする。このときの異方性エッチングのゲ
ート酸化膜５に対する選択性によって、異方性エッチン
グされる部分に位置するゲート酸化膜５ａの上部はある
程度エッチングされる。ただし、多結晶シリコン層６を
異方性エッチングする際のエッチングによってゲート酸
化膜５ａが削られて基板表面が露出すると、多結晶シリ
コン層６と同様のシリコンからなる基板表面が急激に削
られてしまうという不都合が生じる。このため、ゲート
酸化膜５ａは残余させる必要がある。このような工程の
後、アモルファスシリコン層８、ＷＳｉ2 層７および多
結晶シリコン層６をマスクとしてｐ型シリコン基板１に
ｎ型の不純物をイオン注入することによって、低濃度の
ｎ- 型不純物領域３０が形成される。
【００４５】次に、図８に示すように、減圧ＣＶＤ法を
用いて酸化膜１３を形成する。この酸化膜１３の具体的
な製造プロセスとしては、５００〜８００℃の中程度の
温度条件下で減圧ＣＶＤ装置を用いてテトラエチルオル
ソシリケイト（Ｓｉ（ＯＣ2Ｈ5 ）4 ）を分解すること
によって形成する。通常この化合物はＴＥＯＳと呼ばれ
る。この酸化膜１３はＣＶＤ法によって形成されるの
で、アモルファスシリコン層８上に位置する部分１３ｂ
の膜厚とゲート酸化膜５ａ上に位置する部分１３ｃとの
膜厚はほぼ同じになる。
用いて酸化膜１３を形成する。この酸化膜１３の具体的
な製造プロセスとしては、５００〜８００℃の中程度の
温度条件下で減圧ＣＶＤ装置を用いてテトラエチルオル
ソシリケイト（Ｓｉ（ＯＣ2Ｈ5 ）4 ）を分解すること
によって形成する。通常この化合物はＴＥＯＳと呼ばれ
る。この酸化膜１３はＣＶＤ法によって形成されるの
で、アモルファスシリコン層８上に位置する部分１３ｂ
の膜厚とゲート酸化膜５ａ上に位置する部分１３ｃとの
膜厚はほぼ同じになる。
【００４６】この酸化膜１３の形成時の５００〜８００
℃の温度によって、ＷＳｉ2 層７は結晶化する。これに
より、ＷＳｉ2 層７は酸素と反応しやすい、すなわち酸
化されやすい状態となる。しかし、ＷＳｉ2 層７上には
アモルファスシリコン層８が形成されているため、後述
する層間酸化膜１５の形成時にＷＳｉ2 層７の表面が酸
化されるのを有効に防止することができる。図８に示し
た状態から酸化膜１３を全面にわたり異方性エッチング
することによって、図９に示されるようなサイドウォー
ル酸化膜１３ａを形成する。このサイドウォール酸化膜
１３ａの形成によって、アモルファスシリコン層８の上
部表面が露出する。
℃の温度によって、ＷＳｉ2 層７は結晶化する。これに
より、ＷＳｉ2 層７は酸素と反応しやすい、すなわち酸
化されやすい状態となる。しかし、ＷＳｉ2 層７上には
アモルファスシリコン層８が形成されているため、後述
する層間酸化膜１５の形成時にＷＳｉ2 層７の表面が酸
化されるのを有効に防止することができる。図８に示し
た状態から酸化膜１３を全面にわたり異方性エッチング
することによって、図９に示されるようなサイドウォー
ル酸化膜１３ａを形成する。このサイドウォール酸化膜
１３ａの形成によって、アモルファスシリコン層８の上
部表面が露出する。
【００４７】次に、図１０に示すように、ｐ型シリコン
基板１の表面１４が露出するまでオーバエッチングを行
なう。このオーバエッチングによって、アモルファスシ
リコン層８の側面の一部が露出することになる。しか
し、ＷＳｉ2 層７の側面を露出させるまではエッチング
は行なわない。ここで、半導体基板の全体においてサイ
ドウォール酸化膜１３ａの外側の基板表面１４を露出さ
せるためには、ある程度基板表面１４をオーバエッチン
グする必要がある。このオーバエッチングによって、基
板表面１４は、図１１に示すような凹部１４ｃとなる。
この凹部１４ｃは、新たな基板表面１４ｂと縦面１４ａ
とから構成される。なお、この凹部１４ｃの形成のため
のオーバエッチングは、サイドウォール酸化膜１３ａを
異方性エッチングするためのエッチング種によって行な
われる。この凹部１４ｃの形成のための異方性エッチン
グは、ＷＳｉ2 層７の側面が露出しないように行なう。
基板１の表面１４が露出するまでオーバエッチングを行
なう。このオーバエッチングによって、アモルファスシ
リコン層８の側面の一部が露出することになる。しか
し、ＷＳｉ2 層７の側面を露出させるまではエッチング
は行なわない。ここで、半導体基板の全体においてサイ
ドウォール酸化膜１３ａの外側の基板表面１４を露出さ
せるためには、ある程度基板表面１４をオーバエッチン
グする必要がある。このオーバエッチングによって、基
板表面１４は、図１１に示すような凹部１４ｃとなる。
この凹部１４ｃは、新たな基板表面１４ｂと縦面１４ａ
とから構成される。なお、この凹部１４ｃの形成のため
のオーバエッチングは、サイドウォール酸化膜１３ａを
異方性エッチングするためのエッチング種によって行な
われる。この凹部１４ｃの形成のための異方性エッチン
グは、ＷＳｉ2 層７の側面が露出しないように行なう。
【００４８】この後、サイドウォール酸化膜１３ａをマ
スクとしてｎ型の不純物を凹部１４ｃにイオン注入する
ことによって、高濃度のｎ+ 型不純物領域３１を形成す
る。ここで、このイオン注入の際には、凹部１４ｃの形
成のための異方性エッチングによって、ウエハ全体にお
いてサイドウォール酸化膜１３ａの外側の基板表面が露
出しているので、従来の、場所によってはゲート酸化膜
５ａが残余していた場合またはゲート酸化膜５ａの膜厚
が場所によって異なっていた場合に比べて、イオン注入
条件を基板表面全体において均一にすることができる。
これにより、形成されるｎ+ 型不純物領域３１が基板全
体において均一化される。その結果、基板全体において
均一な特性を有する複数のｎ+ 型不純物領域３１を形成
することができる。
スクとしてｎ型の不純物を凹部１４ｃにイオン注入する
ことによって、高濃度のｎ+ 型不純物領域３１を形成す
る。ここで、このイオン注入の際には、凹部１４ｃの形
成のための異方性エッチングによって、ウエハ全体にお
いてサイドウォール酸化膜１３ａの外側の基板表面が露
出しているので、従来の、場所によってはゲート酸化膜
５ａが残余していた場合またはゲート酸化膜５ａの膜厚
が場所によって異なっていた場合に比べて、イオン注入
条件を基板表面全体において均一にすることができる。
これにより、形成されるｎ+ 型不純物領域３１が基板全
体において均一化される。その結果、基板全体において
均一な特性を有する複数のｎ+ 型不純物領域３１を形成
することができる。
【００４９】この後、図１３に示すように、減圧ＣＶＤ
法を用いて、層間絶縁膜１５を形成する。この層間絶縁
膜１５は、アモルファスシリコン層８と、上層に形成さ
れる配線層（図示せず）とを絶縁するためのものであ
る。この層間絶縁膜１５の形成時に、ＣＶＤ炉の処理時
の巻き込み酸素が存在しても、ＷＳｉ2 層７の側面およ
び上面は露出していないため、ＷＳｉ2 層７の酸化反応
は起こらない。これにより、ＷＳｉ2 層７の上面に酸化
層が形成されるのを防止することができる。その結果、
ＷＳｉ2 層７のシート抵抗値が変化するのを防止するこ
とができる。なお、多結晶シリコン層６には、ｎ型また
はｐ型の不純物が含まれており、アモルファスシリコン
層８には、多結晶シリコン層６と同一導電型の不純物が
含まれている。
法を用いて、層間絶縁膜１５を形成する。この層間絶縁
膜１５は、アモルファスシリコン層８と、上層に形成さ
れる配線層（図示せず）とを絶縁するためのものであ
る。この層間絶縁膜１５の形成時に、ＣＶＤ炉の処理時
の巻き込み酸素が存在しても、ＷＳｉ2 層７の側面およ
び上面は露出していないため、ＷＳｉ2 層７の酸化反応
は起こらない。これにより、ＷＳｉ2 層７の上面に酸化
層が形成されるのを防止することができる。その結果、
ＷＳｉ2 層７のシート抵抗値が変化するのを防止するこ
とができる。なお、多結晶シリコン層６には、ｎ型また
はｐ型の不純物が含まれており、アモルファスシリコン
層８には、多結晶シリコン層６と同一導電型の不純物が
含まれている。
【００５０】また、図７に示した多結晶シリコン層６の
異方性エッチング工程において、ゲート酸化膜５ａは残
余させる必要があると述べた。この異方性エッチング
は、通常Ｃｌ系ガスなどによって行なわれる。このと
き、ＷＳｉ2 層７は多結晶シリコン層６よりも約２０〜
３０％エッチングが早く進む。つまり、極端に多結晶シ
リコン層６の厚みが薄い場合、ゲート酸化膜５ａは安定
的に残らない。安定的にゲート酸化膜５ａを残すために
は、多結晶シリコン層６をＷＳｉ2 層７と同じ厚みかそ
れ以上にする必要がある。
異方性エッチング工程において、ゲート酸化膜５ａは残
余させる必要があると述べた。この異方性エッチング
は、通常Ｃｌ系ガスなどによって行なわれる。このと
き、ＷＳｉ2 層７は多結晶シリコン層６よりも約２０〜
３０％エッチングが早く進む。つまり、極端に多結晶シ
リコン層６の厚みが薄い場合、ゲート酸化膜５ａは安定
的に残らない。安定的にゲート酸化膜５ａを残すために
は、多結晶シリコン層６をＷＳｉ2 層７と同じ厚みかそ
れ以上にする必要がある。
【００５１】なお、アモルファスシリコン層８は、多結
晶シリコン層、ＴｉＮ層またはＴｉＷ層であってもよ
い。
晶シリコン層、ＴｉＮ層またはＴｉＷ層であってもよ
い。
【００５２】なお、図７に示したアモルファスシリコン
層８、ＷＳｉ2 層７および多結晶シリコン層６の異方性
エッチング時に、エッチング条件によっては、図１４に
示したような形状になることもある。
層８、ＷＳｉ2 層７および多結晶シリコン層６の異方性
エッチング時に、エッチング条件によっては、図１４に
示したような形状になることもある。
【００５３】図１５〜図１８は、本発明の第３実施例に
よる半導体装置の製造プロセスを説明するための断面図
および平面図である。図１５は、図１７に示した工程に
おける３００−３００線に沿った断面図であり、図１６
は図１８に示した工程における４００−４００線に沿っ
た断面図である。図１５〜図１８を参照して、次に第３
実施例の半導体装置の製造方法および構造について説明
する。
よる半導体装置の製造プロセスを説明するための断面図
および平面図である。図１５は、図１７に示した工程に
おける３００−３００線に沿った断面図であり、図１６
は図１８に示した工程における４００−４００線に沿っ
た断面図である。図１５〜図１８を参照して、次に第３
実施例の半導体装置の製造方法および構造について説明
する。
【００５４】まず、図１５および図１７に示すように、
ｐ型シリコン基板１上に減圧ＣＶＤ法または熱酸化法を
用いて層間絶縁膜１７を形成する。このとき層間絶縁膜
１７は薄膜の熱酸化膜であってもよい。さらに層間絶縁
膜１７上の所定領域に下層配線１８を形成する。下層配
線１８を覆うように減圧ＣＶＤ法を用いて層間絶縁膜１
９を形成する。このとき層間絶縁膜１９に段差部１９ａ
が形成される。その段差部１９ａを含む層間絶縁膜１９
の上面上に減圧ＣＶＤ法を用いて多結晶シリコン層２０
を形成する。多結晶シリコン層２０上にスパッタ法など
を用いて高融点金属シリサイド層（たとえばＷＳｉ
2 層）２１を形成する。これにより、多結晶シリコン層
２０と高融点金属シリサイド層（ＷＳｉ2 層）２１とか
らなるポリサイド構造が形成される。そのＷＳｉ2 層２
１上にスパッタリング法を用いてアモルファスシリコン
層２２を形成する。アモルファスシリコン層２２上の所
定領域にフォトリソグラフィ技術を用いてレジストパタ
ーン２３を形成する。このレジストパターン２３の形成
時の露光の際に、従来のようにレジストパターン２３は
ノッチ形状を有しない。これは、レジストパターン２３
の下層のアモルファスシリコン層２２の反射率が低いた
めである。このため、レジストパターン２３の露光時に
段差部１９ａに位置するアモルファスシリコン層２２の
部分で光が反射されるのを有効に低減することができ
る。それにより、従来のようなハレーション現象を低減
することができる。その結果図１７に示すようなノッチ
形状を有さないレジストパターン２３を容易に形成する
ことができる。
ｐ型シリコン基板１上に減圧ＣＶＤ法または熱酸化法を
用いて層間絶縁膜１７を形成する。このとき層間絶縁膜
１７は薄膜の熱酸化膜であってもよい。さらに層間絶縁
膜１７上の所定領域に下層配線１８を形成する。下層配
線１８を覆うように減圧ＣＶＤ法を用いて層間絶縁膜１
９を形成する。このとき層間絶縁膜１９に段差部１９ａ
が形成される。その段差部１９ａを含む層間絶縁膜１９
の上面上に減圧ＣＶＤ法を用いて多結晶シリコン層２０
を形成する。多結晶シリコン層２０上にスパッタ法など
を用いて高融点金属シリサイド層（たとえばＷＳｉ
2 層）２１を形成する。これにより、多結晶シリコン層
２０と高融点金属シリサイド層（ＷＳｉ2 層）２１とか
らなるポリサイド構造が形成される。そのＷＳｉ2 層２
１上にスパッタリング法を用いてアモルファスシリコン
層２２を形成する。アモルファスシリコン層２２上の所
定領域にフォトリソグラフィ技術を用いてレジストパタ
ーン２３を形成する。このレジストパターン２３の形成
時の露光の際に、従来のようにレジストパターン２３は
ノッチ形状を有しない。これは、レジストパターン２３
の下層のアモルファスシリコン層２２の反射率が低いた
めである。このため、レジストパターン２３の露光時に
段差部１９ａに位置するアモルファスシリコン層２２の
部分で光が反射されるのを有効に低減することができ
る。それにより、従来のようなハレーション現象を低減
することができる。その結果図１７に示すようなノッチ
形状を有さないレジストパターン２３を容易に形成する
ことができる。
【００５５】このようなノッチ形状を有さないレジスト
パターン２３をマスクとしてアモルファスシリコン層２
２，ＷＳｉ2 層２１および多結晶シリコン層２０を異方
性エッチングすることによって、図１６および図１８に
示すようなノッチ形状を有さないパターン形状のアモル
ファスシリコン層２２，ＷＳｉ2 層２１および多結晶シ
リコン層２０を形成することができる。これにより、設
計寸法どおりのパターン形状を有する３構造の配線層を
容易に形成することができる。
パターン２３をマスクとしてアモルファスシリコン層２
２，ＷＳｉ2 層２１および多結晶シリコン層２０を異方
性エッチングすることによって、図１６および図１８に
示すようなノッチ形状を有さないパターン形状のアモル
ファスシリコン層２２，ＷＳｉ2 層２１および多結晶シ
リコン層２０を形成することができる。これにより、設
計寸法どおりのパターン形状を有する３構造の配線層を
容易に形成することができる。
【００５６】
【００５７】
【００５８】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、段差部上のポリサイド構造を構成する高融点金属シ
リサイド上に、アモルファスシリコン層を形成し、その
アモルファスシリコン層上にレジストを形成することに
よって、そのレジストの露光の際に上層によって光が反
射されるのを有効に防止することができ、その結果ノッ
チ形状を有しない本来のパターン形状を有するレジスト
パターンを形成することができる。これにより、そのレ
ジストパターンをマスクとしてアモルファスシリコン
層、シリサイド層および多結晶シリコン層をエッチング
することにより、設計どおりのパターン形状を有するア
モルファスシリコン層，シリサイド層および多結晶シリ
コン層を容易に形成することができる。
ば、段差部上のポリサイド構造を構成する高融点金属シ
リサイド上に、アモルファスシリコン層を形成し、その
アモルファスシリコン層上にレジストを形成することに
よって、そのレジストの露光の際に上層によって光が反
射されるのを有効に防止することができ、その結果ノッ
チ形状を有しない本来のパターン形状を有するレジスト
パターンを形成することができる。これにより、そのレ
ジストパターンをマスクとしてアモルファスシリコン
層、シリサイド層および多結晶シリコン層をエッチング
することにより、設計どおりのパターン形状を有するア
モルファスシリコン層，シリサイド層および多結晶シリ
コン層を容易に形成することができる。
【００５９】
【図１】 本発明の第１実施例による半導体装置の製造
プロセスの第１工程を説明するための断面図である。
プロセスの第１工程を説明するための断面図である。
【図２】 本発明の第１実施例による半導体装置の製造
プロセスの第２工程を説明するための断面図である。
プロセスの第２工程を説明するための断面図である。
【図３】 本発明の第１実施例による半導体装置の製造
プロセスの第３工程を説明するための断面図である。
プロセスの第３工程を説明するための断面図である。
【図４】 図２に示した製造プロセスに対応する平面図
である。
である。
【図５】 図３に示した製造プロセスに対応する平面図
である。
である。
【図６】 本発明の第２実施例による半導体装置の製造
プロセスの第１工程を説明するための断面図である。
プロセスの第１工程を説明するための断面図である。
【図７】 本発明の第２実施例による半導体装置の製造
プロセスの第２工程を説明するための断面図である。
プロセスの第２工程を説明するための断面図である。
【図８】 本発明の第２実施例による半導体装置の製造
プロセスの第３工程を説明するための断面図である。
プロセスの第３工程を説明するための断面図である。
【図９】 本発明の第２実施例による半導体装置の製造
プロセスの第４工程を説明するための断面図である。
プロセスの第４工程を説明するための断面図である。
【図１０】 本発明の第２実施例による半導体装置の製
造プロセスの第５工程を説明するための断面図である。
造プロセスの第５工程を説明するための断面図である。
【図１１】 本発明の第２実施例による半導体装置の製
造プロセスの第６工程を説明するための断面図である。
造プロセスの第６工程を説明するための断面図である。
【図１２】 本発明の第２実施例による半導体装置の製
造プロセスの第７工程を説明するための断面図である。
造プロセスの第７工程を説明するための断面図である。
【図１３】 本発明の第２実施例による半導体装置の製
造プロセスの第８工程を説明するための断面図である。
造プロセスの第８工程を説明するための断面図である。
【図１４】 図７に示した第２実施例の半導体装置の製
造プロセスにおいて、エッチング条件が変化した場合に
できる形状を示した断面図である。
造プロセスにおいて、エッチング条件が変化した場合に
できる形状を示した断面図である。
【図１５】 本発明の第３実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
造プロセスの第１工程を説明するための断面図である。
【図１６】 本発明の第３実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
造プロセスの第２工程を説明するための断面図である。
【図１７】 図１５に示した製造プロセスに対応する平
面図である。
面図である。
【図１８】 図１６に示した製造プロセスに対応する平
面図である。
面図である。
【図１９】 従来の半導体装置の製造プロセスの第１工
程を説明するための断面図である。
程を説明するための断面図である。
【図２０】 従来の半導体装置の製造プロセスの第２工
程を説明するための断面図である。
程を説明するための断面図である。
【図２１】 従来の半導体装置の製造プロセスの第３工
程を説明するための断面図である。
程を説明するための断面図である。
【図２２】 図２０に示した製造プロセスに対応する平
面図である。
面図である。
【図２３】 図２１に示した製造プロセスに対応する平
面図である。
面図である。
【図２４】 従来の半導体装置の製造プロセスの問題点
を説明するための断面図である。
を説明するための断面図である。
【図２５】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図２６】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図２７】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図２８】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図２９】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３０】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３１】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３２】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３３】 従来の他の半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図３４】 図２５に示した製造プロセスに対応する平
面図である。
面図である。
【図３５】 従来のさらに他の半導体装置の製造プロセ
スの第１工程を説明するための断面図である。
スの第１工程を説明するための断面図である。
【図３６】 従来のさらに他の半導体装置の製造プロセ
スの第２工程を説明するための断面図である。
スの第２工程を説明するための断面図である。
【図３７】 図３５に示した製造プロセスに対応する平
面図である。
面図である。
【図３８】 図３６に示した製造プロセスに対応する平
面図である。
面図である。
３ フィールド酸化膜、６ 多結晶シリコン層、７ Ｗ
Ｓｉ2 層、８ アモルファスシリコン層、９ レジスト
パターン、１３ａ サイドウォール酸化膜、１４ｃ 凹
部。
Ｓｉ2 層、８ アモルファスシリコン層、９ レジスト
パターン、１３ａ サイドウォール酸化膜、１４ｃ 凹
部。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−53494（ＪＰ，Ａ)
特開 平４−320367（ＪＰ，Ａ)
特開 昭64−39064（ＪＰ，Ａ)
特開 昭62−229880（ＪＰ，Ａ)
特開 平８−316474（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (2)
- 【請求項１】 半導体基板上に形成された段差部上に、
その一部が乗り上げるように第１の多結晶シリコン層を
形成する工程と、 前記第１の多結晶シリコン層上にスパッタリング法によ
り高融点金属シリサイド層を形成する工程と、 前記高融点金属シリサイド層上に、スパッタリング法に
よりアモルファスシリコン層を形成する工程と、 前記アモルファスシリコン層上にレジストを形成する工
程と、 前記レジストを露光および現像することによって前記レ
ジストをパターニングする工程と、 前記パターニングされたレジストをマスクとして前記ア
モルファスシリコン層、前記シリサイド層および前記第
１の多結晶シリコン層をエッチングすることによりパタ
ーニングする工程と、 少 なくとも前記パターニングされた高融点金属シリサイ
ド層および第１の多結晶シリコン層の側面に接触するサ
イドウォール絶縁膜を形成する工程と、 前記アモルファスシリコン層および前記サイドウォール
絶縁膜を覆うように化学気相成長法を用いて絶縁膜を形
成する工程とを備える、半導体装置の製造方法。 - 【請求項２】 前記サイドウォール絶縁膜の形成時のエ
ッチングによって、前記半導体基板の主表面に凹部を形
成する、請求項１に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12806695A JP3380086B2 (ja) | 1995-05-26 | 1995-05-26 | 半導体装置の製造方法 |
| TW084105647A TW455945B (en) | 1995-05-26 | 1995-06-06 | Semiconductor device and manufacturing method thereof |
| DE19603450A DE19603450B4 (de) | 1995-05-26 | 1996-01-31 | Halbleitervorrichtung mit einer Polyzidstruktur und Verfahren zur Herstellung derselben |
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