JPH10189777A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH10189777A JPH10189777A JP8347425A JP34742596A JPH10189777A JP H10189777 A JPH10189777 A JP H10189777A JP 8347425 A JP8347425 A JP 8347425A JP 34742596 A JP34742596 A JP 34742596A JP H10189777 A JPH10189777 A JP H10189777A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- oxide film
- silicon oxide
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】ゲート電極を加工するリソグラフィ工程は寸法
制御が難しく、後酸化工程において、ゲート電極を構成
するＷＳｉ膜が異常酸化する。 【解決手段】ＷＳｉ膜１６上にシリコン窒化膜３１、シ
リコン酸化膜３２を順次堆積し、１回のリソグラフィー
により、メモリセルのゲート電極１８、及び周辺回路を
構成するトランジスタのゲート電極２１を形成する。シ
リコン酸化膜３２はメモリセルのフローティングゲート
を形成するためのマスクとなり、シリコン窒化膜３１は
ゲート酸化膜１２、フィールド酸化膜２３をエッチング
し、共通ソース領域２４を形成する際のマスクとなる。
シリコン窒化膜３１はＷＳｉ膜１６上を覆い、共通ソー
ス領域２４に不純物を導入する際、ＷＳｉ膜１６への不
純物の導入を阻止する。
制御が難しく、後酸化工程において、ゲート電極を構成
するＷＳｉ膜が異常酸化する。 【解決手段】ＷＳｉ膜１６上にシリコン窒化膜３１、シ
リコン酸化膜３２を順次堆積し、１回のリソグラフィー
により、メモリセルのゲート電極１８、及び周辺回路を
構成するトランジスタのゲート電極２１を形成する。シ
リコン酸化膜３２はメモリセルのフローティングゲート
を形成するためのマスクとなり、シリコン窒化膜３１は
ゲート酸化膜１２、フィールド酸化膜２３をエッチング
し、共通ソース領域２４を形成する際のマスクとなる。
シリコン窒化膜３１はＷＳｉ膜１６上を覆い、共通ソー
ス領域２４に不純物を導入する際、ＷＳｉ膜１６への不
純物の導入を阻止する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばフラッシ
ュメモリ等に適用されるスタックドゲート構造の不揮発
性半導体記憶装置の製造方法に関する。
ュメモリ等に適用されるスタックドゲート構造の不揮発
性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】一般に、ＥＥＰＲＯＭからなる不揮発性
半導体記憶装置は、第１のレジストパターンをマスクと
してスタックドゲート構造のメモリセルを形成する。こ
の後、前記第１のレジストパターンを剥離し、第２のレ
ジストパターンを形成して周辺回路のゲート電極を形成
する。次に、メモリセルアレイ部のゲート電極をマスク
として、ゲート電極の一端に自己整合的にフィールド酸
化膜をエッチング除去しソース配線領域を形成してい
る。
半導体記憶装置は、第１のレジストパターンをマスクと
してスタックドゲート構造のメモリセルを形成する。こ
の後、前記第１のレジストパターンを剥離し、第２のレ
ジストパターンを形成して周辺回路のゲート電極を形成
する。次に、メモリセルアレイ部のゲート電極をマスク
として、ゲート電極の一端に自己整合的にフィールド酸
化膜をエッチング除去しソース配線領域を形成してい
る。
【０００３】図１２乃至図１６に従来の不揮発性半導体
記憶装置、例えばＮＯＲ型フラッシュメモリの製造方法
を示す。図１２乃至図１６において、図１２（ａ）、図
１３（ａ）、図１４（ａ）、図１５（ａ）、図１６
（ａ）、図１７（ａ）、図１８（ａ）はそれぞれメモリ
セル部を示し、図１２（ｂ）、図１３（ｂ）、図１４
（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、
図１８（ｂ）はそれぞれ周辺回路部を構成するトランジ
スタを示し、図１５（ｃ）、図１６（ｃ）、図１７
（ｃ）、図１８（ｃ）はそれぞれフィールド酸化膜の部
分の構成を示す。
記憶装置、例えばＮＯＲ型フラッシュメモリの製造方法
を示す。図１２乃至図１６において、図１２（ａ）、図
１３（ａ）、図１４（ａ）、図１５（ａ）、図１６
（ａ）、図１７（ａ）、図１８（ａ）はそれぞれメモリ
セル部を示し、図１２（ｂ）、図１３（ｂ）、図１４
（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、
図１８（ｂ）はそれぞれ周辺回路部を構成するトランジ
スタを示し、図１５（ｃ）、図１６（ｃ）、図１７
（ｃ）、図１８（ｃ）はそれぞれフィールド酸化膜の部
分の構成を示す。
【０００４】先ず、図１２（ａ）に示すように、メモリ
セル部における半導体基板１１上にゲート絶縁膜１２、
フローティングゲートとなるポリシリコン膜１３、ＯＮ
Ｏ絶縁膜１４、コントロールゲートとなるポリシリコン
膜１５、及びタングステンシリサイド膜（ＷＳｉ）１６
が順次積層される。このタングステンシリサイド膜１６
上に第１のレジスト１７が形成され、パターニングされ
る。
セル部における半導体基板１１上にゲート絶縁膜１２、
フローティングゲートとなるポリシリコン膜１３、ＯＮ
Ｏ絶縁膜１４、コントロールゲートとなるポリシリコン
膜１５、及びタングステンシリサイド膜（ＷＳｉ）１６
が順次積層される。このタングステンシリサイド膜１６
上に第１のレジスト１７が形成され、パターニングされ
る。
【０００５】次に、前記第１のレジスト１７のパターン
をマスクとして、タングステンシリサイド膜１６、ポリ
シリコン膜１５、ＯＮＯ絶縁膜１４、ポリシリコン膜１
３を順次エッチングし、図１３（ａ）に示すように、メ
モリセルのゲート電極１８を形成する。
をマスクとして、タングステンシリサイド膜１６、ポリ
シリコン膜１５、ＯＮＯ絶縁膜１４、ポリシリコン膜１
３を順次エッチングし、図１３（ａ）に示すように、メ
モリセルのゲート電極１８を形成する。
【０００６】この時、周辺回路部は、図１２（ｂ）、図
１３（ｂ）に示すように構成されている。すなわち、半
導体基板１１上にゲート絶縁膜１９、ゲート電極となる
ポリシリコン膜１５、タングステンシリサイド膜１６が
順次積層され、このタングステンシリサイド膜１６は前
記第１のレジスト１７によって覆われている。
１３（ｂ）に示すように構成されている。すなわち、半
導体基板１１上にゲート絶縁膜１９、ゲート電極となる
ポリシリコン膜１５、タングステンシリサイド膜１６が
順次積層され、このタングステンシリサイド膜１６は前
記第１のレジスト１７によって覆われている。
【０００７】次に、前記第１のレジスト１７を剥離した
後、図１４（ａ）（ｂ）に示すように、全面に第２のレ
ジスト２０が形成されパターニングされる。このレジス
トパターンによって周辺回路部のタングステンシリサイ
ド膜１６、ポリシリコン膜１５が順次エッチングされ、
ゲート電極２１が形成される。
後、図１４（ａ）（ｂ）に示すように、全面に第２のレ
ジスト２０が形成されパターニングされる。このレジス
トパターンによって周辺回路部のタングステンシリサイ
ド膜１６、ポリシリコン膜１５が順次エッチングされ、
ゲート電極２１が形成される。
【０００８】続いて、前記第２のレジスト２０を剥離す
ることにより、図１５（ｂ）に示すように、周辺回路部
を構成するトランジスタのゲート電極２１が形成され
る。図１５（ｃ）はフィールド酸化膜２３上に形成され
たワード線ＷＬであり、このワード線ＷＬは前記メモリ
セルを構成するコントロールゲートと一体的に形成され
ている。
ることにより、図１５（ｂ）に示すように、周辺回路部
を構成するトランジスタのゲート電極２１が形成され
る。図１５（ｃ）はフィールド酸化膜２３上に形成され
たワード線ＷＬであり、このワード線ＷＬは前記メモリ
セルを構成するコントロールゲートと一体的に形成され
ている。
【０００９】次に、図１６（ａ）（ｂ）（ｃ）に示すよ
うに、全面に第３のレジスト２２が形成され、メモリセ
ルのゲート電極１８の相互間、及びワード線ＷＬの相互
間を１つおきに覆うように、第３のレジスト２２がパタ
ーニングされる。
うに、全面に第３のレジスト２２が形成され、メモリセ
ルのゲート電極１８の相互間、及びワード線ＷＬの相互
間を１つおきに覆うように、第３のレジスト２２がパタ
ーニングされる。
【００１０】次に、図１７（ａ）（ｂ）（ｃ）に示すよ
うに、第３のレジスト２２とゲート電極１８のタングス
テンシリサイド膜１６をマスクとしてゲート電極１８、
ワード線ＷＬと自己整合的にゲート絶縁膜１２、及びフ
ィールド酸化膜２３がそれぞれエッチングされ、共通ソ
ース領域２４が形成される。
うに、第３のレジスト２２とゲート電極１８のタングス
テンシリサイド膜１６をマスクとしてゲート電極１８、
ワード線ＷＬと自己整合的にゲート絶縁膜１２、及びフ
ィールド酸化膜２３がそれぞれエッチングされ、共通ソ
ース領域２４が形成される。
【００１１】この後、前記第３のレジスト２２を剥離し
た後、図１８（ａ）（ｂ）（ｃ）に示すように、第４の
レジスト２６を形成し、この第４のレジスト２６をマス
クとしてＮ型の不純物、例えば砒素（Ａｓ）を半導体基
板１１内にイオン注入することにより、共通ソース線２
５が形成される。
た後、図１８（ａ）（ｂ）（ｃ）に示すように、第４の
レジスト２６を形成し、この第４のレジスト２６をマス
クとしてＮ型の不純物、例えば砒素（Ａｓ）を半導体基
板１１内にイオン注入することにより、共通ソース線２
５が形成される。
【００１２】
【発明が解決しようとする課題】ところで、上記従来の
製造方法の場合、メモリセル部のゲート電極を形成する
リソグラフィと、周辺回路部のゲート電極を形成するリ
ソグラフィとが必要となる。これらリソグラフィ工程は
寸法制御が難しく、メモリセルの微細化が進んだ場合、
隣接するゲート電極相互間のスペースが一層狭くなる。
このため、レジストマスクによりゲート電極相互間をエ
ッチングすることが困難となる。
製造方法の場合、メモリセル部のゲート電極を形成する
リソグラフィと、周辺回路部のゲート電極を形成するリ
ソグラフィとが必要となる。これらリソグラフィ工程は
寸法制御が難しく、メモリセルの微細化が進んだ場合、
隣接するゲート電極相互間のスペースが一層狭くなる。
このため、レジストマスクによりゲート電極相互間をエ
ッチングすることが困難となる。
【００１３】また、共通ソース線を形成するイオン注入
の際、メモリセル部を構成するゲート電極１８の一部、
及びワード線の一部が露出している。このため、ゲート
電極、及びワード線を構成するタングステンシリサイド
膜内に砒素が導入され、この後の酸化工程でタングステ
ンシリサイド膜の異常酸化に対するマージンが小さくな
るという問題が発生する。
の際、メモリセル部を構成するゲート電極１８の一部、
及びワード線の一部が露出している。このため、ゲート
電極、及びワード線を構成するタングステンシリサイド
膜内に砒素が導入され、この後の酸化工程でタングステ
ンシリサイド膜の異常酸化に対するマージンが小さくな
るという問題が発生する。
【００１４】この発明は、上記課題を解決するものであ
り、その目的とするところは、ゲート電極の加工工程を
簡略化するとともに、後酸化工程において、異常酸化に
対するマージンを確保し得る不揮発性半導体記憶装置の
製造方法を提供しようとするものである。
り、その目的とするところは、ゲート電極の加工工程を
簡略化するとともに、後酸化工程において、異常酸化に
対するマージンを確保し得る不揮発性半導体記憶装置の
製造方法を提供しようとするものである。
【００１５】
【課題を解決するための手段】この発明に係わる不揮発
性半導体記憶装置の製造方法は、上記課題を解決するた
め、半導体基板上にゲート絶縁膜と、二層ゲート電極型
メモリセルの第１のゲート電極となる第１のポリシリコ
ン層と、この第１のポリシリコン層上の絶縁膜と、二層
ゲート電極型メモリセルの第２のゲート電極及び周辺回
路の一部を成すトランジスタのゲート電極となる第２の
ポリシリコン層、及び高融点金属シリサイド層を順次形
成する工程と、前記高融点金属シリサイド層上にシリコ
ン窒化膜及びシリコン酸化膜を順次堆積する工程と、前
記シリコン酸化膜上に前記第２のゲート電極、及び前記
トランジスタのゲート電極を形成する領域を選択的に覆
うレジストパターンを形成する工程と、前記レジストパ
ターンをマスクとして、前記シリコン酸化膜、シリコン
窒化膜をエッチングする工程と、前記高融点金属シリサ
イド層上に残った前記シリコン酸化膜、シリコン窒化膜
をマスクとして、前記高融点金属シリサイド層、及びポ
リシリコン層をエッチングし、前記第２のゲート電極、
及びトランジスタのゲート電極を形成する工程と、前記
第２のゲート電極上に残った前記シリコン酸化膜、シリ
コン窒化膜をマスクとして前記絶縁膜及びポリシリコン
層をエッチングし、前記第１のゲート電極を形成する工
程と、前記第２のゲート電極上に残った前記シリコン酸
化膜、シリコン窒化膜をマスクとして前記半導体基板上
のゲート絶縁膜をエッチングし、共通ソース領域を形成
する工程と、前記第２のゲート電極上に残った前記シリ
コン酸化膜、シリコン窒化膜をマスクとして前記共通ソ
ース領域に不純物を導入し、共通ソース線を形成する工
程とを具備している。
性半導体記憶装置の製造方法は、上記課題を解決するた
め、半導体基板上にゲート絶縁膜と、二層ゲート電極型
メモリセルの第１のゲート電極となる第１のポリシリコ
ン層と、この第１のポリシリコン層上の絶縁膜と、二層
ゲート電極型メモリセルの第２のゲート電極及び周辺回
路の一部を成すトランジスタのゲート電極となる第２の
ポリシリコン層、及び高融点金属シリサイド層を順次形
成する工程と、前記高融点金属シリサイド層上にシリコ
ン窒化膜及びシリコン酸化膜を順次堆積する工程と、前
記シリコン酸化膜上に前記第２のゲート電極、及び前記
トランジスタのゲート電極を形成する領域を選択的に覆
うレジストパターンを形成する工程と、前記レジストパ
ターンをマスクとして、前記シリコン酸化膜、シリコン
窒化膜をエッチングする工程と、前記高融点金属シリサ
イド層上に残った前記シリコン酸化膜、シリコン窒化膜
をマスクとして、前記高融点金属シリサイド層、及びポ
リシリコン層をエッチングし、前記第２のゲート電極、
及びトランジスタのゲート電極を形成する工程と、前記
第２のゲート電極上に残った前記シリコン酸化膜、シリ
コン窒化膜をマスクとして前記絶縁膜及びポリシリコン
層をエッチングし、前記第１のゲート電極を形成する工
程と、前記第２のゲート電極上に残った前記シリコン酸
化膜、シリコン窒化膜をマスクとして前記半導体基板上
のゲート絶縁膜をエッチングし、共通ソース領域を形成
する工程と、前記第２のゲート電極上に残った前記シリ
コン酸化膜、シリコン窒化膜をマスクとして前記共通ソ
ース領域に不純物を導入し、共通ソース線を形成する工
程とを具備している。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１乃至図１１におい
て、図１２乃至図１８と同一部分には同一符号を付す。
図１は、不揮発性半導体記憶装置、例えばＮＯＲ型フラ
ッシュメモリの平面図を示すものであり、図２乃至図１
１において、図２（ａ）、図３（ａ）、図４（ａ）、図
５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９
（ａ）、図１０（ａ）、図１１（ａ）は図１のａ−ａ線
に沿った断面図であり、それぞれメモリセル部を示して
いる。また、図２（ｂ）、図３（ｂ）、図４（ｂ）、図
５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９
（ｂ）、図１０（ｂ）、図１１（ｂ）はそれぞれ周辺回
路部を構成するトランジスタを示し、図２（ｃ）、図３
（ｃ）、図４（ｃ）、図５（ｃ）、図６（ｃ）、図７
（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１
１（ｃ）は図１のｃ−ｃ線に沿った断面図であり、それ
ぞれフィールド酸化膜部の構成を示している。
いて図面を参照して説明する。図１乃至図１１におい
て、図１２乃至図１８と同一部分には同一符号を付す。
図１は、不揮発性半導体記憶装置、例えばＮＯＲ型フラ
ッシュメモリの平面図を示すものであり、図２乃至図１
１において、図２（ａ）、図３（ａ）、図４（ａ）、図
５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９
（ａ）、図１０（ａ）、図１１（ａ）は図１のａ−ａ線
に沿った断面図であり、それぞれメモリセル部を示して
いる。また、図２（ｂ）、図３（ｂ）、図４（ｂ）、図
５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９
（ｂ）、図１０（ｂ）、図１１（ｂ）はそれぞれ周辺回
路部を構成するトランジスタを示し、図２（ｃ）、図３
（ｃ）、図４（ｃ）、図５（ｃ）、図６（ｃ）、図７
（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１
１（ｃ）は図１のｃ−ｃ線に沿った断面図であり、それ
ぞれフィールド酸化膜部の構成を示している。
【００１７】図１において、メモリセルのゲート電極１
８（ワード線ＷＬを含む）は、半導体基板上に互いに平
行に形成され、これらゲート電極１８の相互間に共通ソ
ース領域２４が設けられる。また、フィールド酸化膜２
３は半導体基板上に前記ゲート電極１８と直交して形成
される。
８（ワード線ＷＬを含む）は、半導体基板上に互いに平
行に形成され、これらゲート電極１８の相互間に共通ソ
ース領域２４が設けられる。また、フィールド酸化膜２
３は半導体基板上に前記ゲート電極１８と直交して形成
される。
【００１８】次に、図２乃至図１１を参照して、上記不
揮発性半導体記憶装置の製造方法について説明する。図
２（ａ）に示すように、メモリセル部における半導体基
板１１上にゲート絶縁膜１２、フローティングゲートと
なるポリシリコン膜１３、ＯＮＯ絶縁膜１４、コントロ
ールゲートとなるポリシリコン膜１５、高融点金属シリ
サイド膜、例えばタングステンシリサイド膜（以下、Ｗ
Ｓｉ膜と称す）１６が順次積層される。このＷＳｉ膜１
６上には、シリコン窒化膜（ＳｉＮ）３１が堆積され、
このシリコン窒化膜３１の上にはシリコン酸化膜（Ｓｉ
Ｏ2 ）３２が堆積される。前記シリコン窒化膜３１は、
後述する共通ソース領域を形成するために、フィールド
酸化膜をエッチングする際に無くならない程度の膜厚を
有している。すなわち、このシリコン窒化膜３１の膜厚
は、例えば１５００オングストロームに設定されてい
る。また、前記シリコン酸化膜３２は、後述するゲート
電極を形成するために、ＷＳｉ膜１６、ポリシリコン膜
１５、ＯＮＯ絶縁膜１４、ポリシリコン膜１３をエッチ
ングする際に無くならない程度の膜厚を有している。す
なわち、このシリコン酸化膜３２の膜厚は、例えば３０
００オングストロームに設定されている。
揮発性半導体記憶装置の製造方法について説明する。図
２（ａ）に示すように、メモリセル部における半導体基
板１１上にゲート絶縁膜１２、フローティングゲートと
なるポリシリコン膜１３、ＯＮＯ絶縁膜１４、コントロ
ールゲートとなるポリシリコン膜１５、高融点金属シリ
サイド膜、例えばタングステンシリサイド膜（以下、Ｗ
Ｓｉ膜と称す）１６が順次積層される。このＷＳｉ膜１
６上には、シリコン窒化膜（ＳｉＮ）３１が堆積され、
このシリコン窒化膜３１の上にはシリコン酸化膜（Ｓｉ
Ｏ2 ）３２が堆積される。前記シリコン窒化膜３１は、
後述する共通ソース領域を形成するために、フィールド
酸化膜をエッチングする際に無くならない程度の膜厚を
有している。すなわち、このシリコン窒化膜３１の膜厚
は、例えば１５００オングストロームに設定されてい
る。また、前記シリコン酸化膜３２は、後述するゲート
電極を形成するために、ＷＳｉ膜１６、ポリシリコン膜
１５、ＯＮＯ絶縁膜１４、ポリシリコン膜１３をエッチ
ングする際に無くならない程度の膜厚を有している。す
なわち、このシリコン酸化膜３２の膜厚は、例えば３０
００オングストロームに設定されている。
【００１９】この時、周辺回路部は、図２（ｂ）に示す
ように構成されている。すなわち、半導体基板１１上に
ゲート絶縁膜１９、ゲート電極となるポリシリコン膜１
５、タングステンシリサイド膜１６が順次積層され、こ
のタングステンシリサイド膜１６は前記シリコン窒化膜
３１、及びシリコン酸化膜３２によって覆われている。
換言すれば、周辺回路部においては、ポリシリコン膜１
５を形成する前に、メモリセル部でフローティングゲー
トとなるポリシリコン膜１３等を予め除去して、表面に
ゲート絶縁膜１９を有する基板面を露出させておく。
ように構成されている。すなわち、半導体基板１１上に
ゲート絶縁膜１９、ゲート電極となるポリシリコン膜１
５、タングステンシリサイド膜１６が順次積層され、こ
のタングステンシリサイド膜１６は前記シリコン窒化膜
３１、及びシリコン酸化膜３２によって覆われている。
換言すれば、周辺回路部においては、ポリシリコン膜１
５を形成する前に、メモリセル部でフローティングゲー
トとなるポリシリコン膜１３等を予め除去して、表面に
ゲート絶縁膜１９を有する基板面を露出させておく。
【００２０】さらに、フィールド酸化膜部は、図２
（ｃ）に示すように構成されている。すなわち、半導体
基板１１上にフィールド酸化膜２３が形成され、このフ
ィールド酸化膜２３上にポリシリコン膜１５、タングス
テンシリサイド膜１６が順次積層されている。このタン
グステンシリサイド膜１６は前記シリコン窒化膜３１、
及びシリコン酸化膜３２によって覆われている。具体的
には、ポリシリコン膜１５を形成する前にフィールド酸
化膜２３に対応する領域にスリット状のスペースを設け
るなどして、ポリシリコン膜１３を加工しておけばよ
い。
（ｃ）に示すように構成されている。すなわち、半導体
基板１１上にフィールド酸化膜２３が形成され、このフ
ィールド酸化膜２３上にポリシリコン膜１５、タングス
テンシリサイド膜１６が順次積層されている。このタン
グステンシリサイド膜１６は前記シリコン窒化膜３１、
及びシリコン酸化膜３２によって覆われている。具体的
には、ポリシリコン膜１５を形成する前にフィールド酸
化膜２３に対応する領域にスリット状のスペースを設け
るなどして、ポリシリコン膜１３を加工しておけばよ
い。
【００２１】次に、図３（ａ）（ｂ）（ｃ）に示すよう
に、前記シリコン酸化膜３２上に第１のレジスト３３が
形成され、これがパターニングされる。このレジストパ
ターンをマスクとして、シリコン酸化膜３２、シリコン
窒化膜３１を順次エッチングし、図４（ａ）（ｂ）
（ｃ）に示すように、シリコン酸化膜３２、シリコン窒
化膜３１によって、メモリセル部のゲート電極、ワード
線、及び周辺回路部のトランジスタを構成するゲート電
極を形成するためのマスクパターン３４、３５が形成さ
れる。
に、前記シリコン酸化膜３２上に第１のレジスト３３が
形成され、これがパターニングされる。このレジストパ
ターンをマスクとして、シリコン酸化膜３２、シリコン
窒化膜３１を順次エッチングし、図４（ａ）（ｂ）
（ｃ）に示すように、シリコン酸化膜３２、シリコン窒
化膜３１によって、メモリセル部のゲート電極、ワード
線、及び周辺回路部のトランジスタを構成するゲート電
極を形成するためのマスクパターン３４、３５が形成さ
れる。
【００２２】次に、第１のレジスト３３を剥離した後、
図５（ａ）（ｂ）（ｃ）に示すように、前記マスクパタ
ーン３４、３５をマスクとして、ＷＳｉ膜１６、及びポ
リシリコン膜１５をエッチングし、メモリセルのコント
ロールゲート電極ＣＧ、ワード線ＷＬ、及び周辺回路部
のトランジスタを構成するゲート電極２１を形成する。
この時、マスクとなっているシリコン酸化膜３２はエッ
チングされて若干薄くなる。
図５（ａ）（ｂ）（ｃ）に示すように、前記マスクパタ
ーン３４、３５をマスクとして、ＷＳｉ膜１６、及びポ
リシリコン膜１５をエッチングし、メモリセルのコント
ロールゲート電極ＣＧ、ワード線ＷＬ、及び周辺回路部
のトランジスタを構成するゲート電極２１を形成する。
この時、マスクとなっているシリコン酸化膜３２はエッ
チングされて若干薄くなる。
【００２３】この後、図６（ｂ）に示すように、周辺回
路部を覆うように、第２のレジスト３６を形成し、この
第２のレジスト３６と前記パターニングされたマスク３
４をマスクとして、ＯＮＯ絶縁膜１４、ポリシリコン膜
１３をエッチングし、メモリセルのフローティングゲー
トＦＧを形成する。この時、マスク３４を構成するシリ
コン酸化膜３２も若干エッチングされて薄くなる。すな
わち、メモリセルのゲート電極１８上のシリコン酸化膜
３２の膜厚ＴS18 と、周辺回路を構成するトランジスタ
のゲート電極２１上のシリコン酸化膜３２の膜厚ＴS21
を比べた場合、これらの関係は、 ＴS18 ＜ＴS21 となる。
路部を覆うように、第２のレジスト３６を形成し、この
第２のレジスト３６と前記パターニングされたマスク３
４をマスクとして、ＯＮＯ絶縁膜１４、ポリシリコン膜
１３をエッチングし、メモリセルのフローティングゲー
トＦＧを形成する。この時、マスク３４を構成するシリ
コン酸化膜３２も若干エッチングされて薄くなる。すな
わち、メモリセルのゲート電極１８上のシリコン酸化膜
３２の膜厚ＴS18 と、周辺回路を構成するトランジスタ
のゲート電極２１上のシリコン酸化膜３２の膜厚ＴS21
を比べた場合、これらの関係は、 ＴS18 ＜ＴS21 となる。
【００２４】また、こうしたエッチングを通じて、シリ
コン酸化膜３２がマスクとなるためには、エッチングの
際にシリコン酸化膜３２が無くならない程度に形成され
ている必要がある。すなわち、エッチングの前のシリコ
ン酸化膜３２の膜厚をＴS 、コントロールゲートを構成
するＷＳｉ膜１６の膜厚をＴCW、ポリシリコン膜１５の
膜厚をＴCP、シリコン酸化膜３２をマスクとしてＷＳｉ
膜１６、及びポリシリコン膜１５をエッチングする際の
ＷＳｉ膜１６のエッチングレートをＡCW、ポリシリコン
膜１５のエッチングレートをＡCP、シリコン酸化膜３２
のエッチングレートをＡS1、ＯＮＯ絶縁膜１４のエッチ
ング時間をｔ、このときのシリコン酸化膜３２のエッチ
ングレートをＡS2、フローティングゲートとしてのポリ
シリコン膜１３の膜厚をＴFP、このポリシリコン膜１３
のエッチングレートをＡFP、このときのシリコン酸化膜
３２のエッチングレートをＡS3とした場合、これらの関
係は、 ＴS ＞［（ＴCW）／（ＡCW）＋（ＴCP／ＡCP）］×ＡS1
＋ｔ×ＡS2+(TFP／ＡFP）×ＡS3 となる。
コン酸化膜３２がマスクとなるためには、エッチングの
際にシリコン酸化膜３２が無くならない程度に形成され
ている必要がある。すなわち、エッチングの前のシリコ
ン酸化膜３２の膜厚をＴS 、コントロールゲートを構成
するＷＳｉ膜１６の膜厚をＴCW、ポリシリコン膜１５の
膜厚をＴCP、シリコン酸化膜３２をマスクとしてＷＳｉ
膜１６、及びポリシリコン膜１５をエッチングする際の
ＷＳｉ膜１６のエッチングレートをＡCW、ポリシリコン
膜１５のエッチングレートをＡCP、シリコン酸化膜３２
のエッチングレートをＡS1、ＯＮＯ絶縁膜１４のエッチ
ング時間をｔ、このときのシリコン酸化膜３２のエッチ
ングレートをＡS2、フローティングゲートとしてのポリ
シリコン膜１３の膜厚をＴFP、このポリシリコン膜１３
のエッチングレートをＡFP、このときのシリコン酸化膜
３２のエッチングレートをＡS3とした場合、これらの関
係は、 ＴS ＞［（ＴCW）／（ＡCW）＋（ＴCP／ＡCP）］×ＡS1
＋ｔ×ＡS2+(TFP／ＡFP）×ＡS3 となる。
【００２５】尚、ここで用いることのできる各エッチャ
ントとしては、例えばＷＳｉ膜１６については、ＣＬ2
＋Ｏ2 、ポリシリコン膜１５については、ＨＢｒ、ＯＮ
Ｏ絶縁膜１４についてはＣＨＦ3 ＋ＣＦ4 ＋Ｏ2 、ポリ
シリコン膜１３についてはＨＢｒが挙げられる。
ントとしては、例えばＷＳｉ膜１６については、ＣＬ2
＋Ｏ2 、ポリシリコン膜１５については、ＨＢｒ、ＯＮ
Ｏ絶縁膜１４についてはＣＨＦ3 ＋ＣＦ4 ＋Ｏ2 、ポリ
シリコン膜１３についてはＨＢｒが挙げられる。
【００２６】続いて、前記第２のレジスト３６を剥離し
た後、第３のレジスト３７を形成し、図７（ａ）（ｂ）
（ｃ）に示すように、メモリセルのゲート電極１８の相
互間、及びワード線ＷＬの相互間を１つおきに覆うよう
にパターニングする。このレジストパターンをマスクと
して、メモリセルのゲート電極１８相互間に位置するゲ
ート絶縁膜１２、及びワード線ＷＬの相互間に位置する
フィールド酸化膜２３をエッチングし、共通ソース領域
２４を形成する。この時に使用するエッチング条件は、
シリコン窒化膜３１に対して選択比が高い条件を使用
し、ＷＳｉ膜１６上のシリコン窒化膜３１がエッチング
後に残るようにする。
た後、第３のレジスト３７を形成し、図７（ａ）（ｂ）
（ｃ）に示すように、メモリセルのゲート電極１８の相
互間、及びワード線ＷＬの相互間を１つおきに覆うよう
にパターニングする。このレジストパターンをマスクと
して、メモリセルのゲート電極１８相互間に位置するゲ
ート絶縁膜１２、及びワード線ＷＬの相互間に位置する
フィールド酸化膜２３をエッチングし、共通ソース領域
２４を形成する。この時に使用するエッチング条件は、
シリコン窒化膜３１に対して選択比が高い条件を使用
し、ＷＳｉ膜１６上のシリコン窒化膜３１がエッチング
後に残るようにする。
【００２７】すなわち、シリコン窒化膜３１の膜厚ＴN
は、フィールド酸化膜２３の膜厚をＴF 、フィールド酸
化膜２３のエッチングレートをＡ、このエッチング時の
シリコン窒化膜３１のエッチングレートをＢとした場
合、 ＴN ＞（ＴF ／Ａ）×Ｂ となる。尚、エッチャントとしては、例えばＣ4 Ｆ8 ＋
ＣＯ＋Ａｒの混合ガスを用い得る。
は、フィールド酸化膜２３の膜厚をＴF 、フィールド酸
化膜２３のエッチングレートをＡ、このエッチング時の
シリコン窒化膜３１のエッチングレートをＢとした場
合、 ＴN ＞（ＴF ／Ａ）×Ｂ となる。尚、エッチャントとしては、例えばＣ4 Ｆ8 ＋
ＣＯ＋Ａｒの混合ガスを用い得る。
【００２８】このようにして、シリコン窒化膜３１をエ
ッチングストッパーとして、共通ソース領域２４を形成
する。上記条件でエッチングした場合、隣接するゲート
電極１８上のシリコン窒化膜３１、シリコン酸化膜３２
の共通ソース領域２４側、及び隣接するワード線ＷＬ上
のシリコン窒化膜３１、シリコン酸化膜３２の共通ソー
ス領域２４側には、それぞれ凹部３９が形成される。す
なわち、ゲート電極１８上に形成されたシリコン窒化膜
３１の共通ソース領域２４側の膜厚ＴNSと、図示せぬド
レイン側の膜厚ＴNDとを比べた場合、これらの関係は、 ＴNS＜ＴND となっている。
ッチングストッパーとして、共通ソース領域２４を形成
する。上記条件でエッチングした場合、隣接するゲート
電極１８上のシリコン窒化膜３１、シリコン酸化膜３２
の共通ソース領域２４側、及び隣接するワード線ＷＬ上
のシリコン窒化膜３１、シリコン酸化膜３２の共通ソー
ス領域２４側には、それぞれ凹部３９が形成される。す
なわち、ゲート電極１８上に形成されたシリコン窒化膜
３１の共通ソース領域２４側の膜厚ＴNSと、図示せぬド
レイン側の膜厚ＴNDとを比べた場合、これらの関係は、 ＴNS＜ＴND となっている。
【００２９】この後、第３のレジスト３７を剥離し、図
８（ａ）（ｂ）（ｃ）に示すように、第４のレジスト４
０を形成する。すなわち、第４のレジスト４０をメモリ
セルのゲート電極１８の相互間、及びワード線ＷＬの相
互間を１つおきに覆うようにパターニングする。このレ
ジストパターンをマスクとして、メモリセルのゲート電
極１８相互間に位置する半導体基板１１、及びワード線
ＷＬの相互間に位置する半導体基板１１内にＮ型不純
物、例えば砒素をイオン注入し、共通ソース線２５を形
成する。
８（ａ）（ｂ）（ｃ）に示すように、第４のレジスト４
０を形成する。すなわち、第４のレジスト４０をメモリ
セルのゲート電極１８の相互間、及びワード線ＷＬの相
互間を１つおきに覆うようにパターニングする。このレ
ジストパターンをマスクとして、メモリセルのゲート電
極１８相互間に位置する半導体基板１１、及びワード線
ＷＬの相互間に位置する半導体基板１１内にＮ型不純
物、例えば砒素をイオン注入し、共通ソース線２５を形
成する。
【００３０】次に、前記第４のレジスト４０を剥離した
後、図示せぬレジストパターンを用いて各メモリセルの
ドレイン領域、及び周辺回路を構成するトランジスタの
ソース、ドレイン領域に図示せぬＮ型不純物、例えば砒
素をイオン注入する。
後、図示せぬレジストパターンを用いて各メモリセルの
ドレイン領域、及び周辺回路を構成するトランジスタの
ソース、ドレイン領域に図示せぬＮ型不純物、例えば砒
素をイオン注入する。
【００３１】この後、図９（ａ）（ｂ）（ｃ）に示すよ
うに、ゲート電極１８、２１の側面、ワード線ＷＬの側
面、ゲート絶縁膜１２上、及び共通ソース線２５上等に
後酸化膜４２が形成される。続いて、ゲート電極１８、
２１の側面、ワード線ＷＬの側面に、図１０（ａ）
（ｂ）（ｃ）に示すように、サイドウォール（ＳｉＯ
2 ）４３が形成され、この後、図１１（ａ）（ｂ）
（ｃ）に示すように、全面に例えばＢＰＳＧからなる層
間絶縁膜４４が形成される。
うに、ゲート電極１８、２１の側面、ワード線ＷＬの側
面、ゲート絶縁膜１２上、及び共通ソース線２５上等に
後酸化膜４２が形成される。続いて、ゲート電極１８、
２１の側面、ワード線ＷＬの側面に、図１０（ａ）
（ｂ）（ｃ）に示すように、サイドウォール（ＳｉＯ
2 ）４３が形成され、この後、図１１（ａ）（ｂ）
（ｃ）に示すように、全面に例えばＢＰＳＧからなる層
間絶縁膜４４が形成される。
【００３２】上記実施の形態によれば、メモリセルのコ
ントロールゲートＣＧをパターニングするためのリソグ
ラフィーと、周辺回路部を構成するトランジスタのゲー
ト電極２１をパターニングするためのリソグラフィーを
１回で行っている。このため、厳密な寸法制御が必要な
リソグラフィーの回数を削減でき、製造工程を簡略化で
きる。
ントロールゲートＣＧをパターニングするためのリソグ
ラフィーと、周辺回路部を構成するトランジスタのゲー
ト電極２１をパターニングするためのリソグラフィーを
１回で行っている。このため、厳密な寸法制御が必要な
リソグラフィーの回数を削減でき、製造工程を簡略化で
きる。
【００３３】しかも、１回のリソグラフィーにより、コ
ントロールゲートＣＧを構成するＷＳｉ膜１６上にシリ
コン窒化膜３１及びシリコン酸化膜３２を形成し、これ
らシリコン窒化膜３１及びシリコン酸化膜３２をマスク
としてフローティングゲートＦＧをエッチングしてい
る。このため、アスペクト比が高いレジストをマスクと
して用いる場合に比べ、加工する設計ルールの最小寸法
で形成されるメモリセルのゲート電極相互間隔がさらに
狭まった場合においてもフローティングゲートＦＧを容
易に加工することができる。
ントロールゲートＣＧを構成するＷＳｉ膜１６上にシリ
コン窒化膜３１及びシリコン酸化膜３２を形成し、これ
らシリコン窒化膜３１及びシリコン酸化膜３２をマスク
としてフローティングゲートＦＧをエッチングしてい
る。このため、アスペクト比が高いレジストをマスクと
して用いる場合に比べ、加工する設計ルールの最小寸法
で形成されるメモリセルのゲート電極相互間隔がさらに
狭まった場合においてもフローティングゲートＦＧを容
易に加工することができる。
【００３４】さらに、シリコン窒化膜３１はゲート絶縁
膜１２、及びフィールド酸化膜２３をエッチングして共
通ソース領域を形成する際、エッチングストッパーとし
て作用している。したがって、このエッチング時にＷＳ
ｉ膜１６が露出することを防止できる。
膜１２、及びフィールド酸化膜２３をエッチングして共
通ソース領域を形成する際、エッチングストッパーとし
て作用している。したがって、このエッチング時にＷＳ
ｉ膜１６が露出することを防止できる。
【００３５】また、共通ソース領域にイオンを注入する
際、ＷＳｉ膜１６はエッチングストッパーとしてのシリ
コン窒化膜３１によって覆われている。したがって、Ｗ
Ｓｉ膜１６内に高濃度の不純物が導入されないため、後
酸化時工程において、異常酸化が発生することを防止で
きる。
際、ＷＳｉ膜１６はエッチングストッパーとしてのシリ
コン窒化膜３１によって覆われている。したがって、Ｗ
Ｓｉ膜１６内に高濃度の不純物が導入されないため、後
酸化時工程において、異常酸化が発生することを防止で
きる。
【００３６】尚、上記実施の形態において、マスク材料
として、１５００オングストロームのシリコン窒化膜３
１と、３０００オングストロームのシリコン酸化膜３２
を用いたが、これらの膜厚はこれに限定されるものでは
ない。好適な膜厚は、上述した通りそれぞれをマスクと
したエッチングの際に無くならない一方で、エッチング
時のパターン形状において必要以上にアスペクト比が高
くならないような範囲で決定されればよく、例えばシリ
コン窒化膜が５００〜１５００オングストローム、シリ
コン酸化膜が２０００〜３０００オングストロームであ
る。すなわち、シリコン酸化膜３２の膜厚はコントロー
ルゲートとしてのＷＳｉ膜１６、ポリシリコン膜１５、
ＯＮＯ絶縁膜１４、フローティングゲートとしてのポリ
シリコン膜１３をエッチングする際に無くならない膜厚
であればよく、マスクのシリコン酸化膜３２に対して選
択比の高い条件でＷＳｉ膜１６、ポリシリコン膜１５、
ＯＮＯ絶縁膜１４、ポリシリコン膜１３をエッチングす
る場合は、上記膜厚より薄くすることが可能である。
として、１５００オングストロームのシリコン窒化膜３
１と、３０００オングストロームのシリコン酸化膜３２
を用いたが、これらの膜厚はこれに限定されるものでは
ない。好適な膜厚は、上述した通りそれぞれをマスクと
したエッチングの際に無くならない一方で、エッチング
時のパターン形状において必要以上にアスペクト比が高
くならないような範囲で決定されればよく、例えばシリ
コン窒化膜が５００〜１５００オングストローム、シリ
コン酸化膜が２０００〜３０００オングストロームであ
る。すなわち、シリコン酸化膜３２の膜厚はコントロー
ルゲートとしてのＷＳｉ膜１６、ポリシリコン膜１５、
ＯＮＯ絶縁膜１４、フローティングゲートとしてのポリ
シリコン膜１３をエッチングする際に無くならない膜厚
であればよく、マスクのシリコン酸化膜３２に対して選
択比の高い条件でＷＳｉ膜１６、ポリシリコン膜１５、
ＯＮＯ絶縁膜１４、ポリシリコン膜１３をエッチングす
る場合は、上記膜厚より薄くすることが可能である。
【００３７】さらに、シリコン窒化膜３１の膜厚は、共
通ソース領域を形成するエッチングの際に、ＷＳｉ膜１
６が露出しないだけの厚さであればよい。したがって、
シリコン窒化膜３１に対して選択比の高い条件であれ
ば、シリコン窒化膜３１の膜厚を上記膜厚より薄くする
ことが可能である。
通ソース領域を形成するエッチングの際に、ＷＳｉ膜１
６が露出しないだけの厚さであればよい。したがって、
シリコン窒化膜３１に対して選択比の高い条件であれ
ば、シリコン窒化膜３１の膜厚を上記膜厚より薄くする
ことが可能である。
【００３８】また、上記実施の形態において、シリコン
窒化膜３１はコントロールゲートを構成するＷＳｉ膜１
６の上に直接形成している。しかし、シリコン窒化膜３
１中からＷＳｉ膜１６へ水素が拡散することを防止する
ため、図１９に示すように、ＷＳｉ膜１６とシリコン窒
化膜３１の間にシリコン酸化膜５０を形成してもよい。
この目的で設けるシリコン酸化膜５０の膜厚は、例えば
５０ｎｍ以上１００ｎｍ以下が適当である。その他、こ
の発明の要旨を変えない範囲において種々変形実施可能
なことは勿論である。
窒化膜３１はコントロールゲートを構成するＷＳｉ膜１
６の上に直接形成している。しかし、シリコン窒化膜３
１中からＷＳｉ膜１６へ水素が拡散することを防止する
ため、図１９に示すように、ＷＳｉ膜１６とシリコン窒
化膜３１の間にシリコン酸化膜５０を形成してもよい。
この目的で設けるシリコン酸化膜５０の膜厚は、例えば
５０ｎｍ以上１００ｎｍ以下が適当である。その他、こ
の発明の要旨を変えない範囲において種々変形実施可能
なことは勿論である。
【００３９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ゲート電極の加工工程を簡略化するとともに、後酸
化工程において、異常酸化に対するマージンを確保し得
る不揮発性半導体記憶装置の製造方法を提供できる。
ば、ゲート電極の加工工程を簡略化するとともに、後酸
化工程において、異常酸化に対するマージンを確保し得
る不揮発性半導体記憶装置の製造方法を提供できる。
【図１】この発明の実施の形態を示すものであり、ＮＯ
Ｒ型フラッシュメモリを示す平面図。
Ｒ型フラッシュメモリを示す平面図。
【図２】図２はこの発明の製造工程を示すものであり、
図２（ａ）は図１のａ−ａ線に沿った断面図、図２
（ｂ）は周辺回路部を示す断面図、図２（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図２（ａ）は図１のａ−ａ線に沿った断面図、図２
（ｂ）は周辺回路部を示す断面図、図２（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図３】図３は図２に続く製造工程を示すものであり、
図３（ａ）は図１のａ−ａ線に沿った断面図、図３
（ｂ）は周辺回路部を示す断面図、図３（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図３（ａ）は図１のａ−ａ線に沿った断面図、図３
（ｂ）は周辺回路部を示す断面図、図３（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図４】図４は図３に続く製造工程を示すものであり、
図４（ａ）は図１のａ−ａ線に沿った断面図、図４
（ｂ）は周辺回路部を示す断面図、図４（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図４（ａ）は図１のａ−ａ線に沿った断面図、図４
（ｂ）は周辺回路部を示す断面図、図４（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図５】図５は図４に続く製造工程を示すものであり、
図５（ａ）は図１のａ−ａ線に沿った断面図、図５
（ｂ）は周辺回路部を示す断面図、図５（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図５（ａ）は図１のａ−ａ線に沿った断面図、図５
（ｂ）は周辺回路部を示す断面図、図５（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図６】図６は図５に続く製造工程を示すものであり、
図６（ａ）は図１のａ−ａ線に沿った断面図、図６
（ｂ）は周辺回路部を示す断面図、図６（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図６（ａ）は図１のａ−ａ線に沿った断面図、図６
（ｂ）は周辺回路部を示す断面図、図６（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図７】図７は図６に続く製造工程を示すものであり、
図７（ａ）は図１のａ−ａ線に沿った断面図、図７
（ｂ）は周辺回路部を示す断面図、図７（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図７（ａ）は図１のａ−ａ線に沿った断面図、図７
（ｂ）は周辺回路部を示す断面図、図７（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図８】図８は図７に続く製造工程を示すものであり、
図８（ａ）は図１のａ−ａ線に沿った断面図、図８
（ｂ）は周辺回路部を示す断面図、図８（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図８（ａ）は図１のａ−ａ線に沿った断面図、図８
（ｂ）は周辺回路部を示す断面図、図８（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図９】図９は図８に続く製造工程を示すものであり、
図９（ａ）は図１のａ−ａ線に沿った断面図、図９
（ｂ）は周辺回路部を示す断面図、図９（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
図９（ａ）は図１のａ−ａ線に沿った断面図、図９
（ｂ）は周辺回路部を示す断面図、図９（ｃ）は図１の
ｃ−ｃ線に沿った断面図。
【図１０】図１０は図９に続く製造工程を示すものであ
り、図１０（ａ）は図１のａ−ａ線に沿った断面図、図
１０（ｂ）は周辺回路部を示す断面図、図１０（ｃ）は
図１のｃ−ｃ線に沿った断面図。
り、図１０（ａ）は図１のａ−ａ線に沿った断面図、図
１０（ｂ）は周辺回路部を示す断面図、図１０（ｃ）は
図１のｃ−ｃ線に沿った断面図。
【図１１】図１１は図１０に続く製造工程を示すもので
あり、図１１（ａ）は図１のａ−ａ線に沿った断面図、
図１１（ｂ）は周辺回路部を示す断面図、図１１（ｃ）
は図１のｃ−ｃ線に沿った断面図。
あり、図１１（ａ）は図１のａ−ａ線に沿った断面図、
図１１（ｂ）は周辺回路部を示す断面図、図１１（ｃ）
は図１のｃ−ｃ線に沿った断面図。
【図１２】図１２は従来の不揮発性半導体記憶装置の製
造工程を示すものであり、図１２（ａ）はメモリセル部
を示す断面図、図１２（ｂ）は周辺回路部を示す断面
図。
造工程を示すものであり、図１２（ａ）はメモリセル部
を示す断面図、図１２（ｂ）は周辺回路部を示す断面
図。
【図１３】図１３は図１２に続く製造工程を示すもので
あり、図１３（ａ）はメモリセル部を示す断面図、図１
３（ｂ）は周辺回路部を示す断面図。
あり、図１３（ａ）はメモリセル部を示す断面図、図１
３（ｂ）は周辺回路部を示す断面図。
【図１４】図１４は図１３に続く製造工程を示すもので
あり、図１４（ａ）はメモリセル部を示す断面図、図１
４（ｂ）は周辺回路部を示す断面図。
あり、図１４（ａ）はメモリセル部を示す断面図、図１
４（ｂ）は周辺回路部を示す断面図。
【図１５】図１５は図１４に続く製造工程を示すもので
あり、図１５（ａ）はメモリセル部を示す断面図、図１
５（ｂ）は周辺回路部を示す断面図、図１５（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
あり、図１５（ａ）はメモリセル部を示す断面図、図１
５（ｂ）は周辺回路部を示す断面図、図１５（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
【図１６】図１６は図１５に続く製造工程を示すもので
あり、図１６（ａ）はメモリセル部を示す断面図、図１
６（ｂ）は周辺回路部を示す断面図、図１６（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
あり、図１６（ａ）はメモリセル部を示す断面図、図１
６（ｂ）は周辺回路部を示す断面図、図１６（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
【図１７】図１７は図１６に続く製造工程を示すもので
あり、図１７（ａ）はメモリセル部を示す断面図、図１
７（ｂ）は周辺回路部を示す断面図、図１７（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
あり、図１７（ａ）はメモリセル部を示す断面図、図１
７（ｂ）は周辺回路部を示す断面図、図１７（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
【図１８】図１８は図１７に続く製造工程を示すもので
あり、図１８（ａ）はメモリセル部を示す断面図、図１
８（ｂ）は周辺回路部を示す断面図、図１８（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
あり、図１８（ａ）はメモリセル部を示す断面図、図１
８（ｂ）は周辺回路部を示す断面図、図１８（ｃ）はフ
ィールド酸化膜の部分を示す断面図。
【図１９】図１９はこの発明の他の実施例を示すもので
あり、図１９（ａ）は図１のａ−ａ線に沿った断面図、
図１９（ｂ）は周辺回路部を示す断面図、図１９（ｃ）
は図１のｃ−ｃ線に沿った断面図。
あり、図１９（ａ）は図１のａ−ａ線に沿った断面図、
図１９（ｂ）は周辺回路部を示す断面図、図１９（ｃ）
は図１のｃ−ｃ線に沿った断面図。
１１…半導体基板、 １２、１９…ゲート酸化膜、 １３…ポリシリコン膜、 １４…ＯＮＯ絶縁膜、１５…ポリシリコン膜、 １６…タングステンシリサイド（ＷＳｉ）膜、 １８、２１…ゲート電極、 ２３…フィールド酸化膜、 ２５…共通ソース線、 ３１…シリコン窒化膜、 ３２…シリコン酸化膜、 ３３、３６、３７、４０…第１乃至第４のレジスト、 ３９…凹部。
Claims (10)
- 【請求項１】 半導体基板上にゲート絶縁膜と、二層ゲ
ート電極型メモリセルの第１のゲート電極となる第１の
ポリシリコン層と、この第１のポリシリコン層上の絶縁
膜と、二層ゲート電極型メモリセルの第２のゲート電極
及び周辺回路の一部を成すトランジスタのゲート電極と
なる第２のポリシリコン層、及び高融点金属シリサイド
層を順次形成する工程と、 前記高融点金属シリサイド層上にシリコン窒化膜及びシ
リコン酸化膜を順次堆積する工程と、 前記シリコン酸化膜上に前記第２のゲート電極、及び前
記トランジスタのゲート電極を形成する領域を選択的に
覆うレジストパターンを形成する工程と、 前記レジストパターンをマスクとして、前記シリコン酸
化膜、シリコン窒化膜をエッチングする工程と、 前記高融点金属シリサイド層上に残った前記シリコン酸
化膜、シリコン窒化膜をマスクとして、前記高融点金属
シリサイド層、及びポリシリコン層をエッチングし、前
記第２のゲート電極、及びトランジスタのゲート電極を
形成する工程と、 前記第２のゲート電極上に残った前記シリコン酸化膜、
シリコン窒化膜をマスクとして前記絶縁膜及びポリシリ
コン層をエッチングし、前記第１のゲート電極を形成す
る工程と、 前記第２のゲート電極上に残った前記シリコン酸化膜、
シリコン窒化膜をマスクとして前記半導体基板上のゲー
ト絶縁膜をエッチングし、共通ソース領域を形成する工
程と、 前記第２のゲート電極上に残った前記シリコン酸化膜、
シリコン窒化膜をマスクとして前記共通ソース領域に不
純物を導入し、共通ソース線を形成する工程とを具備す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項２】 半導体基板の表面に互いに隣接して配置
され、ソース領域が共用される一対の二層ゲート電極型
メモリセルと、前記半導体基板の表面に設けられ、周辺
回路を構成する一層ゲート電極型トランジスタとを有す
る不揮発性半導体記憶装置の製造方法であって、 半導体基板上にフィールド酸化膜及びゲート絶縁膜を形
成する工程と、 前記ゲート絶縁膜上に、二層ゲート電極型メモリセルの
第１のゲート電極となる第１のポリシリコン層と、この
第１のポリシリコン層上の絶縁膜と、この絶縁膜、前記
ゲート絶縁膜、及び前記フィールド酸化膜上に、二層ゲ
ート電極型メモリセルの第２のゲート電極、周辺回路の
一部を成すトランジスタのゲート電極、及びワード線と
なる第２のポリシリコン層、及び高融点金属シリサイド
層を順次形成する工程と、 前記高融点金属シリサイド層上にシリコン窒化膜及びシ
リコン酸化膜を順次堆積する工程と、 前記シリコン酸化膜上に前記第２のゲート電極、前記ト
ランジスタのゲート電極、及びワード線を形成する領域
を選択的に覆うレジストパターンを形成する工程と、 前記レジストパターンをマスクとして、前記シリコン酸
化膜、シリコン窒化膜をエッチングする工程と、 前記高融点金属シリサイド層上に残った前記シリコン酸
化膜、シリコン窒化膜をマスクとして、前記高融点金属
シリサイド層、及びポリシリコン層をエッチングし、前
記第２のゲート電極、トランジスタのゲート電極、及び
ワード線を形成する工程と、 前記第２のゲート電極上に残った前記シリコン酸化膜、
シリコン窒化膜をマスクとして前記絶縁膜及びポリシリ
コン層をエッチングし、前記第１のゲート電極を形成す
る工程と、 前記第２のゲート電極上に残った前記シリコン酸化膜、
シリコン窒化膜をマスクとして前記半導体基板上のゲー
ト絶縁膜をエッチングし、共通ソース領域を形成する工
程と、 前記第２のゲート電極上に残った前記シリコン酸化膜、
シリコン窒化膜をマスクとして前記共通ソース領域に不
純物を導入し、共通ソース線を形成する工程とを具備す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項３】 前記第２のポリシリコン層、高融点金属
シリサイド層、シリコン窒化膜及びシリコン酸化膜はフ
ィールド酸化膜上にも形成され、第２のゲート電極と同
時にフィールド酸化膜上にワード線を形成することを特
徴とする請求項１記載の不揮発性半導体記憶装置の製造
方法。 - 【請求項４】 前記シリコン窒化膜をエッチングストッ
パーとして、前記フィールド酸化膜を前記メモリセルの
ワード線に自己整合的に除去して前記共通ソース領域を
形成することを特徴とする請求項２又は３記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項５】 前記シリコン窒化膜の膜厚ＴN は、前記
フィールド酸化膜の膜厚をＴF 、フィールド酸化膜のエ
ッチングレートをＡ、このエッチング時のシリコン窒化
膜のエッチングレートをＢとした場合、 ＴN ＞（ＴF ／Ａ）×Ｂ であることを特徴とする請求項４記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項６】 前記シリコン酸化膜の膜厚は５００〜１
５００オングストロームであることを特徴とする請求項
５記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記シリコン酸化膜の膜厚をＴS 、前記
第２のゲート電極を構成する高融点金属シリサイド膜の
膜厚をＴCW、前記第２のポリシリコン膜の膜厚をＴCP、
前記シリコン酸化膜をマスクとして前記高融点金属シリ
サイド膜、及び前記第２のポリシリコン膜をエッチング
する際の前記高融点金属シリサイド膜のエッチングレー
トをＡCW、前記第２のポリシリコン膜のエッチングレー
トをＡCP、前記シリコン酸化膜のエッチングレートをＡ
S1、前記第１のポリシリコン層上の絶縁膜のエッチング
時間をｔ、このときのシリコン酸化膜のエッチングレー
トをＡS2、前記第１のゲート電極を構成する第１のポリ
シリコン膜の膜厚をＴFP、第１のポリシリコン膜のエッ
チングレートをＡFP、このときのシリコン酸化膜のエッ
チングレートをＡS3とした場合、これらの関係は、 ＴS ＞［（ＴCW）／（ＡCW）＋（ＴCP／ＡCP）］×ＡS1
＋ｔ×ＡS2＋（ＴFP／ＡFP）×ＡS3 であることを特徴とする請求項１又は２記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項８】 前記シリコン酸化膜の膜厚は、２０００
〜３０００オングストロームであることを特徴とする請
求項７記載の不揮発性半導体記憶装置の製造方法。 - 【請求項９】 前記二層ゲート電極と前記シリコン窒化
膜の相互間にシリコン酸化膜をさらに形成することを特
徴とする請求項１又は２記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項１０】 前記シリコン酸化膜の膜厚は、５０ｎ
ｍ以上１００ｎｍ以下であることを特徴とする請求項９
記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347425A JPH10189777A (ja) | 1996-12-26 | 1996-12-26 | 不揮発性半導体記憶装置の製造方法 |
| US08/992,509 US5989959A (en) | 1996-12-26 | 1997-12-17 | Method of manufacturing nonvolatile semiconductor memory devices with a reduced number of gate electrode forming steps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347425A JPH10189777A (ja) | 1996-12-26 | 1996-12-26 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189777A true JPH10189777A (ja) | 1998-07-21 |
Family
ID=18390149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8347425A Pending JPH10189777A (ja) | 1996-12-26 | 1996-12-26 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5989959A (ja) |
| JP (1) | JPH10189777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607322B1 (ko) * | 1999-06-30 | 2006-07-28 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀의 제조 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022114A (ja) * | 1998-07-02 | 2000-01-21 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
| JP3246447B2 (ja) * | 1998-07-21 | 2002-01-15 | 日本電気株式会社 | 不揮発性半導体メモリ装置の製造方法 |
| JP3147108B2 (ja) * | 1999-01-20 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6197635B1 (en) * | 1999-10-13 | 2001-03-06 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with reduced masking and without ARC loss in peripheral circuitry region |
| US6294449B1 (en) * | 1999-11-23 | 2001-09-25 | International Business Machines Corporation | Self-aligned contact for closely spaced transistors |
| US6363014B1 (en) | 2000-10-23 | 2002-03-26 | Advanced Micro Devices, Inc. | Low column leakage NOR flash array-single cell implementation |
| US6449188B1 (en) | 2001-06-19 | 2002-09-10 | Advanced Micro Devices, Inc. | Low column leakage nor flash array-double cell implementation |
| US6699777B2 (en) * | 2001-10-04 | 2004-03-02 | Micron Technology, Inc. | Etch stop layer in poly-metal structures |
| JP4351819B2 (ja) * | 2001-12-19 | 2009-10-28 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| US7508075B2 (en) * | 2003-08-01 | 2009-03-24 | Micron Technology, Inc. | Self-aligned poly-metal structures |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528564A2 (en) * | 1991-08-20 | 1993-02-24 | National Semiconductor Corporation | Self-aligned stacked gate EPROM cell using tantalum oxide control gate dielectric |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| US5756385A (en) * | 1994-03-30 | 1998-05-26 | Sandisk Corporation | Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| TW318961B (ja) * | 1994-05-04 | 1997-11-01 | Nippon Precision Circuits | |
| US5439838A (en) * | 1994-09-14 | 1995-08-08 | United Microelectronics Corporation | Method of thinning for EEPROM tunneling oxide device |
-
1996
- 1996-12-26 JP JP8347425A patent/JPH10189777A/ja active Pending
-
1997
- 1997-12-17 US US08/992,509 patent/US5989959A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607322B1 (ko) * | 1999-06-30 | 2006-07-28 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5989959A (en) | 1999-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6579757B2 (en) | Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized | |
| JP2509706B2 (ja) | マスクｒｏｍの製造方法 | |
| JPH09153545A (ja) | 半導体装置及びその製造方法 | |
| JPH0485876A (ja) | 半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法 | |
| US6770555B2 (en) | Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth | |
| JPH10189777A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US20050255641A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20060128157A1 (en) | Semiconductor structure with partially etched gate and method of fabricating the same | |
| US6110779A (en) | Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride | |
| US6440791B1 (en) | Self aligned bit-line contact opening and node contact opening fabrication process | |
| JPH10233392A (ja) | 半導体装置の製造方法 | |
| US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
| US20040014323A1 (en) | Method of fabricating semiconductor device | |
| KR20010017246A (ko) | 반도체 소자의 제조 방법 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| KR20050068901A (ko) | 비 휘발성 메모리 소자의 제조방법 | |
| JP2001326287A (ja) | 半導体装置の製造方法 | |
| JPH0548046A (ja) | 半導体装置の製造方法 | |
| KR100525078B1 (ko) | 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의제조 방법 | |
| KR20020095689A (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| JPH11135628A (ja) | 半導体装置の製造方法 | |
| JPH05343669A (ja) | 半導体装置およびその製造方法 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| JP2615701B2 (ja) | 不揮発性メモリ装置の製造方法 | |
| KR100246784B1 (ko) | 플래쉬 메모리 셀의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031226 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |