KR20010017246A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 폴리사이드 (Polycide) 게이트(gate) 제조 방법에 관한 것으로, 기판에 게이트 절연막, 실리콘층 및 절연막을 차례로 형성하는 단계와, 게이트 전극을 형성할 부위의 절연막을 선택적으로 제거하는 단계와, 상기 제거된 절연막의 측면에 제 1 측벽을 형성하는 단계와, 상기 노출된 실리콘의 표면에서 실리사이드를 형성하는 단계와, 상기 실리사이드 및 제 1 측벽위에 캡 절연막을 형성하는 단계와, 상기 절연막을 제거하는 단계와, 상기 캡 절연막을 마스크로 이용하고 상기 노출된 실리콘층을 제거하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조 방법이다.

Description

반도체 소자의 제조 방법 {Method for forming a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 폴리사이드 (Polycide) 게이트(gate) 제조 방법에 관한 것이다.
최근, 0.18μm급 이하의 반도체 소자의 게이트 형성 방법은 크게 폴리실리콘위에 텅스턴(Tungsten) 등의 금속 게이트를 형성하거나, 폴리사이드를 형성하기 위해 실리사이드(Silicide)를 폴리실리콘위에 적층하는 방법을 사용하고 있다.
특히 메모리 셀의 경우 금속 게이트가 주종을 이루고 있으며 논리(Logic) 소자의 경우에는 Dual Gate를 사용하며, 살리사이드(Salicide) 공정을 사용하는 것이 일반화되고 있는 추세이다.
향후 각광을 받을 제품으로 메모리와 로직 기술을 접목시킨 임베디드 메모리(Embedded Memory)의 경우 이러한 두가지 게이트 구조에 모두 호환성을 갖는 게이트 구조가 세롭게 요구되고 있으나, 두 기술을 그대로 채용하기는 어려운 실정이다.
또한, 0.18μm급 이하의 살리사이드 기술은 코발트(Cobalt) 살리사이드 기술이 주종을 이루고 있는데, 코발트 살리사이드 물질 자체를 식각하는 것이 불가능하기 때문에 기존의 기술로 게이트를 형성하는 방법으로는 임베디드 메모리의 게이트를 얻을 수 없다.
따라서, 게이트 전극을 형성할 부분에만 코발트 살리사이드를 형성하는 방법을 이용하고 있다.
이와 같은 종래의 폴리사이드 게이트를 형성하는 방법을 첨부된 도면을 참조하여 살명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 폴리사이드 게이트 전극을 형성하는 공정 단면도이다.
도 1a와 같이, 실리콘기판(1)에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한다.
도 1b와 같이, 상기 필드산화막(2)이 형성된 기판 전면에 게이트 절연막(gate oxide)(8), 폴리실리콘(3) 및 절연막(4)을 차례로 형성한다. 이 때, 절연막(4)으로는 질화막을 이용한다.
도 1c와 같이 상기 절연막(4)위에 감광막(6)을 증착하고 노광 및 현상하여 일차로 게이트 전극 패턴 영역을 정의한 다음, 게이트 전극 패턴 영역의 상기 절연막(4)을 선택적으로 제거한다.
도 1d와 같이, 전면에 코발트(Co)를 증착하여 상기 게이트 전극 패턴 영역의 노출된 폴리실리콘(3)의 표면에서 상기 코발트와 폴리실리콘(3)이 반응되도록하여 폴리사이드(10)를 형성한다. 즉, 코발트와 폴리실리콘(3)의 계면에서는 폴리사이드가 형성되지만, 상기 절연막(4)위에서는 폴리사이드가 형성되지 않는다. 따라서, 미 반응한 코발트를 제거한다.
이 때,폴리사이드(10)는 상기 폴리실리콘(3)을 따라서 형성되기 때문에 실제보다 크게 정의(define) 되고 차후의 공정인 폴리실리콘(3) 제거시 패턴 불량이 발생하게 된다.
도 1e와 같이, 전면에 캡 절연막(11)을 두껍게 증착한다.
도 1f와 같이, 상기 캡 절연막(11)을 화학 기계적 연마(CMP; chemical mechanical polishing)방법으로 상기 제 1 절연막(4)의 표면에 노출되도록 제거 한다.
도 1g와 같이, 게이트 전극 패턴 영역에는 상기 캡 절연막(11)이 남아있도록 상기 절연막(4)을 제거한다. 이 때, 상기 절연막4)을 질화막으로 하였을 경우에는 인산을 이용하여 제거한다.
도 1h와 같이, 상기 남아있는 캡 절연막(11)과 폴리사이드(10)를 마스크로 이용하여 상기 폴리실리콘(3)을 선택적으로 제거하여 게이트 전극을 형성한다.
이와 같은 종래의 폴리사이드 게이트 전극 형성방법에는 다음과 같은 문제점이 있었다.
즉, 폴리실리콘위에 질화막을 증착하고 게이트 전극을 형성할 부위만을 노출시킨 뒤, 그 부분에만 코발트 실리사이드를 형성하였다. 하지만, 코발트 실리사이드 형성시 코발트 실리사이드가 게이트 전극의 면적보다 넓게 형성되므로 게이트 전극의 길이의 임계치수 균일도가 악화된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 게이트 길이의 임계치수 균일도를 안정화시킬 수 있는 폴리사이드 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 소자의 공정 단면도
도 2a 내지 도 2j는 본 발명 제 1 실시예의 반도체 소자의 공정 단면도
도 3a 내지 도 3j는 본 발명 제 2 실시예의 반도체 소자의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 폴리실리콘 4 : 절연막
6 : 감광막 8 : 게이트 절연막
10 : 폴리사이드 11 : 캡 절연막
12, 13 : 절연막 측벽 14 : 폴리실리콘 측벽
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 게이트 절연막, 실리콘층 및 절연막을 차례로 형성하는 단계와, 게이트 전극을 형성할 부위의 절연막을 선택적으로 제거하는 단계와, 상기 제거된 절연막의 측면에 제 1 측벽을 형성하는 단계와, 상기 노출된 실리콘의 표면에서 실리사이드를 형성하는 단계와, 상기 실리사이드 및 제 1 측벽위에 캡 절연막을 형성하는 단계와, 상기 절연막을 제거하는 단계와, 상기 캡 절연막을 마스크로 이용하고 상기 노출된 실리콘층을 제거하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 게이트 절연막, 실리콘층 및 절연막을 차례로 형성하는 단계와, 게이트 전극을 형성할 부위의 절연막을 선택적으로 제거하는 단계와, 상기 제거된 절연막의 측면에 제 1 측벽을 형성하는 단계와, 상기 노출된 실리콘의 표면에서 실리사이드를 형성하는 단계와, 상기 실리사이드 및 제 1 측벽위에 캡 절연막을 형성하는 단계와, 상기 절연막을 제거하는 단계와, 상기 캡 절연막을 마스크로 이용하고 상기 노출된 실리콘층을 제거하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 반도체 소자 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명 제 1 실시예의 반도체 소자의 공정 단면도이고, 도 3a 내지 도 3j는 본 발명 제 2 실시예의 반도체 소자의 공정 단면도이다.
본 발명 제 1 실시예의 반도체 소자 제조 방법은 다음과 같다.
도 2a와 같이, 실리콘기판(1)에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한다.
도 2b와 같이, 상기 필드산화막(2)이 형성된 기판 전면에 게이트 절연막(8), 폴리실리콘(3) 및 절연막(4)을 차례로 형성한다. 이 때, 절연막(4)으로는 질화막을 이용한다.
도 2c와 같이 상기 절연막(4)위에 감광막(6)을 증착하고 노광 및 현상하여 일차로 게이트 전극 패턴 영역을 정의한 다음, 게이트 전극 패턴 영역의 상기 절연막(4)을 선택적으로 제거한다.
도 2d와 같이, 상기 게이트 전극 패턴 영역이 제거된 절연막(4)의 측면에 절연막 측벽(12)을 형성한다. 이 때 절연막 측벽(12)은 산화막으로 형성한다,
도 2e와 같이, 전면에 코발트(Co)를 증착하여 상기 게이트 전극 패턴 영역의 노출된 폴리실리콘(3)의 표면에서 상기 코발트와 실리콘이 반응되도록하여 폴리사이드(10)를 형성한다. 즉, 코발트와 폴리실리콘(3)의 계면에서는 폴리사이드가 형성되지만, 상기 절연막(4) 및 절연막 측벽(12)위에서는 폴리사이드가 형성되지 않는다. 그리고, 미 반응한 코발트를 제거한다.
도 2f와 같이, 전면에 캡 절연막(11)을 두껍게 증착한다.
도 2g와 같이, 상기 캡 절연막(11)을 화학 기계적 연마(CMP; chemical mechanical polishing)방법으로 상기 절연막(4)의 표면에 노출되도록 제거 한다.
도 2h와 같이, 게이트 전극 패턴 영역에는 상기 캡 절연막(11) 및 절연막 측벽(12)이 남아있도록 상기 절연막(4)을 제거한다. 이 때, 상기 절연막(4)을 질화막으로 하였을 경우에는 인산을 이용하여 제거한다.
도 2i와 같이, 상기 남아있는 캡 절연막(11) 및 절연막 측벽(12)과 폴리사이드(10)를 마스크로 이용하여 상기 폴리실리콘(3)을 선택적으로 제거하여 게이트 전극을 형성한다.
도 2j와 같이, 상기 게이트 전극 측면에 제 2 절연막 측벽(13)을 형성한다.
한편, 본 발명 제 2 실시예의 반도체 소자 제조 방법은 다음과 같다.
도 3a와 같이, 실리콘기판(1)에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한다.
도 3b와 같이, 상기 필드산화막(2)이 형성된 기판 전면에 게이트 절연막(8), 폴리실리콘(3) 및 절연막(4)을 차례로 형성한다. 이 때, 절연막(4)으로는 질화막을 이용한다.
도 3c와 같이 상기 절연막(4)위에 감광막(6)을 증착하고 노광 및 현상하여 일차로 게이트 전극 패턴 영역을 정의한 다음, 게이트 전극 패턴 영역의 상기 절연막(4)을 선택적으로 제거한다.
도 3d와 같이, 상기 게이트 전극 패턴 영역이 제거된 절연막(4)의 측면에 폴리실리콘 측벽(14)을 형성한다.
도 3e와 같이, 전면에 코발트(Co)를 증착하여 상기 게이트 전극 패턴 영역의 노출된 폴리실리콘(3) 및 폴리실리콘 측벽(14)의 표면에서 상기 코발트와 실리콘이 반응되도록하여 폴리사이드(10)를 형성한다. 즉, 코발트와 폴리실리콘(3) 및 폴리실리콘 측벽(14)의 계면에서는 폴리사이드가 형성되지만, 상기 절연막(4)위에서는 폴리사이드가 형성되지 않는다. 그리고, 미 반응한 코발트를 제거한다.
도 3f와 같이, 전면에 캡 절연막(11)을 두껍게 증착한다.
도 3g와 같이, 상기 캡 절연막(11)을 화학 기계적 연마(CMP; chemical mechanical polishing)방법으로 상기 절연막(4)의 표면에 노출되도록 제거 한다.
도 3h와 같이, 게이트 전극 패턴 영역에는 상기 캡 절연막(11) 및 폴리실리콘 측벽(14)이 남아있도록 상기 절연막(4)을 제거한다. 이 때, 상기 절연막(4)을 질화막으로 하였을 경우에는 인산을 이용하여 제거한다.
도 3i와 같이, 상기 남아있는 캡 절연막(11) 및 폴리사이드(10)를 마스크로 이용하여 상기 폴리실리콘(3)을 선택적으로 제거하여 게이트 전극을 형성한다.
도 3j와 같이, 상기 게이트 전극 측면에 제 2 절연막 측벽(13)을 형성한다.
이상에서 설명한 바와 같은 본 발명의 반도체 소자 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 폴리실리콘위에 절연막을 증착하고 게이트 전극을 형성할 부위만 노출되도록 절연막을 제거한 뒤, 상기 절연막 측면에 절연막 또는 폴리 실리콘으로 측벽을 형성한 다음, 노출된 폴리실리콘 또는 노출된 폴리실리콘과 폴리실리콘 측벽의 표면에 코발트 실리사이드를 형성하였다.
따라서, 코발트 실리사이드 형성시 코발트 실리사이드가 게이트 전극의 면적보다 넓게 형성됨을 방지하므로 전극의 길이의 임계치수 균일도를 향상시킨다.
둘째, 상기 절연막 측면에 폴리 실리콘 측벽을 형성하고, 노출된 폴리실리콘과 폴리실리콘 측벽의 표면에 코발트 실리사이드를 형성하므로 게이트 전극의 면 저항을 감소시킨다.

Claims (6)

  1. 기판에 게이트 절연막, 실리콘층 및 절연막을 차례로 형성하는 단계와,
    게이트 전극을 형성할 부위의 절연막을 선택적으로 제거하는 단계와,
    상기 제거된 절연막의 측면에 제 1 측벽을 형성하는 단계와,
    상기 노출된 실리콘의 표면에서 실리사이드를 형성하는 단계와,
    상기 실리사이드 및 제 1 측벽위에 캡 절연막을 형성하는 단계와,
    상기 절연막을 제거하는 단계와,
    상기 캡 절연막을 마스크로 이용하고 상기 노출된 실리콘층을 제거하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    제 1 측벽은 절연막으로 형성함을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 측벽은 실리콘으로 형성함을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 노출된 실리콘층과 제 1 측벽의 표면에 실리사이드를 형성함을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 캡 절연막 형성 방법은 전면에 캡 절연막을 두껍게 증착하는 단계와,
    상기 캡 절연막을 화학 기계적 연마법법으로 상기 절연막의 표면에 노출되도록 제거하는 단계를 구비하여 이루어짐을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 실리사이드는 코발트 실리사이드를 형성함을 특징으로 하는 반도체 소자 제조 방법.
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