KR100388464B1 - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
본 발명은 셀지역과, NMOS영역과 PMOS영역으로 이루어진 주변회로지역으로 구분된 반도체기판상에 게이트를 형성하는 단계와 기판 전면에 블랭킷으로 N형 이온주입을 실시하는 단계, 기판상에 1차 스페이서 형성물질을 상기 주변회로지역의 게이트 스페이서 형성에 필요한 두께 만큼 증착하는 단계, 상기 셀지역과 주변회로지역의 NMOS영역 위에만 선택적으로 제1마스크를 형성하는 단계, 노출된 주변회로지역의 PMOS영역의 게이트 측면에 스페이서를 형성하고, P+ 이온주입을 실시하는 단계, 상기 제1마스크를 제거하는 단계, 상기 셀지역과 주변회로지역의 PMOS영역 위에만 선택적으로 제2마스크를 형성하는 단계, 노출된 주변회로지역의 NMOS영역의 게이트 측면에 스페이서를 형성하고, N+ 이온주입을 실시하는 단계, 상기 제2마스크를 제거하는 단계, 블랭킷으로 상기 1차 스페이서층을 제거하는 단계, 기판 전면에 2차 스페이서 형성용 물질을 셀지역의 게이트 스페이서 형성에 필요한 두께 만큼 증착하는 단계 및 기판상에 일정 두께가 남도록 블랭킷으로 상기 2차 스페이서층을 부분적으로 에치백하여 셀지역의 게이트 측면에 스페이서를 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치의 제조방법을 제공한다.
Description
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 게이트 스페이서 형성 및 이온주입 공정을 위해 셀지역과 주변회로의 NMOS지역 및 PMOS지역별로 3회의 마스크 공정이 사용되는 기존의 공정을 2회의 마스크 공정으로 가능하게 하는 반도체 메모리장치의 제조방법에 관한 것이다.
종래의 반도체 메모리장치 제조방법을 도1a 내지 도1g를 참조하여 설명하면 다음과 같다.
먼저, 도1a에 나타낸 바와 같이 셀지역과 주변회로지역으로 구분된 반도체기판(1)상에 게이트산화막(도시하지 않음)을 개재하여 폴리실리콘(3)과 텅스텐(4) 및 질화막(5)을 차례로 증착한 후, 소정의 게이트 패턴으로 패터닝하여 폴리실리콘과 텅스텐으로 이루어진 게이트를 형성한다. 상기 질화막(5)은 게이트위에 하드마스크로 존재하게 된다. 참조부호 2는 소자분리영역을 나타낸다.
이어서 도1b에 나타낸 바와 같이 선택 산화(selective oxidation)를 실시하여 게이트를 구성하는 폴리실리콘(3)의 노출된 표면 및 노출된 기판 표면에 선택적 산화막(6)을 형성한다. 이어서 기판 전면에 실링 질화막(7)과 게이트 스페이서 형성을 위한 스페이서 질화막(8) 및 스페이서 산화막(9)을 차례로 증착한다.
다음에 도1c에 나타낸 바와 같이 기판 전면에 감광막을 도포하고 리소그래피공정에 의해 패터닝하여 셀지역과 주변회로의 NMOS영역은 덮고 주변회로의 PMOS영역은 노출시키는 제1마스크(10)를 형성한다. 이어서 노출된 주변회로의 PMOS영역의 스페이서 산화막(9)과 스페이서 질화막(8), 실링 질화막(7) 및 선택 산화막(6)에 대하여 스페이서 식각을 실시하여 기판 소정부분을 노출시킨 다음 이 부분에 선택적으로 P+ 이온주입(11)을 실시한다.
이어서 도1d에 나타낸 바와 같이 상기 제1마스크를 제거한 후, 다시 감광막을 도포하고 사진공정을 통해 패터닝하여 셀지역과 주변회로의 PMOS영역은 덮고 주변회로의 NMOS영역만 노출시키는 제2마스크(12)를 형성한다. 이어서 노출된 주변회로의 NMOS영역의 스페이서 산화막(9)과 스페이서 질화막(8), 실링 질화막(7) 및 선택 산화막(6)에 대하여 스페이서 식각을 실시하여 기판 소정부분을 노출시킨 다음 이 부분에 선택적으로 N+ 이온주입(13)을 실시한다.
이어서 도1e에 나타낸 바와 같이 상기 제2마스크를 제거한 후, 다시 감광막을 도포하고 사진공정을 통해 패터닝하여 주변회로는 덮고 셀지역만 노출시키는 제3마스크(14)를 형성한다. 이어서 노출된 셀지역의 스페이서 산화막을 습식식각에 의해 제거한 후, 스페이서 질화막(8)과 실링 질화막(7) 및 선택 산화막(6)에 대하여 스페이서 식각을 실시하여 질화막 스페이서를 형성한다.
다음에 도1f에 나타낸 바와 같이 상기 제3마스크를 제거한 후, 후속 식각공정시 정지막으로 사용할 질화막(15)을 기판 전면에 증착한다.
이어서 도1g에 나타낸 바와 같이 기판 전면에 층간절연막(16)을 증착하고 CMP에 의해 평탄화한 후, 셀지역에 콘택홀을 형성하기 위한 마스크(17)를 형성한다.
상술한 종래기술에서는 주변회로의 PMOS지역과 NMOS지역 및 셀지역을 각각 오픈시키기 위하여 3회의 마스크공정이 사용된다. 이때, 주변회로의 PMOS지역과 NMOS지역의 이온주입용 마스크는 게이트 스페이서 형성과 각기 서로 다른 물질의 이온주입을 위해 사용하는 마스크인 반면에, 셀지역을 오픈시키기 위한 마스크는 이미 블랭킷으로 이온주입공정이 진행되었기 때문에 셀지역의 스페이서만을 형성하기 위한 목적으로 사용된다. 이때, 주변회로지역의 스페이서는 LDD MOSFET소자의 형성이 완료된 후에는 특별한 역할없이 존재하는 구조물이며, 셀지역의 스페이서의 경우는 SAC(self align contact)구조 형성 및 셀지역의 게이트간 절연물 완전 충진을 위해 반드시 지속되어야 하는 구조물이다.
종래의 게이트 스페이서 형성방법은 최초 스페이서 물질 증착단계에서 셀지역의 스페이서 구조물에 반드시 필요한 두께만큼의 질화막을 증착하고 후속공정을 진행하는 관계로 도1e에 나타낸 바와 같이 셀지역을 오픈시키기 위한 마스크(14)가 반드시 필요하게 된다.
대량 생산체제의 반도체 메모리의 경우, 제조단가에서 마스크 공정수가 차지하는 비중이 높아 마스크 공정수를 줄이는 것이 제조단가를 낮추는데 기여하는 바가 크다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 게이트 스페이서 형성 및이온주입 공정을 위해 셀지역과 주변회로의 NMOS지역 및 PMOS지역별로 3회의 마스크 공정이 사용되는 기존의 공정을 2회의 마스크 공정으로 가능하게 하는 반도체 메모리장치의 제조방법을 제공하는데 목적이 있다.
도1a 내지 도1g는 종래기술에 의한 반도체 메모리장치의 제조방법을 나타낸 공정순서도.
도2a 내지 도2h는 본 발명에 의한 반도체 메모리장치의 제조방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리영역
3 : 폴리실리콘 4 : 텅스텐
5 : 질화막 하드마스크 6 : 선택적 증착 산화막
7 : 실링 질화막 9 : 1차 스페이서 산화막
10 : 제1마스크 11 : P+ 이온주입
12 : 제2마스크 13 : N+ 이온주입
16 : 층간절연막 17 : 콘택형성용 마스크
20 : 2차 스페이서 질화막
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 셀지역과, NMOS영역과 PMOS영역으로 이루어진 주변회로지역으로 구분된 반도체기판상에 게이트를 형성하는 단계와; 기판 전면에 블랭킷으로 N형 이온주입을 실시하는 단계; 기판상에 1차 스페이서 형성물질을 상기 주변회로지역의 게이트 스페이서 형성에 필요한 두께 만큼 증착하는 단계; 상기 셀지역과 주변회로지역의 NMOS영역 위에만 선택적으로 제1마스크를 형성하는 단계; 노출된 주변회로지역의 PMOS영역의 게이트 측면에 스페이서를 형성하고, P+ 이온주입을 실시하는 단계; 상기 제1마스크를 제거하는 단계; 상기 셀지역과 주변회로지역의 PMOS영역 위에만 선택적으로 제2마스크를 형성하는 단계; 노출된 주변회로지역의 NMOS영역의 게이트 측면에 스페이서를 형성하고, N+ 이온주입을 실시하는 단계; 상기 제2마스크를 제거하는 단계; 블랭킷으로 상기 1차 스페이서층을 제거하는 단계; 기판 전면에 2차 스페이서 형성용 물질을 셀지역의 게이트 스페이서 형성에 필요한 두께 만큼 증착하는 단계; 및 기판상에 일정 두께가 남도록 블랭킷으로 상기 2차 스페이서층을 부분적으로 에치백하여 셀지역의 게이트 측면에 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
일반적으로 주변회로지역의 게이트 스페이서의 역할은 주변회로지역의 트랜지스터를 LDD MOSFET구조로 형성하기 위한 전기적 성질에 관계된 것으로, LDD형성이 끝나면 제거가 가능한 구조물이다. 반면에 셀지역의 게이트 스페이서의 역할은 SAC구조의 소자 제조공정시 게이트와의 단락을 방지하기 위한 절연막의 역할 및 스페이서 구조를 이룸으로써 층간절연막의 완전 충진을 위해 반드시 존재해야 하는 구조물이다.
따라서 본 발명은 1차 스페이서 산화막을 주변회로지역의 게이트 스페이서가 필요로 하는 두께 만큼 증착하여 주변회로지역의 트랜지스터 LDD구조를 형성한 후에 블랭킷으로 산화막을 습식식각하여 주변회로지역의 게이트 스페이서를 제거한 다음, 셀지역의 게이트 스페이서 형성을 위한 2차 스페이서 질화막을 셀지역의 스페이서 형성에 필요한 두께로 증착하고 마스크없이 셀지역과 주변회로지역에 동일한 구조의 스페이서를 형성함으로써 마스크 공정수를 줄일 수 있다.
본 발명에 의한 반도체 메모리장치 제조방법을 도2a 내지 도2h를 참조하여 설명하면 다음과 같다.
먼저, 도2a에 나타낸 바와 같이 셀지역과 주변회로지역으로 구분된 반도체기판(1)상에 게이트산화막(도시하지 않음)을 개재하여 폴리실리콘(3)과 텅스텐(4) 및질화막(5)을 차례로 증착한 후, 소정의 게이트 패턴으로 패터닝하여 폴리실리콘과 텅스텐으로 이루어진 게이트를 형성한다. 상기 질화막(5)은 게이트위에 하드마스크로 존재하게 된다. 참조부호 2는 소자분리영역을 나타낸다. 상기 게이트는 실리사이드 계열의 물질로 형성하는 것도 가능하다.
이어서 도2b에 나타낸 바와 같이 선택 산화(selective oxidation)를 실시하여 게이트를 구성하는 폴리실리콘(3)의 노출된 표면 및 노출된 기판 표면에 선택적 산화막(6)을 형성한다. 이어서 기판 전면에 실링 질화막(7)을 증착한 후, 블랭킷(blanket)으로 예컨대 인(phosphorus)을 이온주입한다. 그런 다음, 실링 질화막(7)위에 1차 스페이서 형성물질로 산화막(9)을 증착한다. 이때, 스페이서산화막(9)은 주변회로의 스페이서 형성에 필요한 두께만큼 증착한다. 상기 1차 스페이서 산화막(9)을 다단계 공정에 의해 증착하고, 그 중간에 상기 인의 이온주입을 실시하는 것도 가능하다.
다음에 도2c에 나타낸 바와 같이 기판 전면에 감광막을 도포하고 리소그래피 공정에 의해 패터닝하여 셀지역과 주변회로의 NMOS영역은 덮고 주변회로의 PMOS영역은 노출시키는 제1마스크(10)를 형성한다. 이어서 노출된 주변회로의 PMOS영역의 스페이서 산화막(9)과 실링 질화막(7) 및 선택 산화막(6)에 대하여 스페이서 식각을 실시하여 기판 소정부분을 노출시킨 다음 이 부분에 선택적으로 P+ 이온주입(11)을 실시한다.
이어서 도2d에 나타낸 바와 같이 상기 제1마스크를 제거한 후, 다시 감광막을 도포하고 사진공정을 통해 패터닝하여 셀지역과 주변회로의 PMOS영역은 덮고 주변회로의 NMOS영역만 노출시키는 제2마스크(12)를 형성한다. 이어서 노출된 주변회로의 NMOS영역의 스페이서 산화막(9)과 실링 질화막(7) 및 선택 산화막(6)에 대하여 스페이서 식각을 실시하여 기판 소정부분을 노출시킨 다음 이 부분에 선택적으로 N+ 이온주입(13)을 실시한다.
이어서 도2e에 나타낸 바와 같이 상기 제2마스크를 제거한 후, 블랭킷으로 상기 1차 스페이서산화막을 제거한다.
다음에 도2f에 나타낸 바와 같이 기판 전면에 2차 스페이서 형성용 물질로 질화막(20)을 증착한다. 이때, 질화막(20)은 셀지역의 스페이서 형성에 필요한 두께만큼 형성한다. 상기 질화막(20)을 증착하기 전에 실리콘기판에 가해지는 질화막의 스트레스를 완화하기 위한 목적으로 버퍼용 상화막 계열의 물질을 증착할 수도 있다.
이어서 도2g에 나타낸 바와 같이 블랭킷으로 상기 질화막(20)을 부분적으로 에치백하여 셀지역에 필요한 스페이서를 형성한다. 이때, 주변회로지역의 실리콘기판을 후속 BPSG등의 층간절연물질로부터 보호하기 위해 주변회로지역에도 스페이서 질화막을 남겨야 한다.
이어서 도2h에 나타낸 바와 같이 기판 전면에 층간절연막(16)으로서 예컨대 BPSG등의 산화막 계열의 물질을 증착하고 CMP에 의해 평탄화한 후, 셀지역에 콘택홀을 형성하기 위한 마스크(17)를 형성한다. 이후의 공정은 일반적인 반도체 메모리 제조공정에 따라 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 게이트 스페이서 형성 및 이온주입 공정을 위해 셀지역과 주변회로의 NMOS지역 및 PMOS지역별로 3회의 마스크 공정이 사용되는 기존의 공정을 2회의 마스크 공정으로 줄일 수 있으므로 반도체 메모리장치의 제조단가를 낮출 수 있다.
Claims (7)
- 셀지역과, NMOS영역과 PMOS영역으로 이루어진 주변회로지역으로 구분된 반도체기판상에 게이트를 형성하는 단계와;기판 전면에 블랭킷으로 N형 이온주입을 실시하는 단계;기판상에 1차 스페이서 형성물질을 상기 주변회로지역의 게이트 스페이서 형성에 필요한 두께 만큼 증착하는 단계;상기 셀지역과 주변회로지역의 NMOS영역 위에만 선택적으로 제1마스크를 형성하는 단계;노출된 주변회로지역의 PMOS영역의 게이트 측면에 상기 1차 스페이서 형성물질을 식각하여 스페이서를 형성하고, P+ 이온주입을 실시하는 단계;상기 제1마스크를 제거하는 단계;상기 셀지역과 주변회로지역의 PMOS영역 위에만 선택적으로 제2마스크를 형성하는 단계;노출된 주변회로지역의 NMOS영역의 게이트 측면에 상기 1차 스페이서 형성물질을 식각하여 스페이서를 형성하고, N+ 이온주입을 실시하는 단계;상기 제2마스크를 제거하는 단계;블랭킷으로 상기 1차 스페이서층을 제거하는 단계;기판 전면에 2차 스페이서 형성용 물질을 셀지역의 게이트 스페이서 형성에 필요한 두께 만큼 증착하는 단계; 및기판상에 일정 두께가 남도록 블랭킷으로 상기 2차 스페이서층을 부분적으로 에치백하여 셀지역의 게이트 측면에 스페이서를 형성하는 단계;를 포함하여 이루어지는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 게이트는 폴리실리콘 계열, 실리사이드 계열 또는 금속 계열의 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 1차 스페이서 형성물질로 산화막을 이용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 2차 스페이서 형성용 물질로 질화막을 증착하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 2차 스페이서 형성물질을 부분적으로 에치백하여 셀지역의 게이트 스페이서를 형성하는 단계에서 주변회로지역에도 2차 스페이서 형성물질을 남도록 에치백을 진행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 1차 스페이서 형성물질을 다단계로 증착하면서 그 중간에 상기 N형 이온주입을 실시하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서,상기 2차 스페이서 형성물질을 증착하는 단계전에 버퍼용으로 산화막 계열의 물질을 증착하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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Citations (5)
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2001
- 2001-06-30 KR KR10-2001-0038686A patent/KR100388464B1/ko not_active IP Right Cessation
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