JPH07169849A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07169849A JPH07169849A JP5315653A JP31565393A JPH07169849A JP H07169849 A JPH07169849 A JP H07169849A JP 5315653 A JP5315653 A JP 5315653A JP 31565393 A JP31565393 A JP 31565393A JP H07169849 A JPH07169849 A JP H07169849A
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- insulating film
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- channel mos
- resist mask
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 CMOS LSIの製法に関し，工程数を削減し，製
造コストを低減する。 【構成】 基板 1にフィールド絶縁膜 2を形成し, 基板
上に各MOS FET のゲート絶縁膜 3, ゲート 4を順に形成
する工程と, セル領域と, 周辺回路部のｎチャネルFET
領域とを開口した第１のマスク 6を形成し，基板内に低
濃度のｎ型不純物のイオンを注入し，マスクを除去する
工程と, 周辺回路部のｐチャネルMOS FET領域のみを開
口した第２のマスク10を形成し，基板内に高濃度のｐ型
不純物のイオンを注入し，マスクを除去する工程と，基
板上に絶縁膜 5を被着し，周辺回路部のｎチャネルMOS
FET 領域を開口した第３のマスク 9を形成し，絶縁膜を
異方性エッチングして周辺回路部のｎチャネルMOS FET
のゲートの側面に側壁5Aを形成する工程と, 第３のマス
クをそのまま残して，あるいは除去して，基板内に高濃
度のｎ型不純物のイオンを注入する工程とを有する。
造コストを低減する。 【構成】 基板 1にフィールド絶縁膜 2を形成し, 基板
上に各MOS FET のゲート絶縁膜 3, ゲート 4を順に形成
する工程と, セル領域と, 周辺回路部のｎチャネルFET
領域とを開口した第１のマスク 6を形成し，基板内に低
濃度のｎ型不純物のイオンを注入し，マスクを除去する
工程と, 周辺回路部のｐチャネルMOS FET領域のみを開
口した第２のマスク10を形成し，基板内に高濃度のｐ型
不純物のイオンを注入し，マスクを除去する工程と，基
板上に絶縁膜 5を被着し，周辺回路部のｎチャネルMOS
FET 領域を開口した第３のマスク 9を形成し，絶縁膜を
異方性エッチングして周辺回路部のｎチャネルMOS FET
のゲートの側面に側壁5Aを形成する工程と, 第３のマス
クをそのまま残して，あるいは除去して，基板内に高濃
度のｎ型不純物のイオンを注入する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特に, CMOS LSIのソース, ドレインの形成方法に
関する。
係り, 特に, CMOS LSIのソース, ドレインの形成方法に
関する。
【０００２】
【従来の技術】LSI の高集積化に伴い, それを構成する
MOS FET のチャネル長は世代毎に微小化されている。こ
のように微細化されたMOS FET ではその内部の電界が増
大化してドレイン接合付近にホットキャリアを生成し，
これによるゲート絶縁膜の破壊等のホットキャリア効果
と呼ばれる障害が生じている。そこで，このホットキャ
リア効果を抑制する手段としてLDD(Lightly Doped Drai
n)構造が提案され, 現在では広く採用されている。
MOS FET のチャネル長は世代毎に微小化されている。こ
のように微細化されたMOS FET ではその内部の電界が増
大化してドレイン接合付近にホットキャリアを生成し，
これによるゲート絶縁膜の破壊等のホットキャリア効果
と呼ばれる障害が生じている。そこで，このホットキャ
リア効果を抑制する手段としてLDD(Lightly Doped Drai
n)構造が提案され, 現在では広く採用されている。
【０００３】LDD 構造は, ドレインが低濃度の拡散層と
高濃度の拡散層とで形成されて, ドレインの電界を緩和
する効果がある。次に, 一般的なLDD 構造の製造方法を
図５(A) 〜(D) に示す。
高濃度の拡散層とで形成されて, ドレインの電界を緩和
する効果がある。次に, 一般的なLDD 構造の製造方法を
図５(A) 〜(D) に示す。
【０００４】図５(A) において，半導体基板 1に素子分
離用のフィールド絶縁膜 2, ゲート絶縁膜 3, ゲート 4
を形成し，次いで, 比較的低濃度 (1013cm-2) のｎ型不
純物イオン [りんイオン(P+ )]を注入する。注入域は活
性化アニール後 n- 型の低濃度拡散層1NL となる。
離用のフィールド絶縁膜 2, ゲート絶縁膜 3, ゲート 4
を形成し，次いで, 比較的低濃度 (1013cm-2) のｎ型不
純物イオン [りんイオン(P+ )]を注入する。注入域は活
性化アニール後 n- 型の低濃度拡散層1NL となる。
【０００５】図５(B) において，基板上全面に気相成長
(CVD) による二酸化シリコン(SiO2)膜 5を成膜する。図
５(C) において，SiO2膜 5を異方性エッチングしてゲー
ト側面にSiO2からなる側壁5Aを残す。
(CVD) による二酸化シリコン(SiO2)膜 5を成膜する。図
５(C) において，SiO2膜 5を異方性エッチングしてゲー
ト側面にSiO2からなる側壁5Aを残す。
【０００６】図５(D) において，高濃度 (1015cm-2) の
ｎ型不純物イオン [砒素イオン(As+ )]を注入する。注
入域は活性化アニール後 n+ 型の低濃度拡散層1NH とな
る。
ｎ型不純物イオン [砒素イオン(As+ )]を注入する。注
入域は活性化アニール後 n+ 型の低濃度拡散層1NH とな
る。
【０００７】以上の工程により，ｎチャネルLDD MOS FE
T が形成される。なお, ｐチャネルMOS FET の場合は,
ホットキャリア効果は未だ深刻な問題ではなく, 現状で
はLDD 構造にする必要はない。従って, ソース, ドレイ
ン形成のイオン注入は側壁の形成前, あるいは形成後に
どちらで行ってもよい。
T が形成される。なお, ｐチャネルMOS FET の場合は,
ホットキャリア効果は未だ深刻な問題ではなく, 現状で
はLDD 構造にする必要はない。従って, ソース, ドレイ
ン形成のイオン注入は側壁の形成前, あるいは形成後に
どちらで行ってもよい。
【０００８】近年, このような側壁を用いるプロセスで
は，ソース, ドレインの接合リークを引き起こすことが
わかってきた。図６(A),(B) はLDD 構造の接合リークを
説明する図である。
は，ソース, ドレインの接合リークを引き起こすことが
わかってきた。図６(A),(B) はLDD 構造の接合リークを
説明する図である。
【０００９】これは，側壁形成時の異方性エッチングの
際に, 基板表面が露出し，エッチング装置からの汚染物
質ａが基板内に浸入すること [図６(A) 参照] ，また,
側壁と基板との熱膨張率の相違から, 側壁下部の基板に
結晶欠陥ｂが発生すること[図６(B) 参照] が原因とな
ることが考えられる。
際に, 基板表面が露出し，エッチング装置からの汚染物
質ａが基板内に浸入すること [図６(A) 参照] ，また,
側壁と基板との熱膨張率の相違から, 側壁下部の基板に
結晶欠陥ｂが発生すること[図６(B) 参照] が原因とな
ることが考えられる。
【００１０】ただし，このような接合リークは極く微小
であり, 通常のCMOS回路ではあまり問題にならない。し
かしながら, DRAMセルのように微小な電荷を情報として
用いる場合には, このような微小なリークが大きな問題
となる。
であり, 通常のCMOS回路ではあまり問題にならない。し
かしながら, DRAMセルのように微小な電荷を情報として
用いる場合には, このような微小なリークが大きな問題
となる。
【００１１】そのため，DRAM等の製造プロセスとして次
の方法が提案されている。図３(A) 〜(C) ，図４(D),
(E) は従来例のプロセスの説明図である。図の(A) 〜
(E) において, 左側は周辺回路部のｎチャネルMOS FET
を, 中央は周辺回路部のｐチャネルMOS FET を, 右側は
メモリセル部 (ｎチャネルMOS FET)を示す。
の方法が提案されている。図３(A) 〜(C) ，図４(D),
(E) は従来例のプロセスの説明図である。図の(A) 〜
(E) において, 左側は周辺回路部のｎチャネルMOS FET
を, 中央は周辺回路部のｐチャネルMOS FET を, 右側は
メモリセル部 (ｎチャネルMOS FET)を示す。
【００１２】図３(A) において, 半導体基板 1に素子分
離用のフィールド絶縁膜 2, ｐ型ウエル1PW,ｎ型ウエル
1NW, ゲート絶縁膜 3, ゲート 4を形成する。次いで,
フォトリソグラフィ工程により，セル領域と, 周辺回路
部のｎチャネルのMOS FET 領域とを開口したレジストマ
スク 6を形成し，基板内に低濃度のｎ型不純物のイオン
を注入する。注入域は活性化アニール後 n- 型の低濃度
拡散層1NL となる。
離用のフィールド絶縁膜 2, ｐ型ウエル1PW,ｎ型ウエル
1NW, ゲート絶縁膜 3, ゲート 4を形成する。次いで,
フォトリソグラフィ工程により，セル領域と, 周辺回路
部のｎチャネルのMOS FET 領域とを開口したレジストマ
スク 6を形成し，基板内に低濃度のｎ型不純物のイオン
を注入する。注入域は活性化アニール後 n- 型の低濃度
拡散層1NL となる。
【００１３】図３(B) において，基板上に第１の絶縁膜
としてCVD SiO2膜 5を成長し，セル領域のみを覆うレジ
ストマスク 7を形成し，CVD SiO2膜 5を異方性エッチン
グして, 周辺回路部のｎチャネル及びｐチャネルFET の
ゲートの側面に側壁5Aを形成する。
としてCVD SiO2膜 5を成長し，セル領域のみを覆うレジ
ストマスク 7を形成し，CVD SiO2膜 5を異方性エッチン
グして, 周辺回路部のｎチャネル及びｐチャネルFET の
ゲートの側面に側壁5Aを形成する。
【００１４】なお, この側壁はLDD 構造の形成のためだ
けでなく, 基板表面の平坦化に効果がある。ゲート側面
が垂直であると後で形成する上層配線膜のエッチングの
際にエッチング残が残ってしまうことがある。
けでなく, 基板表面の平坦化に効果がある。ゲート側面
が垂直であると後で形成する上層配線膜のエッチングの
際にエッチング残が残ってしまうことがある。
【００１５】そこで，さらに図３(C) に示されるよう
に，第２の絶縁膜としてCVD SiO2膜 8を成長し，CVD Si
O2膜 8を異方性エッチングして, すべてのFET のゲート
の側面に側壁8Aを形成する。
に，第２の絶縁膜としてCVD SiO2膜 8を成長し，CVD Si
O2膜 8を異方性エッチングして, すべてのFET のゲート
の側面に側壁8Aを形成する。
【００１６】図４(D) において，周辺回路部のｎチャネ
ルMOS FET 領域を開口したレジストマスク 9を形成し，
基板内に高濃度のｎ型不純物のイオンを注入する。注入
域は活性化アニール後 n+ 型の高濃度拡散層1NH とな
る。
ルMOS FET 領域を開口したレジストマスク 9を形成し，
基板内に高濃度のｎ型不純物のイオンを注入する。注入
域は活性化アニール後 n+ 型の高濃度拡散層1NH とな
る。
【００１７】図４(E) において，周辺回路部のｐチャネ
ルMOS FET 領域のみを開口したレジストマスク10を形成
し，基板内に高濃度のｐ型不純物のイオンを注入する。
注入域は活性化アニール後 p+ 型の高濃度拡散層1PH と
なる。
ルMOS FET 領域のみを開口したレジストマスク10を形成
し，基板内に高濃度のｐ型不純物のイオンを注入する。
注入域は活性化アニール後 p+ 型の高濃度拡散層1PH と
なる。
【００１８】以上のプロセスにより，セル部の基板表面
を異方性エッチング中に直接曝すことなく, 周辺回路部
のｎチャネルMOS FET をLDD 構造とすることができる。
なお，このプロセスでは, セル領域のｎチャネルMOS FE
T には高濃度のｎ型不純物イオンが注入されず，低濃度
層のみとなるが, セルのMOS FET は大きな電流駆動能力
が要求されないので特に問題はない。
を異方性エッチング中に直接曝すことなく, 周辺回路部
のｎチャネルMOS FET をLDD 構造とすることができる。
なお，このプロセスでは, セル領域のｎチャネルMOS FE
T には高濃度のｎ型不純物イオンが注入されず，低濃度
層のみとなるが, セルのMOS FET は大きな電流駆動能力
が要求されないので特に問題はない。
【００１９】また，このプロセスは本発明に関係する工
程のみを示したが, このプロセスの後, 通常の方法によ
りキャパシタやビット線を形成してDRAMを完成する。
程のみを示したが, このプロセスの後, 通常の方法によ
りキャパシタやビット線を形成してDRAMを完成する。
【００２０】
【発明が解決しようとする課題】従来例によるプロセス
では，周辺回路部にのみ側壁を形成した後, 全面に第２
の絶縁膜からなる側壁を形成し，ｐチャネル，ｎチャネ
ルMOS FET のソース, ドレイン領域を形成するために２
回のフォトリソグラフィ工程を必要とした。本発明では
これを１回のフォトリソグラフィ工程で行えるようにす
る。
では，周辺回路部にのみ側壁を形成した後, 全面に第２
の絶縁膜からなる側壁を形成し，ｐチャネル，ｎチャネ
ルMOS FET のソース, ドレイン領域を形成するために２
回のフォトリソグラフィ工程を必要とした。本発明では
これを１回のフォトリソグラフィ工程で行えるようにす
る。
【００２１】本発明はセル部と周辺回路部のCMOS FETの
形成のための工程数を削減し，製造コストの低減を目的
とする。
形成のための工程数を削減し，製造コストの低減を目的
とする。
【００２２】
【課題を解決するための手段】上記課題の解決は，ｎチ
ャネルMOS FET を含むセルと，ｎチャネルMOS FET とｐ
チャネルMOS FET を含む周辺回路で構成されるCMOS LSI
の製造工程であって，半導体基板 1の素子分離領域にフ
ィールド絶縁膜 2を形成し, 該半導体基板上に前記各MO
S FET のゲート絶縁膜 3, ゲート 4を順に形成する工程
と, 該セル領域と, 該周辺回路部のｎチャネルMOS FET
領域とを開口した第１のレジストマスク6を形成し，該
半導体基板内に第１のｎ型不純物のイオンを注入し，該
第１のレジストマスクを除去する工程と, 該周辺回路部
のｐチャネルMOS FET 領域のみを開口した第２のレジス
トマスク10を形成し，該半導体基板内にｐ型不純物のイ
オンを注入し，該第２のレジストマスクを除去する工程
と，該半導体基板上に絶縁膜 5を被着し，該周辺回路部
のｎチャネルMOS FET 領域を開口した第３のレジストマ
スク 9を形成し，該絶縁膜を異方性エッチングして, 該
周辺回路部のｎチャネルMOS FET のゲートの側面に該絶
縁膜からなる側壁5Aを形成する工程と, 該第３のレジス
トマスクをそのまま残して，あるいは除去して，該半導
体基板内に該第１のｎ型不純物より高濃度の第２のｎ型
不純物のイオンを注入する工程とを有する半導体装置の
製造方法により達成される。
ャネルMOS FET を含むセルと，ｎチャネルMOS FET とｐ
チャネルMOS FET を含む周辺回路で構成されるCMOS LSI
の製造工程であって，半導体基板 1の素子分離領域にフ
ィールド絶縁膜 2を形成し, 該半導体基板上に前記各MO
S FET のゲート絶縁膜 3, ゲート 4を順に形成する工程
と, 該セル領域と, 該周辺回路部のｎチャネルMOS FET
領域とを開口した第１のレジストマスク6を形成し，該
半導体基板内に第１のｎ型不純物のイオンを注入し，該
第１のレジストマスクを除去する工程と, 該周辺回路部
のｐチャネルMOS FET 領域のみを開口した第２のレジス
トマスク10を形成し，該半導体基板内にｐ型不純物のイ
オンを注入し，該第２のレジストマスクを除去する工程
と，該半導体基板上に絶縁膜 5を被着し，該周辺回路部
のｎチャネルMOS FET 領域を開口した第３のレジストマ
スク 9を形成し，該絶縁膜を異方性エッチングして, 該
周辺回路部のｎチャネルMOS FET のゲートの側面に該絶
縁膜からなる側壁5Aを形成する工程と, 該第３のレジス
トマスクをそのまま残して，あるいは除去して，該半導
体基板内に該第１のｎ型不純物より高濃度の第２のｎ型
不純物のイオンを注入する工程とを有する半導体装置の
製造方法により達成される。
【００２３】
【作用】本発明では，側壁形成のためのパターニング工
程と，高濃度ｎ型不純物イオンを注入するためのパター
ニング工程とを同時に行うようにし，従来例に比しフォ
トリソグラフィ工程を１回削減するようにしている。
程と，高濃度ｎ型不純物イオンを注入するためのパター
ニング工程とを同時に行うようにし，従来例に比しフォ
トリソグラフィ工程を１回削減するようにしている。
【００２４】
【実施例】図１(A) 〜(C) ，図２(D),(E) は本発明の実
施例によるプロセスの説明図である。
施例によるプロセスの説明図である。
【００２５】図の(A) 〜(E) において, 左側は周辺回路
部のｎチャネルMOS FET を, 中央は周辺回路部のｐチャ
ネルMOS FET を, 右側はメモリセル部 (ｎチャネルMOS
FET)を示す。
部のｎチャネルMOS FET を, 中央は周辺回路部のｐチャ
ネルMOS FET を, 右側はメモリセル部 (ｎチャネルMOS
FET)を示す。
【００２６】図１(A) において, 半導体基板（Si基板)
1 に素子分離用のフィールド絶縁膜(選択熱酸化による
厚さ5000ÅのSiO2膜) 2,ｐ型ウエル1PW,ｎ型ウエル1NW,
ゲート絶縁膜 (熱酸化による厚さ 150ÅのSiO2膜) 3,
ゲート 4を形成する。
1 に素子分離用のフィールド絶縁膜(選択熱酸化による
厚さ5000ÅのSiO2膜) 2,ｐ型ウエル1PW,ｎ型ウエル1NW,
ゲート絶縁膜 (熱酸化による厚さ 150ÅのSiO2膜) 3,
ゲート 4を形成する。
【００２７】次いで, フォトリソグラフィ工程により，
セル領域と, 周辺回路部のｎチャネルのMOS FET 領域と
を開口した第１のレジストマスク 6を形成し，基板内に
低濃度(1×1013cm-2) のｎ型不純物イオン [りんイオン
(P+ )]を注入する。注入域は活性化アニール後 n- 型の
低濃度拡散層1NL となる。
セル領域と, 周辺回路部のｎチャネルのMOS FET 領域と
を開口した第１のレジストマスク 6を形成し，基板内に
低濃度(1×1013cm-2) のｎ型不純物イオン [りんイオン
(P+ )]を注入する。注入域は活性化アニール後 n- 型の
低濃度拡散層1NL となる。
【００２８】次いで, 第１のレジストマスク10を除去す
る。図１(B) において，周辺回路部のｐチャネルMOS FE
T 領域のみを開口した第２のレジストマスク10を形成
し，基板内に高濃度(1×1015cm-2) のｐ型不純物のイオ
ン [硼素イオン(B+ )]を注入する。注入域は活性化アニ
ール後 p+ 型の高濃度拡散層1PH となる。
る。図１(B) において，周辺回路部のｐチャネルMOS FE
T 領域のみを開口した第２のレジストマスク10を形成
し，基板内に高濃度(1×1015cm-2) のｐ型不純物のイオ
ン [硼素イオン(B+ )]を注入する。注入域は活性化アニ
ール後 p+ 型の高濃度拡散層1PH となる。
【００２９】次いで, 第２のレジストマスク10を除去す
る。図１(C) において，基板上に絶縁膜としてCVD SiO2
膜 5を成長し，周辺回路部のｎチャネルMOS FET 領域を
開口した第３のレジストマスク 9を形成し，CVD SiO2膜
5を異方性エッチングして, 周辺回路部のｎチャネルFE
T のゲートの側面に側壁5Aを形成する。
る。図１(C) において，基板上に絶縁膜としてCVD SiO2
膜 5を成長し，周辺回路部のｎチャネルMOS FET 領域を
開口した第３のレジストマスク 9を形成し，CVD SiO2膜
5を異方性エッチングして, 周辺回路部のｎチャネルFE
T のゲートの側面に側壁5Aを形成する。
【００３０】図２(D) において，周辺回路部のｎチャネ
ルMOS FET 領域を開口した第３のレジストマスク 9をそ
のまま残して，基板内に高濃度 ( 1×1015cm-2) のｎ型
不純物のイオン [砒素イオン (As+ )] を注入する。注
入域は活性化アニール後 n+型の高濃度拡散層1NH とな
る。
ルMOS FET 領域を開口した第３のレジストマスク 9をそ
のまま残して，基板内に高濃度 ( 1×1015cm-2) のｎ型
不純物のイオン [砒素イオン (As+ )] を注入する。注
入域は活性化アニール後 n+型の高濃度拡散層1NH とな
る。
【００３１】なお，この場合, 第３のレジストマスク 9
を除去しても，CVD SiO2膜 5が注入マスクとなる。図２
(E) において，CVD 法により，層間絶縁膜として厚さ10
00Åの硼素を含んだりん珪酸ガラス(BPSG)膜11を成長
し， 900℃, 10分間の熱処理を行って基板表面を平坦化
する。
を除去しても，CVD SiO2膜 5が注入マスクとなる。図２
(E) において，CVD 法により，層間絶縁膜として厚さ10
00Åの硼素を含んだりん珪酸ガラス(BPSG)膜11を成長
し， 900℃, 10分間の熱処理を行って基板表面を平坦化
する。
【００３２】この図は, 上記プロセス終了後に, 通常の
工程で形成されたDRAMの断面図である。図で，12はビッ
ト線, 13は層間絶縁膜でBPSG膜, 14はポリシリコンから
なるキャパシタの蓄積電極, 15は誘電体膜, 16はポリシ
リコンからなるキャパシタの対向電極, 17は層間絶縁膜
でBPSG膜, 18はアルミニウム(Al)配線, 19はカバー絶縁
膜である。
工程で形成されたDRAMの断面図である。図で，12はビッ
ト線, 13は層間絶縁膜でBPSG膜, 14はポリシリコンから
なるキャパシタの蓄積電極, 15は誘電体膜, 16はポリシ
リコンからなるキャパシタの対向電極, 17は層間絶縁膜
でBPSG膜, 18はアルミニウム(Al)配線, 19はカバー絶縁
膜である。
【００３３】なお，図２(E) において，BPSG膜を用いて
下層を平坦化したが，従来例に示したようにゲートの側
面に側壁を形成することにより平坦化してもよい。以上
のプロセスにより，セル部の基板表面を異方性エッチン
グ中に直接曝すことなく, 周辺回路のｎチャネルMOS FE
T をLDD 構造とすることができる。
下層を平坦化したが，従来例に示したようにゲートの側
面に側壁を形成することにより平坦化してもよい。以上
のプロセスにより，セル部の基板表面を異方性エッチン
グ中に直接曝すことなく, 周辺回路のｎチャネルMOS FE
T をLDD 構造とすることができる。
【００３４】すなわち, 実施例ではデバイスの信頼性を
保ちつつ，製造工程数の低減が可能となる。
保ちつつ，製造工程数の低減が可能となる。
【００３５】
【発明の効果】本発明によれば，セル部と周辺回路部の
CMOS FETの形成のための工程数を削減でき，製造コスト
を低減することができる。
CMOS FETの形成のための工程数を削減でき，製造コスト
を低減することができる。
【００３６】特に，本発明をCMOSメモリLSI に適用する
ことにより, 低価格のメモリを提供できる。
ことにより, 低価格のメモリを提供できる。
【図１】 本発明の実施例によるプロセスの説明図(1)
【図２】 本発明の実施例によるプロセスの説明図(2)
【図３】 従来例のプロセスの説明図(1)
【図４】 従来例のプロセスの説明図(2)
【図５】 一般的なLDD 構造の製造方法の説明図
【図６】 LDD 構造の接合リークを説明する図
1 半導体基板でSi基板 1PW ｐ型ウエル 1NW ｎ型ウエル 1PH p+ 型の高濃度拡散層 1NH n+ 型の高濃度拡散 1NL n- 型の低濃度拡散層 2 フィールド絶縁膜でSiO2膜 3 ゲート絶縁膜でSiO2膜 4 ゲート 5 絶縁膜でCVD SiO2膜 5A CVD SiO2からなる側壁 6 第１のレジストマスク 9 第３のレジストマスク 10 第２のレジストマスク 11 層間絶縁膜とBPSG膜 12 ビット線 13 層間絶縁膜でBPSG膜 14 ポリシリコンからなるキャパシタの蓄積電極 15 誘電体膜 16 ポリシリコンからなるキャパシタの対向電極 17 層間絶縁膜でBPSG膜 18 アルミニウム(Al)配線 19 カバー絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (1)
- 【請求項１】 ｎチャネルMOS FET を含むセルと，ｎチ
ャネルMOS FET とｐチャネルMOS FET を含む周辺回路で
構成されるCMOS LSIの製造工程であって， 半導体基板(1) の素子分離領域にフィールド絶縁膜(2)
を形成し, 該半導体基板上に前記各MOS FET のゲート絶
縁膜(3）, ゲート(4）を順に形成する工程と, 該セル領域と, 該周辺回路部のｎチャネルMOS FET 領域
とを開口した第１のレジストマスク(6) を形成し，該半
導体基板内に第１のｎ型不純物のイオンを注入し，該第
１のレジストマスクを除去する工程と, 該周辺回路部のｐチャネルMOS FET 領域のみを開口した
第２のレジストマスク(10)を形成し，該半導体基板内に
ｐ型不純物のイオンを注入し，該第２のレジストマスク
を除去する工程と， 該半導体基板上に絶縁膜(5) を被着し，該周辺回路部の
ｎチャネルMOS FET 領域を開口した第３のレジストマス
ク(9) を形成し，該絶縁膜を異方性エッチングして, 該
周辺回路部のｎチャネルMOS FET のゲートの側面に該絶
縁膜からなる側壁 (5A)を形成する工程と, 該第３のレジストマスクをそのまま残して，あるいは除
去して，該半導体基板内に該第１のｎ型不純物より高濃
度の第２のｎ型不純物のイオンを注入する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315653A JPH07169849A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315653A JPH07169849A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169849A true JPH07169849A (ja) | 1995-07-04 |
Family
ID=18067964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315653A Withdrawn JPH07169849A (ja) | 1993-12-16 | 1993-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169849A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063825A (ko) * | 1999-12-24 | 2001-07-09 | 정석태 | 이미지 입력소자의 제조방법 |
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
| KR100388464B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 제조방법 |
-
1993
- 1993-12-16 JP JP5315653A patent/JPH07169849A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
| KR20010063825A (ko) * | 1999-12-24 | 2001-07-09 | 정석태 | 이미지 입력소자의 제조방법 |
| KR100326812B1 (ko) * | 1999-12-28 | 2002-03-04 | 박종섭 | 반도체 소자의 제조방법 |
| KR100388464B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |