JP2685493B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2685493B2 JP2685493B2 JP63114648A JP11464888A JP2685493B2 JP 2685493 B2 JP2685493 B2 JP 2685493B2 JP 63114648 A JP63114648 A JP 63114648A JP 11464888 A JP11464888 A JP 11464888A JP 2685493 B2 JP2685493 B2 JP 2685493B2
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造技術に関し、特にLDD構
造を備えたMOS形半導体装置の信頼性向上に適用して有
効な技術に関するものである。
造を備えたMOS形半導体装置の信頼性向上に適用して有
効な技術に関するものである。
近年の大規模MOS形半導体装置においては、MOS・FET
のドレイン電極近傍に発生する高電界の緩和を目的とし
て、ゲート電極の側壁下方に低濃度拡散領域を形成す
る、いわゆるLDD（lightly-doped-drain）構造が採用さ
れている。
のドレイン電極近傍に発生する高電界の緩和を目的とし
て、ゲート電極の側壁下方に低濃度拡散領域を形成す
る、いわゆるLDD（lightly-doped-drain）構造が採用さ
れている。
上記LDD構造については、例えば株式会社サイエンス
フォーラム、昭和58年11月28日発行、「超LSIハンドブ
ック」P46に記載がある。
フォーラム、昭和58年11月28日発行、「超LSIハンドブ
ック」P46に記載がある。
ゲート電極の側壁下方に低濃度拡散領域を形成するに
は、通常、ゲート電極をマスクに用いてその両側に低濃
度イオンを打ち込んだ後、反応性イオンエッチング（RI
E）の異方性を利用してゲート電極の側壁にSiO2からな
るスペーサを形成し、このスペーサをマスクに用いてそ
の両側に高濃度イオンを打ち込む方法が用いられてい
る。
は、通常、ゲート電極をマスクに用いてその両側に低濃
度イオンを打ち込んだ後、反応性イオンエッチング（RI
E）の異方性を利用してゲート電極の側壁にSiO2からな
るスペーサを形成し、このスペーサをマスクに用いてそ
の両側に高濃度イオンを打ち込む方法が用いられてい
る。
ところが、上記LDD構造を備えたMOS・FETにおいて
は、ゲート電極の側壁に形成されたスペーサが熱処理の
際に膜収縮を引き起こし、ゲート電極側壁近傍にストレ
スを集中させるため、ゲート耐圧の劣化、リーク電流の
増大、ゲート電極側壁の異常酸化など、MOS・FETの信頼
性が著しく低下してしまう、という問題が指摘されてい
る（「昭和61年秋季第47会応用物理学会学術講演会講演
予稿集」No.27a−Ｐ−9,P516,1986年９月）。
は、ゲート電極の側壁に形成されたスペーサが熱処理の
際に膜収縮を引き起こし、ゲート電極側壁近傍にストレ
スを集中させるため、ゲート耐圧の劣化、リーク電流の
増大、ゲート電極側壁の異常酸化など、MOS・FETの信頼
性が著しく低下してしまう、という問題が指摘されてい
る（「昭和61年秋季第47会応用物理学会学術講演会講演
予稿集」No.27a−Ｐ−9,P516,1986年９月）。
特に、近年は、TEOS（tetraethylorthosilicate）な
どの有機反応ガスを用いてスペーサを形成しているが、
TEOSなどの有機反応ガスから得られるSiO2は、その収縮
率が５〜10％（900〜1000℃の熱処理後）と高いことか
ら、ゲート電極の側壁近傍にストレスが集中し易いとい
う問題がある。
どの有機反応ガスを用いてスペーサを形成しているが、
TEOSなどの有機反応ガスから得られるSiO2は、その収縮
率が５〜10％（900〜1000℃の熱処理後）と高いことか
ら、ゲート電極の側壁近傍にストレスが集中し易いとい
う問題がある。
また、ゲート電極がポリサイド（ポリシリコン＋シリ
サイド）のような二層構造からなるMOS・FETの場合に
は、スペーサの膜収縮にポリシリコンやシリサイドの膜
収縮が加わるため、ゲート電極の側壁近傍へのストレス
集中が一層顕著になる。
サイド）のような二層構造からなるMOS・FETの場合に
は、スペーサの膜収縮にポリシリコンやシリサイドの膜
収縮が加わるため、ゲート電極の側壁近傍へのストレス
集中が一層顕著になる。
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、LDD構造を備えたMOS・FETにおける
ゲート電極の側壁近傍へのストレス集中を有効に低減さ
せることができる技術を提供することにある。
あり、その目的は、LDD構造を備えたMOS・FETにおける
ゲート電極の側壁近傍へのストレス集中を有効に低減さ
せることができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示された発明のうち代表的なものの概
要を簡単に説明するば、次の通りである。
要を簡単に説明するば、次の通りである。
すなわち、ポリサイドからなるゲート電極と、そのゲ
ート電極の側壁にスペーサと、その下方に比較的低濃度
領域とを有するMOS形半導体装置の製造方法であって、
半導体主面にゲート酸化膜およびそのゲート酸化膜上に
熱処理の伴う前記ゲート電極を形成した後、前記ゲート
電極をマスクに用いて側壁下方に前記低濃度領域を形成
し、しかる後、前記熱処理よりも低い処理温度で前記ス
ペーサとするべく絶縁膜を無機反応ガスを用いたCVD法
により形成することを特徴とする半導体装置の製造方法
にある。
ート電極の側壁にスペーサと、その下方に比較的低濃度
領域とを有するMOS形半導体装置の製造方法であって、
半導体主面にゲート酸化膜およびそのゲート酸化膜上に
熱処理の伴う前記ゲート電極を形成した後、前記ゲート
電極をマスクに用いて側壁下方に前記低濃度領域を形成
し、しかる後、前記熱処理よりも低い処理温度で前記ス
ペーサとするべく絶縁膜を無機反応ガスを用いたCVD法
により形成することを特徴とする半導体装置の製造方法
にある。
無機反応ガスから得られるSiO2膜（またはSiOxNy膜、
Si3N4膜）は、有機反応ガスから得られるSiO2膜よりも
熱収縮率が小さいため、スペーサの膜収縮が低減され、
ゲート電極の側壁近傍へのストレス集中が低減される。
Si3N4膜）は、有機反応ガスから得られるSiO2膜よりも
熱収縮率が小さいため、スペーサの膜収縮が低減され、
ゲート電極の側壁近傍へのストレス集中が低減される。
また、上記SiO2膜（またはSiOxNy膜、Si3N4膜）を半
導体基板上に被着する際の処理温度をゲート電極を形成
する際の処理温度よりも低くすることにより、ゲート電
極の側壁近傍へのストレス集中がさらに低減される。
導体基板上に被着する際の処理温度をゲート電極を形成
する際の処理温度よりも低くすることにより、ゲート電
極の側壁近傍へのストレス集中がさらに低減される。
第１図（ａ）〜（ｅ）は、本発明の一実施例である半
導体装置の製造方法を示す半導体基板の要部断面図であ
る。
導体装置の製造方法を示す半導体基板の要部断面図であ
る。
本実施例の方法においては、まず、ｐ形シリコン単結
晶基板（以下、基板という）１の表面にSiO2膜２とSi3N
4膜３とを被着した後、ホトレジストをマスクに用いて
エッチングを行い、後にトランジスタが形成される領域
にSi3N4膜３を残し、次いで、ホウ素（Ｂ）イオンを打
ち込んでチャネルストッパ領域４を形成した基板１を湿
式酸化してフィールド酸化膜５を形成する（第１図
（ａ））。
晶基板（以下、基板という）１の表面にSiO2膜２とSi3N
4膜３とを被着した後、ホトレジストをマスクに用いて
エッチングを行い、後にトランジスタが形成される領域
にSi3N4膜３を残し、次いで、ホウ素（Ｂ）イオンを打
ち込んでチャネルストッパ領域４を形成した基板１を湿
式酸化してフィールド酸化膜５を形成する（第１図
（ａ））。
次に、上記SiO2膜２とSi3N4膜３とを除去し、乾式法
あるいはHCl酸化法で新たにゲート酸化膜６を形成した
基板１の表面にCVD法を用いてポリシリコン膜を被着し
た後、約1000℃の雰囲気中でリン（Ｐ）を添加してこの
ポリシリコン膜を低抵抗化する。
あるいはHCl酸化法で新たにゲート酸化膜６を形成した
基板１の表面にCVD法を用いてポリシリコン膜を被着し
た後、約1000℃の雰囲気中でリン（Ｐ）を添加してこの
ポリシリコン膜を低抵抗化する。
次いで、基板１の表面にCVD法またはスパッタ法を用
いてWSi2あるいはMoSi2などからなるシリサイド膜を被
着し、ホトレジストをマスクに用いて上記ポリシリコン
膜とシリサイド膜とをエッチングすることにより、ポリ
シリコン層７とシリサイド層８との二層からなるポリサ
イド構造のゲート電極９を形成する（第１図（ｂ））。
いてWSi2あるいはMoSi2などからなるシリサイド膜を被
着し、ホトレジストをマスクに用いて上記ポリシリコン
膜とシリサイド膜とをエッチングすることにより、ポリ
シリコン層７とシリサイド層８との二層からなるポリサ
イド構造のゲート電極９を形成する（第１図（ｂ））。
次に、基板１を熱処理してゲート電極９のシリサイド
層８を低抵抗化する。その際、前記シリコン膜中にリン
を添加したときの処理温度（約1000℃）よりも低い温
度、例えば約900〜950℃で熱処理を行うことにより、ゲ
ート電極９を構成するポリシリコン層７やシリサイド層
８の膜収縮を抑制する。
層８を低抵抗化する。その際、前記シリコン膜中にリン
を添加したときの処理温度（約1000℃）よりも低い温
度、例えば約900〜950℃で熱処理を行うことにより、ゲ
ート電極９を構成するポリシリコン層７やシリサイド層
８の膜収縮を抑制する。
次に、ゲート電極９をマスクに用いて基板１の表面に
リンイオンなどを打ち込み、ゲート電極９の両側に低濃
度拡散領域10を形成した後、CVD法を用いて基板１の表
面にSiO2膜11を被着する（第１図（ｃ））。
リンイオンなどを打ち込み、ゲート電極９の両側に低濃
度拡散領域10を形成した後、CVD法を用いて基板１の表
面にSiO2膜11を被着する（第１図（ｃ））。
その際、前記シリサイド層８を熱処理したときの温度
（約900〜950℃）よりも低い温度、例えば約800℃でSiO
2膜11を被着することにより、ゲート電極９を構成する
ポリシリコン層７やシリサイド層８の膜収縮を抑制す
る。
（約900〜950℃）よりも低い温度、例えば約800℃でSiO
2膜11を被着することにより、ゲート電極９を構成する
ポリシリコン層７やシリサイド層８の膜収縮を抑制す
る。
また、上記SiO2膜11の原料となる反応ガスには、例え
ばSiH4＋Ｎ2Ｏや、SiH2Cl2＋Ｎ2Ｏなどの無機反応ガス
を使用する。
ばSiH4＋Ｎ2Ｏや、SiH2Cl2＋Ｎ2Ｏなどの無機反応ガス
を使用する。
上記のような無機反応ガスを用いてCVD法によって得
られるSiO2膜11は、TEOSなどの有機反応ガスから得られ
るSiO2膜の熱収縮率が５〜10％（900〜1000℃の熱処理
後）と高いのに対し、その熱収縮率が約１％（900〜100
0℃の熱処理後）と低いことから、熱処理による膜収縮
が少ない。
られるSiO2膜11は、TEOSなどの有機反応ガスから得られ
るSiO2膜の熱収縮率が５〜10％（900〜1000℃の熱処理
後）と高いのに対し、その熱収縮率が約１％（900〜100
0℃の熱処理後）と低いことから、熱処理による膜収縮
が少ない。
次に、上記SiO2膜11を、例えば反応性イオンエッチン
グ（RIE）などの異方性エッチングで加工してゲート電
極９の側壁にスペーサ12を形成した後、ゲート電極９お
よびスペーサ12をマスクに用いて基板１の表面にヒ素
（As）イオンなどを打ち込み、ゲート電極９の両側に高
濃度拡散領域13を形成する（第１図（ｄ））。
グ（RIE）などの異方性エッチングで加工してゲート電
極９の側壁にスペーサ12を形成した後、ゲート電極９お
よびスペーサ12をマスクに用いて基板１の表面にヒ素
（As）イオンなどを打ち込み、ゲート電極９の両側に高
濃度拡散領域13を形成する（第１図（ｄ））。
次に、基板１の表面にリンケイ酸ガラス（PSG）など
からなる層間絶縁膜14を被着し、所定箇所を孔開けして
コンタクトホール15を形成した後、Al配線16を形成し、
最後に基板１の表面をパッシベーション膜17で被覆する
ことにより、LDD構造を備えたMOS・FETが完成する（第
１図（ｅ））。
からなる層間絶縁膜14を被着し、所定箇所を孔開けして
コンタクトホール15を形成した後、Al配線16を形成し、
最後に基板１の表面をパッシベーション膜17で被覆する
ことにより、LDD構造を備えたMOS・FETが完成する（第
１図（ｅ））。
以上の工程からなる本実施例によれば、ゲート電極９
の側壁に熱収縮率の低いスペーサ12を形成し、かつ、上
記スペーサ12を形成する工程の処理温度をゲート電極９
を形成する工程の処理温度よりも低くしたので、ゲート
電極９の側壁近傍へのストレス集中が有効に低減され、
このストレス集中に起因するゲート耐圧の劣化、リーク
電流の増大、ゲート電極９の側壁の異常酸化などを有効
に防止することができる。
の側壁に熱収縮率の低いスペーサ12を形成し、かつ、上
記スペーサ12を形成する工程の処理温度をゲート電極９
を形成する工程の処理温度よりも低くしたので、ゲート
電極９の側壁近傍へのストレス集中が有効に低減され、
このストレス集中に起因するゲート耐圧の劣化、リーク
電流の増大、ゲート電極９の側壁の異常酸化などを有効
に防止することができる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、前記実施例では、無機反応ガスを用いたCVD
法によって得られるSiO2膜をスペーサの材料に用いた
が、他の無機反応ガスを用いたCVD法によって得られるS
iOxNy膜あるいはSi3N4膜をスペーサの材料に用いること
もできる。
法によって得られるSiO2膜をスペーサの材料に用いた
が、他の無機反応ガスを用いたCVD法によって得られるS
iOxNy膜あるいはSi3N4膜をスペーサの材料に用いること
もできる。
上記SiOxNy膜やSi3N4膜は、いずれも前記SiO2膜と同
様、その熱収縮率が約１％（900〜1000℃の熱処理後）
と低いことから、熱処理による膜収縮が少なく、従っ
て、ゲート電極の側壁近傍へのストレス集中も少ない。
様、その熱収縮率が約１％（900〜1000℃の熱処理後）
と低いことから、熱処理による膜収縮が少なく、従っ
て、ゲート電極の側壁近傍へのストレス集中も少ない。
なお、上記SiOxNy膜やSi3N4膜は、例えば下記の無機
反応ガスを用いたCVD反応によって得ることができる。
反応ガスを用いたCVD反応によって得ることができる。
（１）.SiH4＋Ｎ2Ｏ＋NH3→SiOxNy （処理温度＝約800℃） （２）．SiH4Cl2＋Ｎ2Ｏ＋NH3→SiOxNy （処理温度＝約800℃） （３）.SiH4＋NH3→Si3N4 （処理温度＝約750℃） （４）．SiH2Cl2＋NH3→Si3N4 （処理温度＝約750℃） また、前記実施例のMOS・FETは、ゲート電極をポリサ
イドで構成したものであるが、これに限定されるもので
はなく、ゲート電極をポリシリコンやシリサイドで構成
したMOS・FETに適用することもできる。
イドで構成したものであるが、これに限定されるもので
はなく、ゲート電極をポリシリコンやシリサイドで構成
したMOS・FETに適用することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、ゲート電極が形成された半導体基板の表面
に低濃度イオンを打ち込んで上記ゲート電極の側壁下方
に低濃度拡散領域を形成する第一の工程と、上記低濃度
拡散領域を形成した半導体基板の表面に無機反応ガスを
用いたCVD法でSiO2膜、SiOxNy膜またはSi3N4膜のいずれ
かを被着した後、これをパターニングして上記ゲート電
極の側壁にスペーサを形成する第二の工程とを備え、か
つ、上記第二の工程の処理温度を第一の工程の処理温度
よりも低くすることにより、スペーサの膜収縮が低減さ
れ、ゲート電極の側壁近傍へのストレス集中が低減され
ることから、LDD構造を備えたMOS形半導体装置の信頼性
が向上する。
に低濃度イオンを打ち込んで上記ゲート電極の側壁下方
に低濃度拡散領域を形成する第一の工程と、上記低濃度
拡散領域を形成した半導体基板の表面に無機反応ガスを
用いたCVD法でSiO2膜、SiOxNy膜またはSi3N4膜のいずれ
かを被着した後、これをパターニングして上記ゲート電
極の側壁にスペーサを形成する第二の工程とを備え、か
つ、上記第二の工程の処理温度を第一の工程の処理温度
よりも低くすることにより、スペーサの膜収縮が低減さ
れ、ゲート電極の側壁近傍へのストレス集中が低減され
ることから、LDD構造を備えたMOS形半導体装置の信頼性
が向上する。
第１図（ａ）〜（ｅ）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部断面図である。 １……ｐ形シリコン単結晶基板、2,11……SiO2膜、３…
…Si3N4膜、４……チャネルストッパ領域、５……フィ
ールド酸化膜、６……ゲート酸化膜、７……ポリシリコ
ン層、８……シリサイド層、９……ゲート電極、10……
低濃度拡散領域、12……スペーサ、13……高濃度拡散領
域、14……層間絶縁膜、15……コンタクトホール、16…
…Al配線、17……パッシベーション膜。
装置の製造方法を示す半導体基板の要部断面図である。 １……ｐ形シリコン単結晶基板、2,11……SiO2膜、３…
…Si3N4膜、４……チャネルストッパ領域、５……フィ
ールド酸化膜、６……ゲート酸化膜、７……ポリシリコ
ン層、８……シリサイド層、９……ゲート電極、10……
低濃度拡散領域、12……スペーサ、13……高濃度拡散領
域、14……層間絶縁膜、15……コンタクトホール、16…
…Al配線、17……パッシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂井 秀男 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 平１−189170（ＪＰ，Ａ) 特開 平１−243471（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ポリサイドからなるゲート電極と、そのゲ
ート電極の側壁にスペーサと、その下方に比較的低濃度
領域とを有するMOS形半導体装置の製造方法であって、
半導体主面にゲート酸化膜およびそのゲート酸化膜上に
熱処理の伴う前記ゲート電極を形成した後、前記ゲート
電極をマスクに用いて側壁下方に前記低濃度領域を形成
し、しかる後、前記熱処理よりも低い処理温度で前記ス
ペーサとするべく絶縁膜を無機反応ガスを用いたCVD法
により形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114648A JP2685493B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114648A JP2685493B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286467A JPH01286467A (ja) | 1989-11-17 |
| JP2685493B2 true JP2685493B2 (ja) | 1997-12-03 |
Family
ID=14643066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114648A Expired - Lifetime JP2685493B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685493B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189170A (ja) * | 1988-01-25 | 1989-07-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2623659B2 (ja) * | 1988-03-24 | 1997-06-25 | ソニー株式会社 | Ｍｉｓ型トランジスタの製造方法 |
-
1988
- 1988-05-13 JP JP63114648A patent/JP2685493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01286467A (ja) | 1989-11-17 |
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