JP2616034B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチタンシリサイド膜を電極又は配線として有
する半導体集積回路装置に関し、特に、高い信頼性を有
し素子特性のばらつきの少ない半導体集積回路装置に関
する。
する半導体集積回路装置に関し、特に、高い信頼性を有
し素子特性のばらつきの少ない半導体集積回路装置に関
する。
従来、この種の半導体集積回路装置においては「IE3
Transaction on Electron Devices」141〜149ページvoI
ED-32 No2February 1985に記載されている様に、MOSト
ランジスタのソースドレイン領域のシリコン表面に、及
びゲート電極として用いられている多結晶シリコン表面
にチタンシリサイド膜が形成されている。
Transaction on Electron Devices」141〜149ページvoI
ED-32 No2February 1985に記載されている様に、MOSト
ランジスタのソースドレイン領域のシリコン表面に、及
びゲート電極として用いられている多結晶シリコン表面
にチタンシリサイド膜が形成されている。
しかし、この半導体集積回路装置においては、その製
造工程中に900〜1000℃の熱処理が加わるために、チタ
ンシリサイド膜が島状に変形され、層抵抗値が高くなる
と共に大きくバラつくという問題点があった。（例えば
VLSI MultilevelInterconnection Conference June 15
〜16,1987のProceeding,ページ470〜479を参照）。
造工程中に900〜1000℃の熱処理が加わるために、チタ
ンシリサイド膜が島状に変形され、層抵抗値が高くなる
と共に大きくバラつくという問題点があった。（例えば
VLSI MultilevelInterconnection Conference June 15
〜16,1987のProceeding,ページ470〜479を参照）。
そこで、この問題を解決するために、J.Electrochem.
SOC33（1987）P423に記載されている様、TiB2又はTiCを
という安定な化合物を組成として含むチタンシリサイド
膜が提案されている。このチタンシリサイド膜では900
〜1000℃の熱処理を加えても、島状に変形せず層抵抗値
は安定しており、素子特性のバラつきの少ない半導体集
積回路装置が得られていた。
SOC33（1987）P423に記載されている様、TiB2又はTiCを
という安定な化合物を組成として含むチタンシリサイド
膜が提案されている。このチタンシリサイド膜では900
〜1000℃の熱処理を加えても、島状に変形せず層抵抗値
は安定しており、素子特性のバラつきの少ない半導体集
積回路装置が得られていた。
上述した従来の半導体集積回路装置では、MOSトラン
ジスタのソース，ドレイン領域のシリコン表面及びゲー
ト電極としても用いられている多結晶シリコン表面に、
TiB2又はTiCが含まれたチタンシリサイド膜が用いられ
ている。
ジスタのソース，ドレイン領域のシリコン表面及びゲー
ト電極としても用いられている多結晶シリコン表面に、
TiB2又はTiCが含まれたチタンシリサイド膜が用いられ
ている。
この半導体集積回路装置は製造工程中の900〜1000℃
の熱処理が加わるため、チタンシリサイド膜中からボロ
ン又は炭素がSi基板中へ拡散して、Ｐ型拡散層又は欠陥
準位が形成される。
の熱処理が加わるため、チタンシリサイド膜中からボロ
ン又は炭素がSi基板中へ拡散して、Ｐ型拡散層又は欠陥
準位が形成される。
したがって、この半導体集積回路装置は特性が悪いと
いう欠点がある。
いう欠点がある。
上述した従来の半導体集積回路装置に対し、本発明に
おいてはチタンシリサイド膜中にチタン酸化物を含んで
いる。
おいてはチタンシリサイド膜中にチタン酸化物を含んで
いる。
本発明の半導体集積回路装置は、不純物拡散層と、多
結晶シリコンから成る電極又は配線と、少なくとも不純
物拡散層表面又は多結晶シリコンから成る電極または、
配線表面に形成したチタンシリサイド膜とを備えている
半導体集積回路装置において、チタンシリサイド膜内部
にチタン酸化物を有している。
結晶シリコンから成る電極又は配線と、少なくとも不純
物拡散層表面又は多結晶シリコンから成る電極または、
配線表面に形成したチタンシリサイド膜とを備えている
半導体集積回路装置において、チタンシリサイド膜内部
にチタン酸化物を有している。
本発明の発明者は、純粋なチタンシリサイド膜内部に
チタン酸化物が含まれていると、純粋なチタンシリサイ
ド膜に比べて耐熱性が向上することを見出した。第６図
にその効果を示す。これは膜厚1000Åのチタンシリサイ
ドにおいて、酸素濃度を1019〜1021cm-3と変えて、調べ
た結果を示したものである。XPSにより調べた結果、酸
素はチタンと結合し、酸化チタンを形成している。この
サンプルを900℃,1時間の窒素雰囲気熱処理した場合の
層抵抗値の変化を示す。
チタン酸化物が含まれていると、純粋なチタンシリサイ
ド膜に比べて耐熱性が向上することを見出した。第６図
にその効果を示す。これは膜厚1000Åのチタンシリサイ
ドにおいて、酸素濃度を1019〜1021cm-3と変えて、調べ
た結果を示したものである。XPSにより調べた結果、酸
素はチタンと結合し、酸化チタンを形成している。この
サンプルを900℃,1時間の窒素雰囲気熱処理した場合の
層抵抗値の変化を示す。
これから、わかる様に酸素含有率が1019〜1021cm-3の
間では、熱処理により層抵抗値の変化はほとんどない。
間では、熱処理により層抵抗値の変化はほとんどない。
しかし、酸素含有率が５×1021cm-3以上ではTiSi2膜
の層抵抗値は急激に増加する。
の層抵抗値は急激に増加する。
したがって、酸素含有率0.5〜５原子％のTiシリサイ
ド膜は実用的といえる。
ド膜は実用的といえる。
また、酸素はSi中へ拡散しても、ボロンや炭素のよう
に悪影響はない。
に悪影響はない。
以上の事から、チタン酸化物を膜内部に含有するチタ
ンシリサイド膜を不純物拡散層表面に又は多結晶シリコ
ンから成る電極表面に又は配線表面に備えた半導体集積
回路装置を形成する場合、その製造工程中に熱処理工程
が加わっても、このチタンシリサイド膜の層抵抗値が高
くなると共にバラつきが大きくなるという問題は発生し
ない。また、特性の劣化及び信頼性は問題ない。
ンシリサイド膜を不純物拡散層表面に又は多結晶シリコ
ンから成る電極表面に又は配線表面に備えた半導体集積
回路装置を形成する場合、その製造工程中に熱処理工程
が加わっても、このチタンシリサイド膜の層抵抗値が高
くなると共にバラつきが大きくなるという問題は発生し
ない。また、特性の劣化及び信頼性は問題ない。
第１図（ａ）〜（ｇ）は本発明の第１の実施例である
ポリシリゲート上及びシリコン拡散層表面上にチタンシ
リサイド膜を有するMOSトランジスタの製造方法を説明
するための縦断面図である。
ポリシリゲート上及びシリコン拡散層表面上にチタンシ
リサイド膜を有するMOSトランジスタの製造方法を説明
するための縦断面図である。
第１図（ａ）に示す様に、面方位（100）、比抵抗10
Ω−cmのＰ型Si基板10上にチャンネルストッパ11を形成
後、選択酸化法によりフィールド酸化膜12が形成され
る。
Ω−cmのＰ型Si基板10上にチャンネルストッパ11を形成
後、選択酸化法によりフィールド酸化膜12が形成され
る。
次に第１図（ｂ）に示す様に、フィールド酸化膜12以
外の活性領域にゲートシリコン酸化膜14を200Åの膜厚
に形成し、その上にゲート電極として他結晶シリコン15
が温度600℃，ソースガスとしてSiH4を用いた熱CVD法に
より4000Åの膜厚に形成される。
外の活性領域にゲートシリコン酸化膜14を200Åの膜厚
に形成し、その上にゲート電極として他結晶シリコン15
が温度600℃，ソースガスとしてSiH4を用いた熱CVD法に
より4000Åの膜厚に形成される。
この他結晶シリコン15中にPoCl3を用いた820℃,1時間
の熱拡散によりＰがドープされ60Ω／□の抵抗値に大設
定された後、CF4ガスを用いたリアクティブイオンエッ
チング法によりパターンニングされてゲート長１μｍの
ゲート電極が形成される。
の熱拡散によりＰがドープされ60Ω／□の抵抗値に大設
定された後、CF4ガスを用いたリアクティブイオンエッ
チング法によりパターンニングされてゲート長１μｍの
ゲート電極が形成される。
次に、他結晶シリコン15をマスクとする自己整合法に
よりＰイオンがエネルギー30KeVドーズ量３×1013cm-2
の条件のもとで、Ｐ型Si基板10に注入して、N-拡散層13
が形成され、900℃,10分の熱処理が加えられる。
よりＰイオンがエネルギー30KeVドーズ量３×1013cm-2
の条件のもとで、Ｐ型Si基板10に注入して、N-拡散層13
が形成され、900℃,10分の熱処理が加えられる。
次に、第１図（ｃ）に示す様に、ソースガスとしてSi
H4,O2を用い、温度が400℃の熱CVD法によりシリコン酸
化膜が基板全面に形成され、その後CF4ガスを用いた、
リアクティブイオンエッチング法により、エッチバック
され、サイドウォールシリコン酸化膜16が形成される。
次に、Asイオンがエネルギー70KeV,ドーズ量３×1015cm
-2の条件のもとで、基板に注され、N+拡散層17が形成さ
れ、900℃,30分の熱処理が加えられる。
H4,O2を用い、温度が400℃の熱CVD法によりシリコン酸
化膜が基板全面に形成され、その後CF4ガスを用いた、
リアクティブイオンエッチング法により、エッチバック
され、サイドウォールシリコン酸化膜16が形成される。
次に、Asイオンがエネルギー70KeV,ドーズ量３×1015cm
-2の条件のもとで、基板に注され、N+拡散層17が形成さ
れ、900℃,30分の熱処理が加えられる。
次に第１図（ｄ）に示す様に、酸素が10at％含有され
たチタンターゲットを用いた、DCマグネトロンスパッタ
装置により、基板全面にチタン膜18が800Åの膜厚に形
成される。
たチタンターゲットを用いた、DCマグネトロンスパッタ
装置により、基板全面にチタン膜18が800Åの膜厚に形
成される。
続いて、この基板が、650℃，N2雰囲気中で、10分間
アニールされ、N+拡散層17表面、及び多結晶シリコン15
表面にチタンシリサイド膜19が形成される。その後、ア
ンモニア水と過酸化水素水との体積比が1:1:5の溶液に
より余剰Tiが除去され、第１図（ｅ）に示すように選択
的にチタンシリサイド膜19が膜厚1000Åに形成される。
アニールされ、N+拡散層17表面、及び多結晶シリコン15
表面にチタンシリサイド膜19が形成される。その後、ア
ンモニア水と過酸化水素水との体積比が1:1:5の溶液に
より余剰Tiが除去され、第１図（ｅ）に示すように選択
的にチタンシリサイド膜19が膜厚1000Åに形成される。
この様に形成されたチタンシリサイド膜19中の酸素濃
度の膜深さ依存性を第２図に示す。膜中には均一に酸素
が含有されている。
度の膜深さ依存性を第２図に示す。膜中には均一に酸素
が含有されている。
次に、第１図（ｆ）に示すようにソースガスとして、
SiH4,O2を用い温度が400℃の熱CVD法により、シリコン
酸化膜（20）が基板全面に1000Åの膜厚に形成され、続
いてソースガスとしてSiH4,B2H6,PH4,O2を用い温度が40
0℃の熱CVD法によりボロンリンガラス膜（21）が基板全
面に6000Åの膜厚に形成される。続いて、温度900℃雰
囲気N2の熱処理が30分間加えられ、ボロンリンガラス膜
（21）がリフローされ、段差が軽減される。
SiH4,O2を用い温度が400℃の熱CVD法により、シリコン
酸化膜（20）が基板全面に1000Åの膜厚に形成され、続
いてソースガスとしてSiH4,B2H6,PH4,O2を用い温度が40
0℃の熱CVD法によりボロンリンガラス膜（21）が基板全
面に6000Åの膜厚に形成される。続いて、温度900℃雰
囲気N2の熱処理が30分間加えられ、ボロンリンガラス膜
（21）がリフローされ、段差が軽減される。
次に、第１図（ｇ）に示すように、CHF3,O2ガスを用
いたリアクティブイオンエッチング法により、コンタク
ト穴がボロンリンガラス膜21,シリコン酸化膜20に形成
される。続いてDCマグネトロンスパッタ装置により、バ
リアメタルとしてタングステンシリサイド22が1000Åの
膜厚に形成され、次にシリコン含有アルミ膜23が6000Å
の膜厚に形成されて、リアクティブイオンエッチング法
によりパターンニングされる。
いたリアクティブイオンエッチング法により、コンタク
ト穴がボロンリンガラス膜21,シリコン酸化膜20に形成
される。続いてDCマグネトロンスパッタ装置により、バ
リアメタルとしてタングステンシリサイド22が1000Åの
膜厚に形成され、次にシリコン含有アルミ膜23が6000Å
の膜厚に形成されて、リアクティブイオンエッチング法
によりパターンニングされる。
このように製造されたMOSトランジスタにおいては、
チタンシリサイド膜中に酸素が含有され、この酸素はチ
タンと結合している。したがって、第１図（ｆ）で説明
した工程で行った900℃,30分間の熱処理によってもチタ
ンシリサイド膜の層抵抗値は高くならず又バラつかな
い。また、このMOSトランジスタの特性をボロン又は炭
素が含有されたチタンシリサイド膜を用いたMOSトラン
ジスタと比較する。
チタンシリサイド膜中に酸素が含有され、この酸素はチ
タンと結合している。したがって、第１図（ｆ）で説明
した工程で行った900℃,30分間の熱処理によってもチタ
ンシリサイド膜の層抵抗値は高くならず又バラつかな
い。また、このMOSトランジスタの特性をボロン又は炭
素が含有されたチタンシリサイド膜を用いたMOSトラン
ジスタと比較する。
第３図（ａ）にはゲート電位と基板電位との差が＋5V
及びソースとドレインの電位差が＋5Vの状態でのドレイ
ン電流値を示す。この値は大きい程、トランジスタの駆
動力が大きいことを示す。また、第３図（ｂ）にはこの
MOSトランジスタを６万４千個並列接続された大規模回
路で、ゲート電位と基板電位を接地し、ドレイン拡散層
とソース拡散層に5Vかけた場合のリーク電流値を示す。
この値は、小さい程拡散層領域に欠陥準位が少ないこと
を示す。
及びソースとドレインの電位差が＋5Vの状態でのドレイ
ン電流値を示す。この値は大きい程、トランジスタの駆
動力が大きいことを示す。また、第３図（ｂ）にはこの
MOSトランジスタを６万４千個並列接続された大規模回
路で、ゲート電位と基板電位を接地し、ドレイン拡散層
とソース拡散層に5Vかけた場合のリーク電流値を示す。
この値は、小さい程拡散層領域に欠陥準位が少ないこと
を示す。
この第３図（ａ），（ｂ）からわかる様に酸素含有の
チタンシリサイド膜を用いたMOSトランジスタの特性が
最も優れていることがわかる。
チタンシリサイド膜を用いたMOSトランジスタの特性が
最も優れていることがわかる。
第４図（ａ）−（ｇ）は本発明の第２の実施例である
ポリシリゲート上及びシリコン拡散層表面上にチタンシ
リサイド膜を有するMOSトランジスタの製造方法を説明
するための縦断面図である。
ポリシリゲート上及びシリコン拡散層表面上にチタンシ
リサイド膜を有するMOSトランジスタの製造方法を説明
するための縦断面図である。
第１の実施例との違いは、チタンシリサイド膜中の酸
素含有量が不均一であることである。
素含有量が不均一であることである。
第４図（ａ）に示す様に、面方位100,比抵抗10Ω−cm
のＰ型Si基板110上にチャンネルストッパ111を形成後、
選択酸化法によりフィールド酸化膜112が形成される。
のＰ型Si基板110上にチャンネルストッパ111を形成後、
選択酸化法によりフィールド酸化膜112が形成される。
次に第４図（ｂ）に示す様に、フィールド酸化膜112
以外の活性領域にゲートシリコン酸化膜114を200Åの膜
厚に形成し、その上にゲート電極として多結晶シリコン
115が温度600℃，ソースガスとしてSiH4を用いた熱CVD
法により4000Åの膜厚に形成される。この多結晶シリコ
ン115中にPOCl3を用いた820℃,1時間の熱拡散によりＰ
がドープされ60Ω／□の抵抗値に大設定された後、CF4
ガスを用いたリアクティブイオンエッチング法によりパ
ターンニングされてゲート長１μｍのゲート電極が形成
される。
以外の活性領域にゲートシリコン酸化膜114を200Åの膜
厚に形成し、その上にゲート電極として多結晶シリコン
115が温度600℃，ソースガスとしてSiH4を用いた熱CVD
法により4000Åの膜厚に形成される。この多結晶シリコ
ン115中にPOCl3を用いた820℃,1時間の熱拡散によりＰ
がドープされ60Ω／□の抵抗値に大設定された後、CF4
ガスを用いたリアクティブイオンエッチング法によりパ
ターンニングされてゲート長１μｍのゲート電極が形成
される。
次に、多結晶シリコン115をマスクとする自己整合法
によりＰイオンがエネルギー30KeVドーズ量３×1013cm
-2の条件のもとで、Ｐ型Si基板110に注入して、N-拡散
層113が形成され、900℃,10分の熱処理が加えられる。
によりＰイオンがエネルギー30KeVドーズ量３×1013cm
-2の条件のもとで、Ｐ型Si基板110に注入して、N-拡散
層113が形成され、900℃,10分の熱処理が加えられる。
次に、第４図（ｃ）に示す様に、ソースガスとしてSi
H4,O2を用い、温度が400℃の熱CVD法によりシリコン酸
化膜が基板全面に形成され、その後CF4ガスを用いた、
リアクティブイオンエッチング法により、エッチバック
され、サイドウォールシリコン酸化膜16が形成される。
次に、Asイオンがエネルギー70KeV,ドーズ量３×1015cm
-2の条件のもとで、基板に注され、N+拡散層117が形成
され、900℃,30分の熱処理が加えられる。
H4,O2を用い、温度が400℃の熱CVD法によりシリコン酸
化膜が基板全面に形成され、その後CF4ガスを用いた、
リアクティブイオンエッチング法により、エッチバック
され、サイドウォールシリコン酸化膜16が形成される。
次に、Asイオンがエネルギー70KeV,ドーズ量３×1015cm
-2の条件のもとで、基板に注され、N+拡散層117が形成
され、900℃,30分の熱処理が加えられる。
次に第４図（ｄ）に示す様に、酸素含有率が100PPMの
チタンターゲットを用いた、DCマグネトロスパッタ装置
により、基板全面にチタン膜118が700Åの膜厚に形成さ
れる。
チタンターゲットを用いた、DCマグネトロスパッタ装置
により、基板全面にチタン膜118が700Åの膜厚に形成さ
れる。
続いて、この基板が、650℃，N2雰囲気中で、10分間
アニールされ、N+拡散層117表面、及び多結晶シリコン1
15表面にチタンシリサイド膜119が形成される。その
後、アンモニア水と過酸化水素水との体積比が1:1:5の
溶液により余剰Tiが除去され、第４図（ｅ）に示すよう
に選択的にチタンシリサイド膜119が膜厚1000Åに形成
される。
アニールされ、N+拡散層117表面、及び多結晶シリコン1
15表面にチタンシリサイド膜119が形成される。その
後、アンモニア水と過酸化水素水との体積比が1:1:5の
溶液により余剰Tiが除去され、第４図（ｅ）に示すよう
に選択的にチタンシリサイド膜119が膜厚1000Åに形成
される。
次に酸素イオンがエネルギー10keVドーズ量５×1014c
m-2で基板全面に注入される。その後の熱処理によりチ
タンシリサイド中の酸素濃度の分布は変化せず、第５図
に示す通りである。
m-2で基板全面に注入される。その後の熱処理によりチ
タンシリサイド中の酸素濃度の分布は変化せず、第５図
に示す通りである。
次に、第４図（ｆ）に示すように、ソースガスとし
て、SiH4,O2を用い、温度が400℃の熱CVD法により、シ
リコン酸化膜（120）が基板全面に1000Åの膜厚に形成
され、続いてソースガスとしてSiH4,B2H6,PH4,O2を用い
温度が400℃の熱CVD法によりボロンリンガラス膜（12
1）が基板全面に6000Åの膜厚に形成される。続いて、
温度900℃，雰囲気N2の熱処理が30分間加えられ、ボロ
ンリンガラス膜（121）がリフローされ段差が軽減され
る。
て、SiH4,O2を用い、温度が400℃の熱CVD法により、シ
リコン酸化膜（120）が基板全面に1000Åの膜厚に形成
され、続いてソースガスとしてSiH4,B2H6,PH4,O2を用い
温度が400℃の熱CVD法によりボロンリンガラス膜（12
1）が基板全面に6000Åの膜厚に形成される。続いて、
温度900℃，雰囲気N2の熱処理が30分間加えられ、ボロ
ンリンガラス膜（121）がリフローされ段差が軽減され
る。
次に、第４図（ｇ）に示すようにCHF3,O2ガスを用い
たリアクティブイオンエッチング法により、コンタクト
穴がボロンリンガラス膜21,シリコン酸化膜120に形成さ
れる。続いて、DCマグネトロンスパッタ装置により、バ
リアメタルとしてタングステンシリサイド122が1000Å
の膜厚に形成され、次にシリコン含有アルミ膜123が600
0Åの膜厚に形成されて、リアクティブイオンエッチン
グ法によりパターンニングされる。
たリアクティブイオンエッチング法により、コンタクト
穴がボロンリンガラス膜21,シリコン酸化膜120に形成さ
れる。続いて、DCマグネトロンスパッタ装置により、バ
リアメタルとしてタングステンシリサイド122が1000Å
の膜厚に形成され、次にシリコン含有アルミ膜123が600
0Åの膜厚に形成されて、リアクティブイオンエッチン
グ法によりパターンニングされる。
第１の実施例で製造されたMOSトランジスタにおいて
は、酸素濃度が10at％のチタンターゲットを用いている
ため、基板全面にチタンを形成し熱処理を加えチタンシ
リサイドを形成し、余剰チタンを除去した後、フィール
ド酸化膜上に除去されないチタン酸化物が残ったりした
が、この第２の実施例では100PPMと高純度のターゲット
を用いてチタンを形成しているため、このようなチタン
酸化物が残ったりしない。
は、酸素濃度が10at％のチタンターゲットを用いている
ため、基板全面にチタンを形成し熱処理を加えチタンシ
リサイドを形成し、余剰チタンを除去した後、フィール
ド酸化膜上に除去されないチタン酸化物が残ったりした
が、この第２の実施例では100PPMと高純度のターゲット
を用いてチタンを形成しているため、このようなチタン
酸化物が残ったりしない。
したがって、第１の実施例に比べ半導体集積回路装置
の歩留りが向上するという利点がある。
の歩留りが向上するという利点がある。
また、このチタンシリサイド膜は熱処理が加えられて
も、第１の実施例と同様層抵抗値は高くならず、又バラ
つかない。更に、MOSトランジスタの特性についても同
様の特性を示す。
も、第１の実施例と同様層抵抗値は高くならず、又バラ
つかない。更に、MOSトランジスタの特性についても同
様の特性を示す。
以上説明したように本発明は、不純物拡散層表面に又
は多結晶シリコンから成る電極又は配線表面にチタンシ
リサイド膜を備えている半導体集積回路装置において、
このチタンシリサイド膜内部に組成としてチタン酸化物
を含有することにより、チタンシリサイド膜の耐熱性を
向上せしめる効果を有する。また、従来、用いられてい
たチタンボロン，炭化チタン含有のチタンシリサイドを
有する半導体集積回路装置よりも特性が向上するという
効果も有する。
は多結晶シリコンから成る電極又は配線表面にチタンシ
リサイド膜を備えている半導体集積回路装置において、
このチタンシリサイド膜内部に組成としてチタン酸化物
を含有することにより、チタンシリサイド膜の耐熱性を
向上せしめる効果を有する。また、従来、用いられてい
たチタンボロン，炭化チタン含有のチタンシリサイドを
有する半導体集積回路装置よりも特性が向上するという
効果も有する。
従って、この半導体集積回路装置の製造工程中に加わ
る熱処理によって、チタンシリサイド膜の層抵抗値の均
一化は生じにくく、又、特性も向上するため、高い性能
をもった半導体集積回路装置が得られるという効果があ
る。
る熱処理によって、チタンシリサイド膜の層抵抗値の均
一化は生じにくく、又、特性も向上するため、高い性能
をもった半導体集積回路装置が得られるという効果があ
る。
第１図（ａ）〜（ｇ）は本発明の第１の実施例であるMO
Sトランジスタの製造工程を説明するための縦断面図で
ある。第２図は第１の実施例で形成されたチタンシリサ
イド膜中の酸素濃度分布を示す図である。第３図
（ａ），（ｂ）は本発明の効果を説明するための図であ
る。第４図（ａ）〜（ｇ）は本発明の第２の実施例であ
るMOSトランジスタの製造工程を説明するための縦断面
図である。第５図は本発明の第２の実施例で形成された
チタンシリサイド膜中の酸素濃度分布である。第６図は
本発明の効果を説明するための図である。 10……Ｐ型Si基板、11……チャンネルストッパー、12…
…フィールド酸化膜、13……N-拡散層、14……ゲート酸
化膜、15……多結晶シリコン、16……サイドウォール酸
化膜、17……N+拡散層、18……チタン膜、19……チタン
シリサイド膜、20……シリコン酸化膜、21……ボロンリ
ンガラス膜、22……タングステンシリサイド膜、23……
シリコン含有アルミ膜、110……Ｐ型Si基板、111……チ
ャンネルストッパー、112……フィールド酸化膜、113…
…N-拡散層、114……ゲート酸化膜、115……多結晶シリ
コン、116……サイドウォール酸化膜、117……N+拡散
層、118……チタン膜、119……チタンシリサイド膜、12
0……シリコン酸化膜、121……ボロンリンガラス膜、12
2……タングステンシリサイド膜、123……シリコン含有
アルミ膜。
Sトランジスタの製造工程を説明するための縦断面図で
ある。第２図は第１の実施例で形成されたチタンシリサ
イド膜中の酸素濃度分布を示す図である。第３図
（ａ），（ｂ）は本発明の効果を説明するための図であ
る。第４図（ａ）〜（ｇ）は本発明の第２の実施例であ
るMOSトランジスタの製造工程を説明するための縦断面
図である。第５図は本発明の第２の実施例で形成された
チタンシリサイド膜中の酸素濃度分布である。第６図は
本発明の効果を説明するための図である。 10……Ｐ型Si基板、11……チャンネルストッパー、12…
…フィールド酸化膜、13……N-拡散層、14……ゲート酸
化膜、15……多結晶シリコン、16……サイドウォール酸
化膜、17……N+拡散層、18……チタン膜、19……チタン
シリサイド膜、20……シリコン酸化膜、21……ボロンリ
ンガラス膜、22……タングステンシリサイド膜、23……
シリコン含有アルミ膜、110……Ｐ型Si基板、111……チ
ャンネルストッパー、112……フィールド酸化膜、113…
…N-拡散層、114……ゲート酸化膜、115……多結晶シリ
コン、116……サイドウォール酸化膜、117……N+拡散
層、118……チタン膜、119……チタンシリサイド膜、12
0……シリコン酸化膜、121……ボロンリンガラス膜、12
2……タングステンシリサイド膜、123……シリコン含有
アルミ膜。
Claims (1)
- 【請求項１】チタン酸化物を組成として含むチタンシリ
サイド膜を電極又は配線として有する半導体集積回路装
置において、前記チタンシリサイド膜は1019〜1021cm-3
の濃度の酸素を含むことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217932A JP2616034B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217932A JP2616034B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380542A JPH0380542A (ja) | 1991-04-05 |
| JP2616034B2 true JP2616034B2 (ja) | 1997-06-04 |
Family
ID=16711974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217932A Expired - Fee Related JP2616034B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616034B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950003233B1 (ko) * | 1992-05-30 | 1995-04-06 | 삼성전자 주식회사 | 이중층 실리사이드 구조를 갖는 반도체 장치 및 그 제조방법 |
| KR960004079B1 (en) * | 1992-12-19 | 1996-03-26 | Lg Semicon Co Ltd | Contact hole forming method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108132A (ja) * | 1984-11-01 | 1986-05-26 | Mitsubishi Metal Corp | 金属珪化物基複合材料の製造法 |
| US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
-
1989
- 1989-08-23 JP JP1217932A patent/JP2616034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0380542A (ja) | 1991-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |