JPH0719759B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0719759B2 JPH0719759B2 JP59192301A JP19230184A JPH0719759B2 JP H0719759 B2 JPH0719759 B2 JP H0719759B2 JP 59192301 A JP59192301 A JP 59192301A JP 19230184 A JP19230184 A JP 19230184A JP H0719759 B2 JPH0719759 B2 JP H0719759B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 title description 9
- 238000009792 diffusion process Methods 0.000 claims description 38
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 26
- 229910052698 phosphorus Inorganic materials 0.000 claims description 26
- 239000011574 phosphorus Substances 0.000 claims description 26
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 17
- 239000003870 refractory metal Substances 0.000 claims description 12
- 229910052736 halogen Inorganic materials 0.000 claims description 11
- 150000002367 halogens Chemical class 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 239000003960 organic solvent Substances 0.000 claims description 2
- 150000008049 diazo compounds Chemical class 0.000 claims 1
- 239000010410 layer Substances 0.000 description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置製造における、シリコン中へのN
型不純物拡散層の形成方法に関する。
型不純物拡散層の形成方法に関する。
従来の半導体装置製造方法によるN型不純物拡散層の形
成は、J.Electrochem.Soc 1145,Vol 131,No.5(1984)
の様に、31P+イオンを、イオン注入装置を用いてシリコ
ン中に注入後、ハロジェン・ランプにより短時間アニー
リングを行なうことにより、浅い接合を持つ不純物拡散
層の形成がなされていた。
成は、J.Electrochem.Soc 1145,Vol 131,No.5(1984)
の様に、31P+イオンを、イオン注入装置を用いてシリコ
ン中に注入後、ハロジェン・ランプにより短時間アニー
リングを行なうことにより、浅い接合を持つ不純物拡散
層の形成がなされていた。
しかし、前述の従来技術では、次の3個の問題点を有す
る。第1にイオン注入装置が高コストかつ複雑な機能か
らなるため稼働率が悪い。このため拡散層形成製造費が
非常に高価になる。次に、シリコン中の燐拡散層は接合
が浅くなると、拡散抵抗が大きくなり、0.2μm以下の
接合深さを持つ燐拡散層のシート抵抗は、50Ω/□より
高抵抗となる。この高抵抗は、例えば、MOSFETのソース
・ドレインの拡散層においては、トランジスタのスイッ
チング・スピードに制限を与えLSIの高速化を防げる。
最後に、シリコン中に31P+イオンを注入した場合、イオ
ン注入によるシリコンの欠陥は、31P+の注入時の不純物
分布より500Å程度深いため、短時間アニールを用いて
も、欠陥回復による増そく拡散が生じ、500Å以下の接
合形成ができない。このため、イオン注入結晶欠陥が、
LSIの微細化に制限を与える。
る。第1にイオン注入装置が高コストかつ複雑な機能か
らなるため稼働率が悪い。このため拡散層形成製造費が
非常に高価になる。次に、シリコン中の燐拡散層は接合
が浅くなると、拡散抵抗が大きくなり、0.2μm以下の
接合深さを持つ燐拡散層のシート抵抗は、50Ω/□より
高抵抗となる。この高抵抗は、例えば、MOSFETのソース
・ドレインの拡散層においては、トランジスタのスイッ
チング・スピードに制限を与えLSIの高速化を防げる。
最後に、シリコン中に31P+イオンを注入した場合、イオ
ン注入によるシリコンの欠陥は、31P+の注入時の不純物
分布より500Å程度深いため、短時間アニールを用いて
も、欠陥回復による増そく拡散が生じ、500Å以下の接
合形成ができない。このため、イオン注入結晶欠陥が、
LSIの微細化に制限を与える。
従って、VLSIの製造において、従来の拡散層の形成方法
は、VLSIの低コスト化、高速化、高集積化を困難にして
いた。
は、VLSIの低コスト化、高速化、高集積化を困難にして
いた。
本発明は、このような課題を解決するもので、その目的
とするところは、低いシート抵抗と浅い接合を持つN型
拡散層の製造が、安価に出来る方法を提供するところに
ある。
とするところは、低いシート抵抗と浅い接合を持つN型
拡散層の製造が、安価に出来る方法を提供するところに
ある。
本発明の半導体装置の製造方法は、単結晶シリコン層ま
たは多結晶シリコン層上に高融点金属シリサイド層を形
成する工程と、前記高融点金属シリサイド層上に、スピ
ン・コーターにより燐不純物を含んだケイソ化合物を含
む有機溶剤を塗布し、500℃以下の低温でベークするこ
とにより燐不純物含有層を形成する工程と、ハロジェン
・ランプにより900℃以上の短時間高温熱処理を行い、
前記燐不純物含有層中の燐不純物を、前記高融点金属シ
リサイド層を通して、前記高融点金属シリサイド層下の
前記単結晶シリコン層または前記多結晶シリコン層中に
拡散させることにより燐不純物拡散層を形成する工程と
を含み、前記高融点金属シリサイト層が、500Å以下の
深さとなる前記燐不純物拡散層を形成する膜厚に形成さ
れることを特徴とする。
たは多結晶シリコン層上に高融点金属シリサイド層を形
成する工程と、前記高融点金属シリサイド層上に、スピ
ン・コーターにより燐不純物を含んだケイソ化合物を含
む有機溶剤を塗布し、500℃以下の低温でベークするこ
とにより燐不純物含有層を形成する工程と、ハロジェン
・ランプにより900℃以上の短時間高温熱処理を行い、
前記燐不純物含有層中の燐不純物を、前記高融点金属シ
リサイド層を通して、前記高融点金属シリサイド層下の
前記単結晶シリコン層または前記多結晶シリコン層中に
拡散させることにより燐不純物拡散層を形成する工程と
を含み、前記高融点金属シリサイト層が、500Å以下の
深さとなる前記燐不純物拡散層を形成する膜厚に形成さ
れることを特徴とする。
本発明の作用を述べれば、シリコン基板表面に蓄積され
た高融点金属シリサイド薄膜は、シート抵抗の低減に寄
与する。例えばTiシリサイドにおいては、500Å程度の
深さで約10Ω/□のシート抵抗を持つ。さらに、スピン
・コーターによりSOPSGを塗布し、ベーク後、ハロジェ
ン・ランプを用いて短時間熱処理する拡散層の製造方法
は、スピン・コーターとハロジェン・ランプ炉の安価で
単純な装置を用いるために、LSIの製造コストの低減に
寄与する。しかも、熱処理が単時間で行なわれるため、
シリサイド下に形成される燐拡散層は、500Å以下の深
さも可能にし、浅い接合の形成に寄与する。燐の拡散係
数は、シリコン中よりシリサイド中でのほうが数桁大き
く、例えば、1000℃6秒のハロジェン・ランプ熱処理に
おいては、1000Å程度のシリサイド中を、SOPSG拡散源
から生じた燐が通過し、シリサイド下のシリコン基板中
に約300Å程度の燐拡散層が形成される。
た高融点金属シリサイド薄膜は、シート抵抗の低減に寄
与する。例えばTiシリサイドにおいては、500Å程度の
深さで約10Ω/□のシート抵抗を持つ。さらに、スピン
・コーターによりSOPSGを塗布し、ベーク後、ハロジェ
ン・ランプを用いて短時間熱処理する拡散層の製造方法
は、スピン・コーターとハロジェン・ランプ炉の安価で
単純な装置を用いるために、LSIの製造コストの低減に
寄与する。しかも、熱処理が単時間で行なわれるため、
シリサイド下に形成される燐拡散層は、500Å以下の深
さも可能にし、浅い接合の形成に寄与する。燐の拡散係
数は、シリコン中よりシリサイド中でのほうが数桁大き
く、例えば、1000℃6秒のハロジェン・ランプ熱処理に
おいては、1000Å程度のシリサイド中を、SOPSG拡散源
から生じた燐が通過し、シリサイド下のシリコン基板中
に約300Å程度の燐拡散層が形成される。
第1図は、本発明の実施例における、拡散層形成を行な
う半導体装置製造の断面図である。シリコン基板1上
に、シリサイド薄膜2を形成し、SOPSG3をスピン・コー
ターにより塗布後、ハロジェン・ランプ4を用いて短時
間熱処理を行なっている。5はシリコン基板への光の照
射が均一になるように設計されたミラーである。第4図
は、本発明による製造方法で形成された浅い燐拡散接合
の断面図である。第1図に示した熱処理により、SOPSG
中の燐が、シリサイド2下のシリコン基板領域7に拡散
している。第2図・第3図は、従来技術によりN型拡散
層形成を行なう半導体装置製造方法を示した断面図であ
る。従来技術では、シリコン基板1中に、イオン注入装
置を用いて31P+イオン6を注入(第2図)後、ハロジェ
ン・ランプ4により熱処理を行ない(第3図)、N型拡
散接合7を形成している。この時、イオン6を注入する
ためのイオン注入装置は、高価で、装置が複雑なため稼
働率も低い。このため従来の拡散層形成製造費が非常に
高価である。さらに、燐の固溶限界のため、N型拡散層
の抵抗率が制限され、接合が浅くなると、拡散抵抗が大
きくなる。また、イオン注入は、シリコン基板の結晶性
を破壊するため、イオン注入時の結晶欠陥は、燐不純物
分布より500Å以上深く存在し、熱処理による欠陥回復
に伴う、燐不純物の増速拡散が生じ、500Å以上の浅い
接合形成ができない。以上の3点が、VLSIの製造過程に
おいて、VLSIの低コスト化,高速化,高集積化を防げる
原因となる。一方、第1図,第4図に示した本発明によ
る製造方法では、イオン注入装置に代わりSOPSGを用
い、イオン注入法に代わり、高温短時間熱拡散法を用
い、シート抵抗の低減のためシリサイド薄膜層を形成し
ているため、製造が安価にでき、シート抵抗の小さい浅
い接合が可能になる。製造装置の低コスト化はVLSIを低
コストにし、浅い接合はVLSIの微細化を可能にし、低い
シート抵抗で浅い接合はVLSIの高速化を可能にする。
う半導体装置製造の断面図である。シリコン基板1上
に、シリサイド薄膜2を形成し、SOPSG3をスピン・コー
ターにより塗布後、ハロジェン・ランプ4を用いて短時
間熱処理を行なっている。5はシリコン基板への光の照
射が均一になるように設計されたミラーである。第4図
は、本発明による製造方法で形成された浅い燐拡散接合
の断面図である。第1図に示した熱処理により、SOPSG
中の燐が、シリサイド2下のシリコン基板領域7に拡散
している。第2図・第3図は、従来技術によりN型拡散
層形成を行なう半導体装置製造方法を示した断面図であ
る。従来技術では、シリコン基板1中に、イオン注入装
置を用いて31P+イオン6を注入(第2図)後、ハロジェ
ン・ランプ4により熱処理を行ない(第3図)、N型拡
散接合7を形成している。この時、イオン6を注入する
ためのイオン注入装置は、高価で、装置が複雑なため稼
働率も低い。このため従来の拡散層形成製造費が非常に
高価である。さらに、燐の固溶限界のため、N型拡散層
の抵抗率が制限され、接合が浅くなると、拡散抵抗が大
きくなる。また、イオン注入は、シリコン基板の結晶性
を破壊するため、イオン注入時の結晶欠陥は、燐不純物
分布より500Å以上深く存在し、熱処理による欠陥回復
に伴う、燐不純物の増速拡散が生じ、500Å以上の浅い
接合形成ができない。以上の3点が、VLSIの製造過程に
おいて、VLSIの低コスト化,高速化,高集積化を防げる
原因となる。一方、第1図,第4図に示した本発明によ
る製造方法では、イオン注入装置に代わりSOPSGを用
い、イオン注入法に代わり、高温短時間熱拡散法を用
い、シート抵抗の低減のためシリサイド薄膜層を形成し
ているため、製造が安価にでき、シート抵抗の小さい浅
い接合が可能になる。製造装置の低コスト化はVLSIを低
コストにし、浅い接合はVLSIの微細化を可能にし、低い
シート抵抗で浅い接合はVLSIの高速化を可能にする。
第5図から第8図は、本発明によるN型拡散層の形成方
法をMOS・FETのソース・ドレイン及びゲートに適用した
場合の工程断面図である。第5図において、シリコン基
板1上には、ゲート酸化膜8,多結晶シリコンゲート電極
10及びサイド・ウォール絶縁膜SiO29が形成されてい
る。第6図において、ゲート電極,ソース及びドレイン
上に選択的に高融点金属または高融点金属層11を形成す
る。第7図では、基板にSOPSG12をスピン・コーターに
て塗布する。ベークし、ハロジェン・ランプによる高温
短時間熱処理を行なうことにより、第8図に示すような
浅いN型拡散層を持つMOS.FETが出来る。第8図のMOS.F
ETでは、ソース・ドレイン領域において、シート抵抗の
小さいシリサイド11に浅い燐拡散接合層12が覆われてい
る。さらに、ゲート電極多結晶シリコン表面層にもシリ
サイド層が形成されている。このため、浅い接合は、接
合容量を小さくし、MOS.FETのスイッチングを速くする
と同時にMOS・FETの微細化が可能になる。さらに、ソー
ス・ドレイン及びゲート電極のシリサイド層は各々のシ
ート抵抗を小さくしMOS・FETのスイッチング速度に寄与
する。
法をMOS・FETのソース・ドレイン及びゲートに適用した
場合の工程断面図である。第5図において、シリコン基
板1上には、ゲート酸化膜8,多結晶シリコンゲート電極
10及びサイド・ウォール絶縁膜SiO29が形成されてい
る。第6図において、ゲート電極,ソース及びドレイン
上に選択的に高融点金属または高融点金属層11を形成す
る。第7図では、基板にSOPSG12をスピン・コーターに
て塗布する。ベークし、ハロジェン・ランプによる高温
短時間熱処理を行なうことにより、第8図に示すような
浅いN型拡散層を持つMOS.FETが出来る。第8図のMOS.F
ETでは、ソース・ドレイン領域において、シート抵抗の
小さいシリサイド11に浅い燐拡散接合層12が覆われてい
る。さらに、ゲート電極多結晶シリコン表面層にもシリ
サイド層が形成されている。このため、浅い接合は、接
合容量を小さくし、MOS.FETのスイッチングを速くする
と同時にMOS・FETの微細化が可能になる。さらに、ソー
ス・ドレイン及びゲート電極のシリサイド層は各々のシ
ート抵抗を小さくしMOS・FETのスイッチング速度に寄与
する。
以上述べたように、本発明によれば、シリサイド表面上
にSOPSGを形成し、ハロジェン・ランプ熱処理を行なう
ことにより、安価にシート抵抗の低い浅いN型拡散接合
層を形成が可能になり、特に、MOS・FETに適用した場
合、低コスト,高速度かつ高集積化されたVLSIの製造方
法を提供することができる。
にSOPSGを形成し、ハロジェン・ランプ熱処理を行なう
ことにより、安価にシート抵抗の低い浅いN型拡散接合
層を形成が可能になり、特に、MOS・FETに適用した場
合、低コスト,高速度かつ高集積化されたVLSIの製造方
法を提供することができる。
第1図,第4図……本発明によるN型拡散層形成工程の
断面図 第2図,第3図……従来技術によるN型拡散層形成工程
断面図 第5図,第6図,第7図,第8図……本発明によるN型
拡散層形成技術のMOSFETへの適用工程断面図 1……シリコン基板 2……シリサイド 3……SOPSG 4……ハロジェン・ランプ 5……ミラー 6……31P+イオン 7……燐拡散層 8……ゲート酸化膜 9……サイド・ワールSiO2 10……多結晶シリコン 11……シリサイド 12……燐拡散層
断面図 第2図,第3図……従来技術によるN型拡散層形成工程
断面図 第5図,第6図,第7図,第8図……本発明によるN型
拡散層形成技術のMOSFETへの適用工程断面図 1……シリコン基板 2……シリサイド 3……SOPSG 4……ハロジェン・ランプ 5……ミラー 6……31P+イオン 7……燐拡散層 8……ゲート酸化膜 9……サイド・ワールSiO2 10……多結晶シリコン 11……シリサイド 12……燐拡散層
Claims (1)
- 【請求項1】(a)単結晶シリコン層または多結晶シリ
コン層上に高融点金属シリサイド層を形成する工程と、 (b)前記高融点金属シリサイド層上に、スピン・コー
ターにより燐不純物を含んだケイソ化合物を含む有機溶
剤を塗布し、500℃以下の低温でベークすることにより
燐不純物含有層を形成する工程と、 (c)ハロジェン・ランプにより900℃以上の短時間高
温熱処理を行い、前記燐不純物含有層中の燐不純物を、
前記高融点金属シリサイド層を通して、前記高融点金属
シリサイド層下の前記単結晶シリコン層または前記多結
晶シリコン層中に拡散させることにより燐不純物拡散層
を形成する工程とを含み、 前記高融点金属シリサイト層が、500Å以下の深さとな
る前記燐不純物拡散層を形成する膜厚に形成されること
を特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59192301A JPH0719759B2 (ja) | 1984-09-13 | 1984-09-13 | 半導体装置の製造方法 |
US06/756,895 US4669176A (en) | 1984-07-30 | 1985-07-19 | Method for diffusing a semiconductor substrate through a metal silicide layer by rapid heating |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59192301A JPH0719759B2 (ja) | 1984-09-13 | 1984-09-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6187322A JPS6187322A (ja) | 1986-05-02 |
JPH0719759B2 true JPH0719759B2 (ja) | 1995-03-06 |
Family
ID=16288995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59192301A Expired - Lifetime JPH0719759B2 (ja) | 1984-07-30 | 1984-09-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0719759B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5308790A (en) * | 1992-10-16 | 1994-05-03 | Ncr Corporation | Selective sidewall diffusion process using doped SOG |
US5322805A (en) * | 1992-10-16 | 1994-06-21 | Ncr Corporation | Method for forming a bipolar emitter using doped SOG |
US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
US5340752A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method for forming a bipolar transistor using doped SOG |
US5312512A (en) * | 1992-10-23 | 1994-05-17 | Ncr Corporation | Global planarization using SOG and CMP |
JP2699845B2 (ja) * | 1993-12-22 | 1998-01-19 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55110036A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Method for preparation of semiconductor device |
JPS58168221A (ja) * | 1982-03-29 | 1983-10-04 | Toshiba Corp | 半導体装置の製造方法 |
JPS58223320A (ja) * | 1982-06-22 | 1983-12-24 | Ushio Inc | 不純物拡散方法 |
JPS59105366A (ja) * | 1982-12-08 | 1984-06-18 | Oki Electric Ind Co Ltd | Mos型トランジスタの製造方法 |
-
1984
- 1984-09-13 JP JP59192301A patent/JPH0719759B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6187322A (ja) | 1986-05-02 |
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