JPH0870053A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0870053A
JPH0870053A JP7081185A JP8118595A JPH0870053A JP H0870053 A JPH0870053 A JP H0870053A JP 7081185 A JP7081185 A JP 7081185A JP 8118595 A JP8118595 A JP 8118595A JP H0870053 A JPH0870053 A JP H0870053A
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Abstract

(57)【要約】 【目的】 トランジスタのＮＭＯＳ上とＰＭＯＳ上でシ
リサイド化反応を同じにし、低抵抗シリサイド膜を形成
する。 【構成】 シリコン基板１上に、ゲート電極７１、８１
とソース及びドレイン領域７、８を形成する。その後、
ジシランを用いた化学的気相成長法により、シリコン表
面にのみ選択的に、かつ不純物量が１０19cm-3台以下、
膜厚５０nm以下のシリコン膜９を堆積する。次に、ヒ素
をイオン注入して、シリコン膜９とシリコン基板１及び
ゲートポリシリコン膜７１、８１をアモルファス化す
る。基板上にチタン膜を堆積した後、熱処理によりチタ
ンシリサイド膜１０を形成する。その後、絶縁膜上に未
反応で残るチタン膜１１を選択的に除去する。本発明で
は、不純物を低濃度にしか含まず、しかもアモルファス
化したシリコンとチタン膜との反応となり、微細ゲート
電極上でも低抵抗のチタンシリサイド膜が形成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関わり、特にゲート電極上及びソース領域とドレイン
領域上の少なくとも一部に金属シリサイド膜を有する相
補型電界効果トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】集積回路を構成するＭＯＳＦＥＴにおい
ては、ゲート長の微細化が進んでいる。微細ゲート長を
有するＭＯＳＦＥＴでは、ゲート電極あるいはソース領
域とドレイン領域の寄生抵抗が、デバイスのチャネル抵
抗に比較して相対的に大きくなり、ドレイン電流が減少
する問題点がある。
【０００３】上記のデバイス特性の劣化を防ぐために、
ゲート電極が金属シリサイド膜とポリシリコン膜の２層
構造であるポリサイド構造ＭＯＳＦＥＴあるいはゲート
ポリシリコン上とソース及びドレイン領域の基板シリコ
ン上に金属シリサイド膜を同時に形成するサリサイド構
造ＭＯＳＦＥＴが提案されている。
【０００４】図４は、ポリサイド構造ＣＭＯＳデバイス
の製造方法を説明している。
【０００５】まず、シリコン半導体基板１上にＰウェル
２とｎウェル３さらに素子分離領域４を形成する。
【０００６】次に、ゲート酸化膜５を熱酸化法により形
成し、ゲート電極となるポリシリコン膜を堆積する。ポ
リシリコンへのリンを拡散し、その後、タングステンシ
リサイド膜１３をスパッタ法により堆積し、異方性エッ
チングによりゲート電極７２を形成した後、化学的気相
堆積法（ＣＶＤ）法により基板上にシリコン酸化膜を堆
積し、さらに異方性エッチングを実施し、ゲート電極側
面に酸化膜スペーサー６を形成する。
【０００７】その後、ソース／ドレイン領域９にＮＭＯ
Ｓ領域のソース及びドレイン領域にはｎ型の不純物を、
ＰＭＯＳ領域のソース及びドレイン領域にはｐ型の不純
物を、イオン注入法にて導入する（ａ図）。
【０００８】さらに、ソース／ドレイン領域９の抵抗を
下げる為に、基板上に金属膜１０を堆積した（ｂ図）
後、ソース／ドレイン領域上に自己整合的に金属シリサ
イド膜１０を形成する（ｃ図）。絶縁膜上の未反応金属
膜１１は、ウェットエッチングにより選択的に除去する
ことで、ＣＭＯＳ上のシリサイド膜を完成する（ｄ
図）。
【０００９】また、図５は、サリサイド構造ＣＭＯＳデ
バイスの製造方法を説明している。
【００１０】まず、シリコン半導体基板１上にｐウェル
２とｎウェル３さらに素子分離領域４を形成する。
【００１１】次に、ゲート酸化膜５を熱酸化法により形
成し、ゲート電極となるポリシリコン膜を堆積する。異
方性エッチングによりゲート電極７１、８１を形成した
後、化学的気相堆積法により基板上にシリコン酸化膜を
堆積した後、異方性エッチングを実施し、ゲート電極側
面に酸化膜スペーサー６を形成する。
【００１２】その後、ＮＭＯＳ領域のソース及びドレイ
ン領域７にｎ型の不純物を、ＰＭＯＳ領域のソース及び
ドレイン領域８にｐ型の不純物をイオン注入法で導入す
る（ａ図）。
【００１３】さらに、ゲート電極とソース及びドレイン
領域の抵抗を下げる為に、基板上に金属膜１５を堆積し
た後、熱処理を行い、ゲート電極とソース及びドレイン
領域上に自己整合的に金属シリサイド膜１０を形成す
る。絶縁膜上の未反応金属膜１１は、過酸化水素水系の
ウェットエッチングにより選択的に除去することで、Ｃ
ＭＯＳ上のシリサイド膜を完成する。
【００１４】
【発明が解決しようとする課題】しかしながら、１９９
３・固体素子材料コンファレンス（ＳＳＤＭ）の４５８
〜４６０頁に報告されているように、サリサイド構造Ｃ
ＭＯＳデバイスでは、ゲート長の微細化につれて、ゲー
ト電極上の金属シリサイド膜の電気抵抗が高くなるとい
う問題があった。
【００１５】また、１９８７・ジャーナル・オブ・アプ
ライド・フィジクス（Ｊ．ｏｆ Ａｐｐｌ．Ｐｈｙ
ｓ．）第６１巻５１１０〜５１１７頁に報告されている
ように、シリサイド反応は下地シリコン中の不純物の種
類と濃度に依存する。
【００１６】従って、図４、図５に示すＣＭＯＳ構造形
成プロセスでは、シリサイド反応は下地シリコン中の不
純物を導入した後に実施されることと、ＰＭＯＳＦＥＴ
とＮＭＯＳＦＥＴとで同時に金属シリサイドを形成する
ことに起因して、同じ膜厚のシリサイド膜が得られない
という問題があった。
【００１７】さらに別の問題点として、デバイスの微細
化に伴ってデバイス性能を向上するために、ソース領域
とドレイン領域の接合深さが浅くなりつつあるため、ソ
ース領域とドレイン領域上に膜厚の厚い金属シリサイド
膜を形成することは、困難となりつつある。
【００１８】この問題点を解決する方法としては、ソー
ス領域とドレイン領域上にシリコン膜をせり上げて、実
際の接合深さは深いものの、短チャネル効果に影響する
実効的な接合深さを浅くする構造が、特開昭６０−１４
４６１号公報「相補型絶縁ゲート電界効果トランジス
タ」や特開昭６０−１２８６５８号公報「半導体装置」
や特開昭６１−３４６１号公報「半導体装置の製造方
法」に記載されている。
【００１９】しかし、せり上げ構造では、ゲート電極と
ドレイン領域が隣接する為に寄生容量が増加する、ソー
ス及びドレイン領域の接合深さを制御性良く形成するこ
とが困難である、ソース及びドレイン領域の不純物導入
後に金属シリサイド膜を形成するので、シリサイド膜が
形成されにくいという問題点は、依然解決されていな
い。
【００２０】本発明は、上記問題点を解消しうる相補形
電界効果トランジスタ構造を容易に実現しうる新規な製
造方法を提供する事を目的とする。
【００２１】
【課題を解決するための手段】本発明は、素子分離領域
を形成したシリコン半導体基板上に、ゲート絶縁膜を介
してシリコンゲートを形成する工程と、ゲート側面に絶
縁膜を形成する工程と、イオン注入を行いＮチャネル型
及びＰチャネル型電界効果トランジスタのゲート、ソー
ス・ドレインとなる領域に不純物を導入する工程と、基
板上のシリコン表面に、選択的に、不純物濃度が１０19
cm-3台以下のシリコン薄膜を堆積する工程と、イオン注
入してこのシリコン膜、ゲート及び基板をアモルファス
化する工程と、金属膜を堆積し熱処理して金属シリサイ
ド膜を形成し、未反応で残る絶縁膜上の金属膜を除去す
る工程を含むことを特徴とする半導体装置の製造方法で
ある。
【００２２】シリコンゲートに代えてシリコンと金属シ
リサイドの積層膜を用いてもよい。また、ゲート側壁だ
けでなくゲートの上面にも絶縁膜を形成してもよい。
【００２３】さらに、基板上のシリコン表面に、選択的
にシリコン膜を堆積するのに、ジシランガスまたはシラ
ンガスを用いた反応律速モードの化学的気相成長法を用
いてもよい。
【００２４】
【作用】本発明は、シリコン内でのシリサイド化反応に
関する実験事実に基づくものである。シリコン中の不純
物がヒ素であり、かつ濃度が５×１０19cm-3以上である
場合、シリコンと金属膜によるシリサイド化反応は抑制
され、金属シリサイド膜は形成されにくい。
【００２５】しかし、シリコン中の不純物がヒ素であっ
ても、ヒ素濃度が１×１０19cm-3未満である場合、シリ
コン中の不純物がボロンの場合、あるいはシリコン中に
不純物が存在しない場合、シリサイド化反応はあまり抑
制されない。図６はシリコン中の不純物と同一の熱処理
により形成されるシリサイド膜のシート抵抗の関係を示
したものである。従って、金属シリサイド膜をシリコン
上に形成する最適の下地構造は、不純物を含まないシリ
コンである。
【００２６】しかしながら、通常のＣＭＯＳ構造形成工
程では、金属シリサイド形成は、ソース及びドレイン領
域への不純物導入後に行われるので、不純物を含まない
シリコンとのシリサイド化反応は不可能であった。
【００２７】本発明では、ゲート電極とソース及びドレ
イン領域への不純物導入後でも、不純物を含まないある
いは濃度の低いシリコンと金属膜とでシリサイド形成反
応が生じる製造方法を構成する為に、シリコン選択成長
を用いるものである。
【００２８】すなわち、本発明では、ゲートポリシリコ
ン及びソース及びドレイン領域の不純物が、選択成長す
るシリコン中に拡散しない低温でのシリコン選択成長を
用いる。その結果、ゲート電極とソース及びドレイン領
域への不純物導入後に、ゲート電極とソース及びドレイ
ン領域上に不純物を含まないシリコン膜を堆積すること
が可能であり、金属シリサイド膜を形成する下地構造と
して、不純物を含まないシリコンを用いることができ
る。
【００２９】ここで、ノンドープシリコン層を形成する
方法としては、ジシランガスを用いた超高真空気相成長
技術を用いる。
【００３０】この技術は、酸素及び水の蒸気圧が極めて
低い超高真空雰囲気下では低温でシリコンの選択成長が
可能である。また、本発明では、Ｓｉ（１００）単結晶
上とポリシリコン上に同一膜厚のノンドープシリコン層
を成長する必要がある。ポリシリコン表面には種々の面
方位が存在し、そのため単結晶表面と成長速度が異な
る。本発明では選択成長を反応律速モードとすることに
より膜成長速度の基板面方位依存性を消失させる新しい
成長モードを利用する。一例として、低温でジシランガ
ス流量を大きくしてシリコン成長を行うことにより、選
択成長の基板面方位依存性を消失させることができる。
【００３１】図７に成長温度を一定にした場合のジシラ
ン流量とＳｉ（１００）及びポリシリコンの成長速度の
比較を示す。この条件を用いることによって、ソース及
びドレイン領域とゲートポリシリコン領域に同一厚のノ
ンドープシリコン層を成長することが可能である。
【００３２】さらに、微細領域でのシリサイド化反応を
促進するために、選択成長したシリコン膜とシリコン基
板を、イオン注入法によりアモルファス化する方法も用
いている。
【００３３】図８は、アモルファス化を行わない場合と
行った場合の形成される金属シリサイド膜のシート抵抗
の線幅依存性を示す。アモルファス化により、金属シリ
サイド膜のシート抵抗が下がっており、アモルファス化
がシリサイド化反応の促進に有効であることが示されて
いる。さらに、下地シリコンとして、ノンドープシリコ
ンを用いることにより、シリコン線幅が０．５μm 以下
でも低抵抗のシリサイド膜が形成できることが示されて
いる。
【００３４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００３５】図１は本発明に述べたＭＯＳＦＥＴの製造
方法の一実施例を示した模式的断面図である。
【００３６】ｐウェル２、ｎウェル３と素子分離領域４
を形成したシリコン基板１上に、ゲート酸化膜５を熱酸
化法により形成し、ノンドープシリコン膜を堆積し、異
方性エッチングによりゲート電極を形成する。その後化
学的気相成長法により基板上にシリコン酸化膜を堆積
し、さらに異方性エッチングを施し、ゲート電極側面に
酸化膜スペーサー６を形成する。
【００３７】その後、ＮＭＯＳ領域のゲート電極７１と
ソース及びドレイン領域７にはヒ素を、ＰＭＯＳ領域の
ゲート電極８１とソース及びドレイン領域８には二フッ
化ボロンをイオン注入法にて導入する（ａ図）。
【００３８】次に、基板を真空チャンバに入れ、１×１
０-9ｔｏｒｒまで排気し、次に１ｓｃｃｍのジシランガ
スを注入する。また、基板を６６０℃まで加熱する。す
ると単結晶上とポリシリコン上でのみシリコン膜９が成
長し、しかも、成長速度が単結晶上とポリシリコン上で
１．２オングストローム／秒と等しくなる（ｂ図）。成
長したシリコン中の不純物量は５×１０18cm-3、膜厚は
３０nmであった。
【００３９】次に、加速電圧が３０ｋｅＶ、ドーズ量が
３Ｅ１４cm-2の条件でヒ素を用いたイオン注入法によ
り、選択成長したシリコン膜９とシリコン基板７、８及
びゲートポリシリコン膜７１、８１をアモルファス化す
る。
【００４０】さらに、図１（ｃ）に示すように、基板上
にスパッタ法により、チタン膜を３０nm堆積した後、６
５０℃で１０秒間のランプ・アニール法により、ゲート
電極とソース及びドレイン領域上に自己整合的にチタン
シリサイド膜１０を形成する。
【００４１】本実施例のシリサイド化反応では、ゲート
電極とソース及びドレイン領域への不純物導入後に、ゲ
ート電極とソース及びドレイン領域上に不純物を含まな
いシリコン膜を堆積することとヒ素イオン注入によるア
モルファス化により、不純物を含まないアモルファス化
シリコン膜とチタン膜との反応となる。従って線幅が
０．５μm 以下の微細ゲート電極上でも低抵抗のチタン
シリサイド膜が形成される。絶縁膜上の未反応金属膜１
０は、過酸化水素水系のウェットエッチングにより選択
的に除去する。この後、さらに、８５０℃で１０秒間の
ランプ・アニール法により、ゲート電極とソース及びド
レイン領域のチタンシリサイド膜１０を低抵抗化するこ
とにより、図１（ｄ）に示すように、ＣＭＯＳ構造を形
成する。
【００４２】図２は、第二の実施例を示した模式的断面
図である。
【００４３】ｐウェル２、ｎウェル３と素子分離領域４
を形成したシリコン基板１上に、ゲート酸化膜５を熱酸
化法により形成し、ゲート電極となるポリシリコン膜を
化学的気相成長法により堆積した後、ポリシリコンにリ
ンを拡散し、その後、タングステンシリサイド膜１３を
スパッタ法により堆積する。
【００４４】その後異方性エッチングによりゲート電極
を形成した後、化学的気相成長法により基板上にシリコ
ン酸化膜を堆積し、さらに異方性エッチングを施し、ゲ
ート電極側面に酸化膜スペーサー６を形成し、その後
に、ＮＭＯＳ領域のソース及びドレイン領域７にはヒ素
を、ＰＭＯＳ領域のソース及びドレイン領域８には二フ
ッ化ボロンをイオン注入法にて導入する。
【００４５】次に、図２（ｂ）に示すように、６００℃
の条件でジシランを用いた化学的気相成長法により、基
板上のシリコン表面にのみ選択的に、かつ不純物量が１
０19cm-3台以下である膜厚５０nm以下のシリコン膜９を
堆積する。
【００４６】次に、加速電圧が３０ｋｅＶ、ドーズ量が
３Ｅ１４cm-2の条件でヒ素を用いたイオン注入法によ
り、選択成長したシリコン膜９とシリコン基板７、８及
びゲートポリシリコン膜７をアモルファス化する。
【００４７】さらに、図２（ｃ）に示すように、基板上
にスパッタ法により、チタン膜を５０nm堆積した後、６
５０℃で１０秒間のランプ・アニール法により、ソース
及びドレイン領域上に自己整合的にチタンシリサイド膜
１０を形成する。絶縁膜上の未反応金属膜１１は、過酸
化水素水系のウェットエッチングにより選択的に除去す
る。この後、さらに、８５０℃で１０秒間のランプ・ア
ニール法により、ソース及びドレイン領域のチタンシリ
サイド膜１０を低抵抗化することにより、図２（ｄ）に
示すように、ＣＭＯＳ構造を形成する。
【００４８】図３は、本発明の第三の実施例を示した模
式的断面図である。
【００４９】ｐウェル２、ｎウェル３と素子分離領域４
を形成したシリコン基板１上に、ゲート酸化膜５を熱酸
化法により形成し、ゲート電極となるポリシリコン膜を
化学的気相成長法により堆積した後、ポリシリコンにリ
ンを拡散し、その後、タングステンシリサイド膜１３を
スパッタ法により堆積し、その上部にシリコン酸化膜１
４を化学的気相成長法により堆積する。
【００５０】その後異方性エッチングによりシリコン酸
化膜１４とゲート電極を形成した後、化学的気相成長法
により基板上にシリコン酸化膜を堆積し、さらに異方性
エッチングを施し、ゲート電極側面に酸化膜スペーサー
６を形成し、その後に、ＮＭＯＳ領域のソース及びドレ
イン領域７にはヒ素を、ＰＭＯＳ領域のソース及びドレ
イン領域８には二フッ化ボロンをイオン注入法にて導入
した状態を示す。
【００５１】次に、図３（ｂ）に示すように、６００℃
の条件でジシランを用いた化学的気相成長法により、基
板上のシリコン表面にのみ選択的に、かつ不純物量が１
０19cm-3台、膜厚５０nmのシリコン膜９を堆積する。
【００５２】その後、二フッ化ボロン（ＢＦ2 ）を５×
１０14cm-2、５０ｋｅＶでイオン注入し、アモルファス
化する。
【００５３】さらに、図３（ｃ）に示すように、基板上
にスパッタ法により、チタン膜を６０nm堆積した後、６
９０℃で１５秒間のランプ・アニール法により、ソース
及びドレイン領域上に自己整合的にチタンシリサイド膜
１０を形成する。絶縁膜上の未反応金属膜１１は、過酸
化水素水系のウェットエッチングにより選択的に除去す
る。
【００５４】この後、さらに、８９０℃で１５秒間のラ
ンプ・アニール法により、ソース及びドレイン領域のチ
タンシリサイド膜１０を低抵抗化することにより、図３
（ｄ）のＣＭＯＳ構造を形成する。
【００５５】以上述べた実施例では、シリコン膜９を成
長するのにジシランを用いたがシランでもよい。
【００５６】また、アモルファス化させるためのイオン
注入にヒ素、二フッ化ボロンを使ったが、シリコン等で
もよい。
【００５７】また、シリサイドを形成する金属として実
施例ではチタンを使ったが、モリブデン、タングステ
ン、タンタル等でもよい。
【００５８】
【発明の効果】以上説明したように、本発明では、ゲー
ト電極幅が０．５μm 以下の微細ゲート電極上におい
て、低抵抗の金属シリサイド膜を形成することが可能で
ある。また、シリサイド化反応を生じる下地シリコン
は、選択堆積により形成され、かつイオン注入によりア
モルファス化された、不純物を含まない膜であるので、
シリサイド化反応が生じ易く、かつＣＭＯＳ構造におい
ては、ＮＭＯＳ側とＰＭＯＳ側とでシリサイド膜厚が同
じになるという利点を有する。
【００５９】さらに、デバイスの微細化に伴い、デバイ
ス性能を向上するために、ソース領域とドレイン領域の
接合深さが浅くなりつつあるため、ソース領域とドレイ
ン領域上に金属シリサイド膜を形成することは、困難と
なりつつある。しかし、本発明によれば、形成される金
属シリサイド膜の膜厚と接合深さとは関係がない。従っ
て、金属シリサイド膜の膜厚をゲート電極やソース領域
やドレイン領域の接合深さとは関係なく、決めることが
可能である。また、特開昭６０−１４４６１号公報「相
補型絶縁ゲート電界効果トランジスタ」や特開昭６０−
１２８６５６号公報「半導体装置」や特開昭６１−３４
６１号公報「半導体装置の製造方法」に記載されてい
る、せり上げ構造での問題点である、ゲート電極とドレ
イン領域が隣接する為に寄生容量が増加する、ソース及
びドレイン領域の接合深さを制御性良く形成することが
困難である、ソース及びドレイン領域の不純物導入後に
金属シリサイド膜を形成するので、シリサイド膜が形成
されにくいという問題点が解決されることは明らかであ
る。
【図面の簡単な説明】
【図１】本発明の第一の実施例を示した模式的断面図で
ある。
【図２】本発明の第二の実施例を示した模式的断面図で
ある。
【図３】本発明の第三の実施例を示した模式的断面図で
ある。
【図４】従来のポリサイド構造ＣＭＯＳの製造方法の一
例を示す模式的断面図である。
【図５】従来のサリサイド構造ＣＭＯＳの製造方法の一
例を示す模式的断面図である。
【図６】シリコン中のヒ素濃度と同一の熱処理により形
成されるシリサイド膜のシート抵抗の関係を示す図であ
る。
【図７】ジシランガスを用いた選択シリコン成長におけ
るポリシリコン上と単結晶シリコン上のシリコン堆積速
度を示す図である。
【図８】ポリシリコン膜のアモルファス化を行わない場
合と行った場合において形成されるチタンシリサイド膜
のシート抵抗の線幅依存性を示す図である。
【符号の説明】
１ シリコン基板 ２ ｐウェル ３ ｎウェル ４ 素子分離シリコン酸化膜 ５ ゲート酸化膜 ６ 酸化膜スペーサー ７ ＮＭＯＳトランジスタのソース及びドレイン領域 ７１ ヒ素を拡散されたポリシリコン・ゲート電極 ７２ リンを拡散されたポリシリコン・ゲート電極 ８ ＰＭＯＳトランジスタのソース及びドレイン領域 ８１ ボロンを拡散されたポリシリコン・ゲート電極 ９ 選択成長されたシリコン膜 １０ チタンシリサイド膜 １１ 未反応チタニウム膜 １３ タングステンシリサイド膜 １４ シリコン酸化膜 １５ 金属膜 ２０ 金属シリサイド膜 ２１ 未反応金属膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】素子分離領域を形成したシリコン半導体基
    板上に、ゲート絶縁膜を介してシリコンゲートを形成す
    る工程と、ゲート側面に絶縁膜を形成する工程と、イオ
    ン注入を行いＮチャネル型及びＰチャネル型電界効果ト
    ランジスタのゲート、ソース・ドレインとなる領域に不
    純物を導入する工程と、基板上のシリコン表面に、選択
    的に、不純物濃度が１０19cm-3台以下のシリコン薄膜を
    堆積する工程と、イオン注入してこのシリコン膜、ゲー
    ト及び基板をアモルファス化する工程と、金属膜を堆積
    し熱処理して金属シリサイド膜を形成し、未反応で残る
    絶縁膜上の金属膜を除去する工程を含むことを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】シリコンゲートに代えてシリコンと金属シ
    リサイドの積層膜を用いる請求項１に記載の半導体装置
    の製造方法。
  3. 【請求項３】ゲート側壁に絶縁膜を形成する工程に代え
    て、ゲートの側壁及び上面に絶縁膜を形成する工程を有
    する請求項１または２の半導体装置の製造方法。
  4. 【請求項４】基板上のシリコン表面に、選択的にシリコ
    ン膜を堆積するのに、ジシランガスまたはシランガスを
    用いた反応律速モードの化学的気相成長法を用いる請求
    項１、２または３に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107154A (en) * 1998-05-12 2000-08-22 United Microelectronics Corp. Method of fabricating a semiconductor embedded dynamic random-access memory device
KR100342394B1 (ko) * 2000-06-28 2002-07-02 황인길 반도체 소자의 제조 방법
US7220672B2 (en) 1997-10-01 2007-05-22 Kabushiki Kaisha Toshiba Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same
US8053289B2 (en) 2007-10-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for thin film transistor on insulator
JP2015185583A (ja) * 2014-03-20 2015-10-22 旭化成エレクトロニクス株式会社 フューズ素子の製造方法及び半導体装置の製造方法、チタンシリサイド膜の製造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720627B1 (en) * 1995-10-04 2004-04-13 Sharp Kabushiki Kaisha Semiconductor device having junction depths for reducing short channel effect
JPH09260656A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
KR100250744B1 (ko) * 1996-06-21 2000-05-01 김영환 반도체 소자의 폴리사이드층 형성 방법
US5885896A (en) * 1996-07-08 1999-03-23 Micron Technology, Inc. Using implants to lower anneal temperatures
TW328153B (en) * 1996-08-09 1998-03-11 United Microelectronics Corp The manufacturing method for improving property of salicide
KR100234700B1 (ko) * 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US6214658B1 (en) * 1996-12-09 2001-04-10 Texas Instruments Incorporated Self-aligned contact structure and method
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
JPH10223771A (ja) * 1997-02-12 1998-08-21 Yamaha Corp 半導体装置とその製造方法
KR100425147B1 (ko) * 1997-09-29 2004-05-17 주식회사 하이닉스반도체 반도체소자의제조방법
JP3104653B2 (ja) * 1997-10-15 2000-10-30 日本電気株式会社 半導体装置の製造方法
US6037204A (en) * 1998-08-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Silicon and arsenic double implanted pre-amorphization process for salicide technology
US6030863A (en) * 1998-09-11 2000-02-29 Taiwan Semiconductor Manufacturing Company Germanium and arsenic double implanted pre-amorphization process for salicide technology
US5998273A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region
US6025242A (en) * 1999-01-25 2000-02-15 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation
US6255214B1 (en) * 1999-02-24 2001-07-03 Advanced Micro Devices, Inc. Method of forming junction-leakage free metal silicide in a semiconductor wafer by amorphization of source and drain regions
US6117762A (en) * 1999-04-23 2000-09-12 Hrl Laboratories, Llc Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US7217977B2 (en) 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6630394B2 (en) * 2001-12-28 2003-10-07 Texas Instruments Incorporated System for reducing silicon-consumption through selective deposition
US6897535B2 (en) 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US6989302B2 (en) * 2003-05-05 2006-01-24 Texas Instruments Incorporated Method for fabricating a p-type shallow junction using diatomic arsenic
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
DE102005063462B4 (de) * 2004-09-22 2017-10-12 Infineon Technologies Ag Verfahren zur Herstellung einer dotierten Zone in einem Halbleiterkörper
US20070166936A1 (en) * 2006-01-19 2007-07-19 Po-Chao Tsao Pre-amorphization implantation process and salicide process
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
DE102006046363B4 (de) * 2006-09-29 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291932A (ja) * 1988-09-28 1990-03-30 Fujitsu Ltd 半導体装置の製造方法
JPH04101433A (ja) * 1990-08-20 1992-04-02 Nec Corp 半導体装置の製造方法
JPH0661180A (ja) * 1992-08-03 1994-03-04 Yamaha Corp 電極形成法
JPH06112158A (ja) * 1992-09-25 1994-04-22 Toshiba Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014461A (ja) * 1983-07-04 1985-01-25 Hitachi Ltd 相補型絶縁ゲート電界効果トランジスタの製造方法
JPS60128656A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体装置
JPS613461A (ja) * 1984-06-18 1986-01-09 Nec Corp 半導体装置の製造方法
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
JPH0680638B2 (ja) * 1990-07-05 1994-10-12 株式会社東芝 半導体装置の製造方法
US5156994A (en) 1990-12-21 1992-10-20 Texas Instruments Incorporated Local interconnect method and structure
US5236872A (en) * 1991-03-21 1993-08-17 U.S. Philips Corp. Method of manufacturing a semiconductor device having a semiconductor body with a buried silicide layer
US5432129A (en) * 1993-04-29 1995-07-11 Sgs-Thomson Microelectronics, Inc. Method of forming low resistance contacts at the junction between regions having different conductivity types

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291932A (ja) * 1988-09-28 1990-03-30 Fujitsu Ltd 半導体装置の製造方法
JPH04101433A (ja) * 1990-08-20 1992-04-02 Nec Corp 半導体装置の製造方法
JPH0661180A (ja) * 1992-08-03 1994-03-04 Yamaha Corp 電極形成法
JPH06112158A (ja) * 1992-09-25 1994-04-22 Toshiba Corp 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7220672B2 (en) 1997-10-01 2007-05-22 Kabushiki Kaisha Toshiba Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same
US7638432B2 (en) 1997-10-01 2009-12-29 Kabushiki Kaisha Toshiba Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same
US6107154A (en) * 1998-05-12 2000-08-22 United Microelectronics Corp. Method of fabricating a semiconductor embedded dynamic random-access memory device
KR100342394B1 (ko) * 2000-06-28 2002-07-02 황인길 반도체 소자의 제조 방법
US8053289B2 (en) 2007-10-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for thin film transistor on insulator
US8664722B2 (en) 2007-10-16 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with metal silicide layer
JP2015185583A (ja) * 2014-03-20 2015-10-22 旭化成エレクトロニクス株式会社 フューズ素子の製造方法及び半導体装置の製造方法、チタンシリサイド膜の製造方法

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