JPH09320988A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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邦子 宮川
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Abstract

(57)【要約】 【課題】 チタンシリサイドを用いたサリサイドプロセ
スにより製造する半導体装置において、耐熱性の高い、
チタンシリサイド膜の形成方法を提供する。 【解決手段】 不純物が拡散されたシリコン層１０７〜
１１０上に、１原子％以上、１０原子％以下のタングス
テンを含有したチタンを堆積し、その後、熱処理によ
り、タングステンを含有したＣ４９型構造のチタンシリ
サイド層を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チタンシリサイド
膜を電極又は配線として有する半導体装置及びその製造
方法に関し、特に、ゲート，ソース及びドレインを自己
整合的にシリサイド化することにより、低抵抗化を図る
ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）とその
製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置を形成するサリサイド
プロセスでは、チタンが用いられてきた。これは、高融
点金属シリサイドの中で、チタンシリサイドの電気抵抗
率が最も低いためである。
【０００３】図３は、従来のサリサイドプロセスを工程
順に示す縦断面図である。図３（ａ）に示されるように
Ｐ型シリコン基板３０１に、Ｎウェル３０２を既知の方
法により形成する。次いで、基板３０１の表面にフィー
ルド絶縁膜として酸化膜３０３を選択酸化法により形成
する。このフィールド酸化膜３０３に囲まれた活性領域
に、順次シリコン酸化膜などのゲート絶縁膜３０４と多
結晶シリコンを成長し、多結晶シリコンにリンを既知の
手法によりドープして多結晶シリコンの電気抵抗の低減
を図る。
【０００４】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチング法により、多結晶シリコン
をパターンニングしてゲート電極３０５を形成する。次
に、フォトリソグラフィー法とイオン注入法により、低
濃度のＮ型不純物拡散層３１３と低濃度のＰ型不純物拡
散層３１４を形成する。次いで、ゲート電極３０５の側
面にシリコン酸化膜あるいはシリコン窒化膜から構成さ
れるサイドウォール絶縁膜３０６を既知のＣＶＤ技術と
エッチング技術を用いて形成する。
【０００５】次に、図３（ｂ）に示されるようにフォト
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層３０７とＰ型不純物拡散層３０８を形成する。かく
してＬＤＤ構造としてＮ型ソース・ドレイン領域３０
７，Ｐ型ソース・ドレイン領域３０８が形成される。次
いで、ゲート電極である多結晶シリコンの表面と半導体
基板表面の自然酸化膜を除去し、チタン３０９をスパッ
タ堆積する。
【０００６】次に、図３（ｃ）に示されるように窒素雰
囲気中で７００℃以下の急速熱処理（以下、ＲＴＡとい
う）することにより、シリコンと接触するチタンのみを
シリサイド化し、Ｃ４９型構造のチタンシリサイド３１
０を形成する。またこの際、フィールド酸化膜３０３及
びサイドウォール３０６と接触するチタンと半導体基板
上のチタンの一部は窒化されて窒化チタン３１１とな
る。
【０００７】次に図３（ｄ）に示されるようにアンモニ
ア水及び過酸化水素水等の混合液などにより、選択的に
ウェットエッチングし、未反応チタンと窒化チタンのみ
を除去する。次いで、前述のＲＴＡよりも高温（８００
℃以上）のＲＴＡを行い、前記のＣ４９型構造のチタン
シリサイド３１０よりも電気抵抗率の低いＣ５４型構造
のチタンシリサイド３１２を形成する。
【０００８】次に、図３（ｅ）に示されるように層間絶
縁膜として不純物を含まないシリコン酸化膜３１５を堆
積し、続いてボロンあるいはリンなどの不純物を含んだ
シリコン酸化膜３１６を堆積し、この層間絶縁膜の焼き
しめを、８００℃程度の炉アニールにより行う。
【０００９】以上に示したサリサイドプロセスを用いる
ことにより、多結晶シリコン３０５，Ｎ型及びＰ型不純
物拡散層３０７，３０８の表面部分が自己整合的にシリ
サイド化されるために低抵抗化され、デバイスの高速化
が図れる。このサリサイドプロセスは、必要とする領域
に限って、選択的にシリサイド化できる利点がある。
【００１０】
【発明が解決しようとする課題】ところが、図３に示し
た従来の製造方法では、層間絶縁膜の焼きしめとして８
００℃程度の炉アニールを行う際、前記Ｃ５４構造を有
するチタンシリサイド膜が、島状に変形し、層抵抗値が
高くなると共に、そのばらつきも大きくなるという問題
点があった。
【００１１】そこで、この問題を解決するために、チタ
ンシリサイド膜中に、酸素やボロン（硼素）などをイオ
ン注入し、その後の熱処理により、酸化チタンや硼化チ
タンを形成することで、チタンシリサイド膜の耐熱性を
上げる方法が知られている（特開平３−８０５４２号公
報，１９９５年秋季応用物理学会予稿集Ｐ６７８）。
【００１２】しかしながら、これらの技術を用いても、
微細線幅上の薄膜化されたチタンシリサイドの耐熱性を
十分に確保することは難しい。
【００１３】以下、本原因について述べる。これらの技
術は、基本的には、前記、従来の技術と同様のプロセス
を用いているので、最終的に形成されるチタンシリサイ
ド膜は、Ｃ５４型構造のチタンシリサイド膜である。一
方、このＣ５４型構造のチタンシリサイド膜の結晶粒径
は、Ｃ４９型構造のチタンシリサイド膜の結晶粒径より
も、１０倍以上も大きい。
【００１４】図４は、非晶質シリコン上に、４０ｎｍの
チタンを堆積し、その後、６５０℃，３０秒の窒素雰囲
気中のＲＴＡを行った試料を、透過型電子顕微鏡によっ
て観察した、チタンシリサイドの結晶粒の構造であり、
丁度、チタンシリサイドがＣ４９型構造からＣ５４型構
造に相転移しているところを観察したものである。図中
の積層欠陥に起因した細かい縞模様のある小さい結晶粒
がＣ４９型構造のチタンシリサイドであり、大きい結晶
粒がＣ５４型構造のチタンシリサイドである。これよ
り、同じ熱処理の温度においても、Ｃ４９型構造とＣ５
４型構造のチタンシリサイドの結晶粒に大きな違いがあ
るのは明白である。ここで、チタンシリサイドの相転移
が６５０℃という比較的低い温度で起きているのは、非
晶質シリコンを用いているためである（マテリアル・リ
サーチ・ソサイエティ・シンポジウム・プロシーディン
グス，１９９０年，ＶＯＬ，１８１，Ｐ１６７〜Ｐ１７
２に開示されている）。
【００１５】また、ジャーナル・オブ・アプライド・フ
ィズィクス，１９９２年，Ｐ７２０〜Ｐ７２４より、チ
タンシリサイドの耐熱性は、粒径が小さいほど高くなる
ことが知られている。
【００１６】これらのことより、Ｃ５４型構造のチタン
シリサイド膜では、Ｃ４９構造のチタンシリサイドより
も比抵抗化は小さいが、結晶粒径については、非常に大
きくなってしまうために、本質的に耐熱性を十分に確保
することが難しい。
【００１７】本発明の目的は、耐熱性を十分に確保した
半導体装置とその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、電極または配線を有す
る半導体装置であって、電極または配線は、８００℃以
上の熱処理後においても安定に存在する、Ｃ４９型構造
のチタンシリサイド膜、あるいは、不純物を含むＣ４９
型構造のチタンシリサイド膜を用いたものである。
【００１９】また前記不純物がタングステンであり、チ
タン及びタングステンの総量に対するタングステンの濃
度が、１原子％以上、１０原子％以下である。
【００２０】また半導体基板上に選択的に形成される絶
縁膜間に、不純物であるタングステンを含有したＣ４９
型構造のチタンシリサイド層を形成するものである。
【００２１】また絶縁膜形成工程と、チタン堆積工程
と、シリサイド形成工程と、除去工程とを有する半導体
装置の製造方法であって、絶縁膜形成工程は、半導体基
板上の所定の領域に絶縁膜を選択的に形成する処理であ
り、チタン堆積工程は、基板全面にタングステンを含有
したチタン膜を堆積する処理であり、シリサイド形成工
程は、窒素雰囲気での急速熱処理により、前記選択的に
形成された絶縁膜間のシリコンの表面に、選択的にタン
グステンを含有したＣ４９型構造のチタンシリサイド層
を形成する処理であり、除去工程は、ウェットエッチン
グにより、タングステンを含有した窒化チタン膜を選択
的に除去する処理である。
【００２２】またチタン及びタングステンの総量に対す
る前記タングステンの濃度が、１原子％以上、１０原子
％以下である。
【００２３】また前記タングステンを含有したチタン膜
を堆積するチタン膜堆積工程は、所望の組成のタングス
テンとチタンの合金からなるターゲットを用いてスパッ
タ堆積を行うものである
【００２４】
【作用】前述のとおりに、従来の方法で形成したチタン
シリサイドは、粒径が非常に大きなＣ５４型構造の結晶
となり、本質的に、微細線幅上で耐熱性を確保すること
は難しい。
【００２５】本発明では、タングステンが含有したチタ
ンとシリコンを反応させることで、８００℃以上の熱処
理後においても、Ｃ５４型構造のチタンシリサイドに相
転移せず、安定に存在する、タングステンを含むＣ４９
型構造のチタンシリサイド膜を形成し、耐熱性の高い微
細線幅の電極、または微細な配線として用いるというも
のである。
【００２６】図５は、それぞれ膜厚３５ｎｍのチタン
（図中●印）あるいは、タングステンを５原子％含有す
るチタン（図中○印）とシリコンを各温度で３０秒間Ｒ
ＴＡを行って、反応させ形成したシリサイド膜の層抵抗
をみたものである。
【００２７】チタンとシリコンの反応により形成された
チタンシリサイドの場合には、ＲＴＡの温度が、７５０
℃で急激に層抵抗が低下し、その後抵抗値に変化がみら
れないのが判る。これは前述の通り、７５０℃で、Ｃ４
９型構造からＣ５４型構造に相転移し、比抵抗が下がっ
たためである。
【００２８】一方、タングステンを５原子％含有したチ
タンとシリコンの反応により形成されたチタンシリサイ
ドの場合には、ＲＴＡの温度が７００℃で層抵抗が下が
るものの、その後７００℃から１０００℃まで、層抵抗
値に大きな変化がみられないのが判る。透過型電子顕微
鏡による観察や、Ｘ線回折測定より調べた結果、タング
ステンを５原子％含有したチタンとシリコンの反応によ
り形成されたシリサイドは、結晶粒内にタングステンを
含有した、Ｃ４９型構造のチタンシリサイドであり、Ｃ
５４型構造のチタンシリサイドは、１０００℃のＲＴＡ
後も全く観測されなかった。
【００２９】図６には、タングステンを含有するチタン
とシリコンの反応により形成したシリサイド層の比抵抗
のタングステンの原子濃度依存性を示す。シリサイドの
比抵抗は、タングステンの濃度に敏感であり、１０原子
％以上で急激に増大する。
【００３０】従って、低抵抗のシリサイド膜を形成する
ためには、チタンの中のタングステンの濃度を１０原子
％以下にする必要がある。また、タングステンは、チタ
ンとシリコンの反応を抑制する働きがあり、タングステ
ンの濃度が、６０原子％以上では均一な膜を形成するこ
とが困難になり、更に、８０源％以上では均一な組成の
チタンとタングステンのシリサイドを形成するのが困難
なことが知られており、均一膜の形成のためには、チタ
ン中のタングステンの濃度を２０原子％以下にする必要
がある（ジャーナル・オブ・アプライド・フィズィク
ス，１９８２年，Ｐ６８９８〜Ｐ６９０５）。
【００３１】一方、図６に示されるように、タングステ
ンの濃度が１原子％では、シリサイドの比抵抗が、２０
μΩ ・ｃｍ程度となっている。これは、シリサイドの
結晶構造が、Ｃ４９型から、比抵抗の低いＣ５４型に相
転移したためである。それに対し、タングステンの濃度
が２原子％では、シリサイドの比抵抗が、４０μΩ・ｃ
ｍ程度となっており、シリサイドの結晶構造が、比抵抗
の高いＣ４９型であることがわかる。従って、Ｃ４９型
の結晶構造を、安定に形成するためには、チタン中のタ
ングステン濃度を、１原子％以上にする必要があること
が判る。以上の結果と、チタンシリサイド形成プロセス
のマージンも見込んだ上で、チタン中のタングステンの
濃度は１原子％以上、１０原子％以下が望ましいことが
判った。
【００３２】また、チタン膜中に、均一に、タングステ
ンを分布させるためには、タングステンを含有したチタ
ン合金のターゲットを用いて、スパッタ堆積するのがよ
い。また、本堆積方法を用いれば、ＲＴＡ後のチタンシ
リサイド膜中にも、均一にタングステンを分布させるこ
とが可能である。
【００３３】図７は、本発明の効果を示す図である。図
７（ａ）は、本発明に従い、チタンとタングステンの総
量に対し、５原子％のタングステンを含有するＣ４９構
造のチタンシリサイド膜を、線幅が０．２μｍのＮ型ゲ
ート電極上に形成したときの層抵抗と、その後、各温度
で炉アニールを１時間行った後の層抵抗が示されている
（図中○印）。
【００３４】図には、参考のため、従来の技術により、
Ｃ５４型構造のチタンシリサイドを、線幅が０．２μｍ
のＮ型ゲート電極上に形成したときの層抵抗と、その
後、各温度で炉アニールを１時間行った後の層抵抗も示
されている（図中●印）。
【００３５】これより、炉アニールを加えていない場合
の各シリサイド膜の層抵抗は、その比抵抗に起因して、
従来の技術で形成した方が低くなっている。
【００３６】しかしながら、７５０℃以上に熱処理を加
えた場合、従来の技術で形成したものの層抵抗は、急激
に上昇するのに対し、本発明により形成したものについ
ては、層抵抗に大きな変化はみられない。これは、前述
の通り、従来の技術で形成したシリサイド膜が、耐熱性
に乏しく、島状に変形したことによるものである。
【００３７】一方、本発明により形成したシリサイド膜
は、０．２μｍという微細な線幅であっても、８００℃
の熱処理に対し、十分な耐熱性を有していることが判
る。
【００３８】図７（ｂ）には、それぞれ、０．５μｍ幅
のＮ型拡散層上に、本発明（図中○印）と従来の技術
（図中●印）とにより形成したチタンシリサイドの層抵
抗と、熱処理によるその変化をみたものである。Ｎ型ゲ
ート電極上と同様に、従来の技術により形成したチタン
シリサイド膜の耐熱性はほとんどないのに対して、本発
明により形成したチタンシリサイド膜では、８００℃の
熱処理でも、十分耐熱性が確保されていることが判る。
【００３９】以上の結果より、本発明により形成した、
タングステンを含有したＣ４９構造のチタンシリサイド
膜が、十分な耐熱性を有しているのは明白である。
【００４０】また、本発明のプロセスでは、本質的に、
Ｃ５４型構造のチタンシリサイドは形成されないので、
従来の技術で必要であった、Ｃ４９型構造のチタンシリ
サイドをＣ５４型構造のチタンシリサイドに相転移させ
るための、第２のＲＴＡが必要なくなり、工程数が削減
され、プロセスコストの低減が図れるという利点もあ
る。
【００４１】
【発明の実施の形態】次に本発明の実施形態について図
面を用いて詳細に説明する。
【００４２】（実施形態１）図１は、本発明の実施形態
１を製造工程順に示した断面図である。
【００４３】図１（ａ）に示されるように、Ｐ型シリコ
ン基板１０１にＰチャンネル絶縁ゲートトランジスタが
形成される領域に、Ｎウェル１０２をイオン注入法によ
り形成する。次いで、シリコン半導体基板１０１の表面
に、フィールド絶縁膜として厚さ３００ｎｍのフィール
ド酸化膜１０３を選択酸化法により形成する。このフィ
ールド酸化膜１０３に囲まれた活性領域に、厚さ６ｎｍ
のゲート絶縁膜としてゲート酸化膜１０４を形成し、こ
の後ゲート電極材料として厚さ１５０ｎｍの多結晶シリ
コンを成長する。次いで、既知の方法であるフォトリソ
グラフィー法とドライエッチ法により、多結晶シリコン
をパターンニングしてゲート電極１０５を形成する。次
に、フォトリソグラフィー法とイオン注入法により、低
濃度のＮ型不純物拡散層１１４と低濃度のＰ型不純物拡
散層１１５を形成する。更に、全面に厚さ７０ｎｍのシ
リコン酸化膜を成長し、エッチバック法により、ゲート
電極１０５の側面にサイドウォール１０６を形成する。
【００４４】次に、図１（ｂ）に示されるようにフォト
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層１０７，Ｐ型不純物拡散層１０８，Ｎ型多結晶シリ
コンゲート１０９、及びＰ型多結晶シリコンゲート１１
０を形成する。イオン注入後は、窒素雰囲気中、９００
℃，２０分の熱処理により、シリコン結晶の回復と不純
物の活性化を行う。かくしてＬＤＤ構造としてＮ型ソー
ス・ドレイン領域１０７とＰ型ソース・ドレイン領域１
０８が形成される。
【００４５】次いで、ゲート電極である多結晶シリコン
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、厚さ３０ｎｍのタングステンを５原子％含有した
チタン１１１を半導体基板上にスパッタ堆積する。
【００４６】次に、図１（ｃ）に示されるように窒素雰
囲気中で６９０℃，３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみをシリサイ
ド化し、タングステンを含有したＣ４９型構造のチタン
シリサイド１１２を形成する。またこの際、フィールド
酸化膜及びサイドウォールと接触するタングステンを含
有したチタンと半導体基板上のタングステンを含有した
チタンの一部は窒化されて、タングステンを含有した窒
化チタン１１３となる。
【００４７】次に図１（ｄ）に示されるようにアンモニ
ア水及び過酸化水素水の混合液により、選択的にウェッ
トエッチングし、タングステンを含有した窒化チタンの
みを除去する。
【００４８】次に、図１（ｅ）に示されるように層間絶
縁膜として不純物を含まないシリコン酸化膜１１６を堆
積し、続いてボロンあるいはリンなどの不純物を含んだ
シリコン酸化膜１１７を堆積し、この層間絶縁膜の焼き
しめを、８００℃程度の炉アニールにより行う。
【００４９】ここで、チタン中のタングステンの濃度
を、５原子％としているが、前述のように、本発明は、
この濃度に限定されるものではなく、１原子％以上、１
０原子％以下ならばよい。
【００５０】また、タングステンは、チタンシリサイド
が、８００℃以上の熱処理後も、Ｃ４９型構造を維持さ
せるための不純物の１つにすぎないので、タングステン
以外の材料、例えば、ジルコニウム，ハフニウム，モリ
ブデン，クロム等も使用することができることは言うま
でもない。但し、プロセスの工数を増やさないために
は、タングステンのように、窒化チタンと一緒にエッチ
ングできる材料層を選択する方が望ましい。さらに、Ｍ
ＯＳトランジスタ以外の他のデバイスのシリサイド化に
も適用できる。
【００５１】更に、前述のように、タングステンは、チ
タンとシリコンの反応を抑制するというデメレットがあ
るので、これを補うため、タングステンを５原子％含有
したチタン１１１を堆積する前に、ヒ素イオンを３．０
×１０14ｃｍ-2の注入量及び３０ｋｅＶの加速電圧でイ
オン注入法を行い、各ソース・ドレイン領域１０７，１
０８及び各ゲート１０９，１１０の表面に、深さ３０ｎ
ｍの非晶質シリコン層を形成し、その後、４５０℃の基
板温度で、タングステンを５原子％含有したチタン１１
１を堆積すれば、シリサイド化反応が促進でき、より低
抵抗のチタンシリサイドが形成できる。
【００５２】（実施形態２）図２は、本発明の実施形態
２を製造工程順に示した断面図である。
【００５３】図２（ａ）に示されるようにＰ型シリコン
基板２０１にＰチャンネル絶縁ゲートトランジスタが形
成される領域に、Ｎウェル２０２をイオン注入法により
形成する。次いで、シリコン半導体基板２０１の表面部
分に、フィールド絶縁膜として厚さ３００ｎｍのフィー
ルド酸化膜２０３を選択酸化法により形成する。このフ
ィールド酸化膜２０３に囲まれた活性領域に、順次厚さ
６ｎｍのゲート酸化膜２０４を形成し、この後、ゲート
電極材料として厚さ１５０ｎｍの多結晶シリコン層２０
５を成長する。
【００５４】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチ法により、多結晶シリコン層２
０５をパターンニングしてゲート電極２０５を形成す
る。次に、フォトリソグラフィー法とイオン注入法によ
り、低濃度のＮ型不純物拡散層２１５と低濃度のＰ型不
純物拡散層２１６を形成する。更に、基板全面に厚さ７
０ｎｍのシリコン酸化膜を成長し、エッチバック法によ
り、ゲート電極２０５の側面にサイドウォール２０６を
形成する。
【００５５】次に、図２（ｂ）に示されるようにフォト
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層２０７，Ｐ型不純物拡散層２０８，Ｎ型多結晶シリ
コンゲート２０９、及びＰ型多結晶シリコンゲート２１
０を形成する。
【００５６】次いで、ゲート電極である多結晶シリコン
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、厚さ３０ｎｍのチタン２１１を半導体基板上にス
パッタ堆積する。
【００５６】次いで、ゲート電極である多結晶シリコン
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、厚さ３０ｎｍのチタン２１１を半導体基板上にス
パッタ堆積する。
【００５７】その後、図２（ｃ）に示されるように、本
発明に従い、Ｗイオンを３．０×１０14ｃｍ-2以上、
３．０×１０15ｃｍ-2以下の注入量及び１０ｋｅＶの加
速電圧でイオン注入法を行い、１原子％以上、１０原子
％以下のタングステンが含有したチタン２１２を形成す
る。
【００５８】次に、図２（ｄ）に示されるように窒素雰
囲気中で６９０℃，３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみをシリサイ
ド化し、タングステンを含有したＣ４９型構造のチタン
シリサイド２１３を形成する。またこの際、フィールド
酸化膜及びサイドウォールと接触するタングステンを含
有したチタンと半導体基板上のタングステンを含有した
チタンの一部は窒化されて、タングステンを含有した窒
化チタン２１４となる。
【００５９】次に図２（ｅ）に示されるようにアンモニ
ア水及び過酸化水素水の混合液により、選択的にウェッ
トエッチングし、窒化チタンのみを除去する。
【００６０】次に、図２（ｆ）に示されるように層間絶
縁膜として不純物を含まないシリコン酸化膜２１７を堆
積し、続いてボロンあるいはリンなどの不純物を含んだ
シリコン酸化膜２１８を堆積し、この層間絶縁膜の焼き
しめを、８００℃程度の炉アニールにより行う。
【００６１】本実施形態によれば、タングステンをイオ
ン注入法により、チタン中に導入するので、膜中に均一
に存在しないというデメリットはあるものの、数原子％
程度の、テングステンの濃度を正確に調節することが可
能となる。
【００６２】ここで、イオン注入により導入されたタン
グステンは、チタンシリサイドが、８００℃以上の熱処
理後も、Ｃ４９型構造を維持させるための不純物の１つ
にすぎないので、タングステン以外の材料、例えば、ジ
ルコニウム，ハフニウム，モリブデン，クロム等も使用
することができることは言うまでもない。但し、プロセ
スの工数を増やさないためには、タングステンのよう
に、窒化チタンと一緒にエッチングできる材料層を選択
する方が望ましい。さらに、ＭＯＳトランジスタ以外の
他のデバイスのシリサイド化にも適用できる。
【００６３】
【発明の効果】以上のように本発明によれば、層間絶縁
膜を焼きしめる際に、チタンシリサイド膜が島状に変形
し、高抵抗化するという問題を解決することができ、耐
熱性の高い、高信頼性のチタンシリサイド膜を用いた微
細電極あるいは微細配線が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態１を工程順に示した断面図で
ある。
【図２】本発明の実施形態２を工程順に示した断面図で
ある。
【図３】従来例を工程順に示した断面図である。
【図４】透過型電子顕微鏡により観察した、相転移過程
のチタンシリサイドの結晶粒構造を示す写真である。
【図５】本発明に従い、タングステンを５原子％含有し
たチタンとシリコンの反応により形成したシリサイド層
の層抵抗のＲＴＡ温度依存性を示す図である。
【図６】本発明に従い、所望の濃度のタングステンを含
有したチタンとシリコンの反応により形成したチタンシ
リサイドの比抵抗を示す図である。
【図７】本発明に従い、タングステンを５原子％含有し
たチタンとシリコンの反応により、（ａ）０．２μｍ幅
のＮ型ゲート電極上及び、（ｂ）０．５μｍ幅のＮ型拡
散層上に形成した、チタンシリサイドの層抵抗と熱処理
によるその変化を示す図である。
【符号の説明】
１０１ Ｐ型シリコン基板 １０２ Ｎウェル １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ サイドウォール １０７ Ｎ型不純物拡散層 １０８ Ｐ型不純物拡散層 １０９ Ｎ型多結晶シリコンゲート １１０ Ｐ型多結晶シリコンゲート １１１ タングステンを５原子％含有したチタン １１２ タングステンを含有したＣ４９型構造のチタン
シリサイド １１３ タングステンを含有した窒化チタン １１４ 低濃度のＮ型不純物拡散層 １１５ 低濃度のＰ型不純物拡散層 １１６ 不純物を含まないシリコン酸化膜 １１７ 不純物を含んだシリコン酸化膜 ２０１ Ｐ型シリコン基板 ２０２ Ｎウェル ２０３ フィールド酸化膜 ２０４ ゲート酸化膜 ２０５ ゲート電極 ２０６ サイドウォール ２０７ Ｎ型不純物拡散層 ２０８ Ｐ型不純物拡散層 ２０９ Ｎ型多結晶シリコンゲート ２１０ Ｐ型多結晶シリコンゲート ２１１ チタン ２１２ １原子％以下のタングステンが含有したチタン ２１３ タングステンを含有したＣ４９型構造のチタン
シリサイド ２１４ タングステンを含有した窒化チタン ２１５ 低濃度のＮ型不純物拡散層 ２１６ 低濃度のＰ型不純物拡散層 ２１７ 不純物を含まないシリコン酸化膜 ２１８ 不純物を含んだシリコン酸化膜 ３０１ Ｐ型シリコン基板 ３０２ Ｎウェル ３０３ フィールド酸化膜 ３０４ ゲート酸化膜 ３０５ ゲート電極 ３０６ サイドウォール ３０７ Ｎ型不純物拡散層 ３０８ Ｐ型不純物拡散層 ３０９ チタン ３１０ Ｃ４９型構造のチタンシリサイド ３１１ 窒化チタン ３１２ Ｃ５４型構造のチタンシリサイド ３１３ 低濃度のＮ型不純物拡散層 ３１４ 低濃度のＰ型不純物拡散層 ３１５ 不純物を含まないシリコン酸化膜 ３１６ 不純物を含んだシリコン酸化膜
フロントページの続き (72)発明者 三ケ木 郁 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電極または配線を有する半導体装置であ
    って、 電極または配線は、８００℃以上の熱処理後においても
    安定に存在する、Ｃ４９型構造のチタンシリサイド膜、
    あるいは、不純物を含むＣ４９型構造のチタンシリサイ
    ド膜を用いたものであることを特徴とする半導体装置。
  2. 【請求項２】 前記不純物がタングステンであり、チタ
    ン及びタングステンの総量に対するタングステンの濃度
    が、１原子％以上、１０原子％以下であることを特徴と
    する請求項１に記載の半導体装置。
  3. 【請求項３】 半導体基板上に選択的に形成される絶縁
    膜間に、不純物であるタングステンを含有したＣ４９型
    構造のチタンシリサイド層を形成することを特徴とする
    半導体装置の製造方法。
  4. 【請求項４】 絶縁膜形成工程と、チタン堆積工程と、
    シリサイド形成工程と、除去工程とを有する半導体装置
    の製造方法であって、 絶縁膜形成工程は、半導体基板上の所定の領域に絶縁膜
    を選択的に形成する処理であり、 チタン堆積工程は、基板全面にタングステンを含有した
    チタン膜を堆積する処理であり、 シリサイド形成工程は、窒素雰囲気での急速熱処理によ
    り、前記選択的に形成された絶縁膜間のシリコンの表面
    に、選択的にタングステンを含有したＣ４９型構造のチ
    タンシリサイド層を形成する処理であり、 除去工程は、ウェットエッチングにより、タングステン
    を含有した窒化チタン膜を選択的に除去する処理である
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 チタン及びタングステンの総量に対する
    前記タングステンの濃度が、１原子％以上、１０原子％
    以下であることを特徴とする請求項３叉は４に記載の半
    導体装置の製造方法。
  6. 【請求項６】 前記タングステンを含有したチタン膜を
    堆積するチタン堆積工程は、所望の組成のタングステン
    とチタンの合金からなるターゲットを用いてスパッタ堆
    積を行うものであることを特徴とする請求項４に記載の
    半導体装置の製造方法。
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