JPH0950997A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0950997A JPH0950997A JP7200679A JP20067995A JPH0950997A JP H0950997 A JPH0950997 A JP H0950997A JP 7200679 A JP7200679 A JP 7200679A JP 20067995 A JP20067995 A JP 20067995A JP H0950997 A JPH0950997 A JP H0950997A
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Abstract
(57)【要約】
【課題】 互いに異なる導電型の不純物の相互拡散やホ
ウ素の突き抜け等が抑えられ、このことにより良好なデ
バイス特性を有する半導体装置を得る。 【解決手段】 第１工程にてＳｉ基板１上のゲート酸化
膜７上に第１Poly−Ｓｉ膜８とａ−Ｓｉ膜９とをこの順
に形成し、次いで第２工程にてａ−Ｓｉ膜９に窒素をイ
オン注入し、第３工程にて熱処理によりａ−Ｓｉ膜９を
結晶化させて第２Poly−Ｓｉ膜１２を形成し、第１Poly
−Ｓｉ膜８と第２Poly−Ｓｉ膜１２とからなるPoly−Ｓ
ｉ膜１５を得る。続いて第４工程にて熱処理により、第
２Poly−Ｓｉ膜１２中の窒素をこの第２Poly−Ｓｉ膜１
２の結晶粒界に偏析させ、第５工程にて第２Poly−Ｓｉ
膜１２上にＷＳｉx 膜１３を形成する。なお、上記窒素
に替えてリンを用いてもよい。
ウ素の突き抜け等が抑えられ、このことにより良好なデ
バイス特性を有する半導体装置を得る。 【解決手段】 第１工程にてＳｉ基板１上のゲート酸化
膜７上に第１Poly−Ｓｉ膜８とａ−Ｓｉ膜９とをこの順
に形成し、次いで第２工程にてａ−Ｓｉ膜９に窒素をイ
オン注入し、第３工程にて熱処理によりａ−Ｓｉ膜９を
結晶化させて第２Poly−Ｓｉ膜１２を形成し、第１Poly
−Ｓｉ膜８と第２Poly−Ｓｉ膜１２とからなるPoly−Ｓ
ｉ膜１５を得る。続いて第４工程にて熱処理により、第
２Poly−Ｓｉ膜１２中の窒素をこの第２Poly−Ｓｉ膜１
２の結晶粒界に偏析させ、第５工程にて第２Poly−Ｓｉ
膜１２上にＷＳｉx 膜１３を形成する。なお、上記窒素
に替えてリンを用いてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基体上に絶
縁膜を介して形成されたポリシリコン膜とこの上層に形
成された金属膜または金属化合物膜とから構成された導
電部を有する半導体装置およびその製造方法に関し、特
にＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ）とそ
の製造に好適な半導体装置およびその製造方法に関する
ものである。
縁膜を介して形成されたポリシリコン膜とこの上層に形
成された金属膜または金属化合物膜とから構成された導
電部を有する半導体装置およびその製造方法に関し、特
にＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ）とそ
の製造に好適な半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】従来、この種の半導体装置としては、Ｎ
チャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャネル
ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成される
Complementary ＭＯＳトランジスタ（ＣＭＯＳ）が知ら
れている。ＣＭＯＳは、低消費電力・高速という特長を
有するため、メモリ・ロジックをはじめ多くのＬＳＩ構
成デバイスとして広く用いられている。またこれらＭＯ
ＳＦＥＴは、ＬＳＩの高集積化とともにそのゲート長が
ますます微細化されており、現在ではゲート長０．１μ
ｍ以下のＭＯＳＦＥＴの室温動作も確認されている。
チャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャネル
ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成される
Complementary ＭＯＳトランジスタ（ＣＭＯＳ）が知ら
れている。ＣＭＯＳは、低消費電力・高速という特長を
有するため、メモリ・ロジックをはじめ多くのＬＳＩ構
成デバイスとして広く用いられている。またこれらＭＯ
ＳＦＥＴは、ＬＳＩの高集積化とともにそのゲート長が
ますます微細化されており、現在ではゲート長０．１μ
ｍ以下のＭＯＳＦＥＴの室温動作も確認されている。
【０００３】ところで従来、上記ＰＭＯＳＦＥＴのゲー
ト電極には、プロセスが簡略であり、埋め込みチャネル
型である故に性能が高い等の理由から、ＮＭＯＳＦＥＴ
と同じくＮ+ 型が用いられていた。しかしながら、ディ
ープサブミクロン世代以降、埋め込みチャネル型では短
チャネル効果の抑制が困難であり、したがってＰＭＯＳ
ＦＥＴのゲート電極には、表面チャネル型となるＰ+ 型
を用いることが有効とされている。
ト電極には、プロセスが簡略であり、埋め込みチャネル
型である故に性能が高い等の理由から、ＮＭＯＳＦＥＴ
と同じくＮ+ 型が用いられていた。しかしながら、ディ
ープサブミクロン世代以降、埋め込みチャネル型では短
チャネル効果の抑制が困難であり、したがってＰＭＯＳ
ＦＥＴのゲート電極には、表面チャネル型となるＰ+ 型
を用いることが有効とされている。
【０００４】このようにＮＭＯＳＦＥＴのゲート電極を
Ｎ+ 型とし、ＰＭＯＳＦＥＴのゲート電極をＰ+ 型とす
るＣＭＯＳ、つまり同一の半導体基板上に異なる導電型
のゲート電極のＣＭＯＳを製造するには、ゲート電極形
成用の膜、例えばPoly−Ｓｉ膜のＮ+ 型とする箇所にヒ
素（Ａｓ）やリン（Ｐ）等のＮ型不純物をイオン注入
し、Ｐ+ 型とする箇所にホウ素（Ｂ）や二フッ化ホウ素
（ＢＦ2 ）等のＰ型不純物をイオン注入するといったよ
うに、イオン注入を打ち分けて行うのが普通である。
Ｎ+ 型とし、ＰＭＯＳＦＥＴのゲート電極をＰ+ 型とす
るＣＭＯＳ、つまり同一の半導体基板上に異なる導電型
のゲート電極のＣＭＯＳを製造するには、ゲート電極形
成用の膜、例えばPoly−Ｓｉ膜のＮ+ 型とする箇所にヒ
素（Ａｓ）やリン（Ｐ）等のＮ型不純物をイオン注入
し、Ｐ+ 型とする箇所にホウ素（Ｂ）や二フッ化ホウ素
（ＢＦ2 ）等のＰ型不純物をイオン注入するといったよ
うに、イオン注入を打ち分けて行うのが普通である。
【０００５】また、例えばゲート電極を、図３に示すよ
うにシリコン（Ｓｉ）基板５０上に形成されたポリシリ
コン（Poly−Ｓｉ）膜５３とこの上層に形成されたタン
グステンシリサイド（ＷＳｉx ）膜５４とからなるＷ−
ポリサイド構造とする場合には、従来では上記イオン注
入をＷＳｉx 膜５４の成膜後に行なう。この場合、ＮＭ
ＯＳＦＥＴ形成予定領域５５のPoly−Ｓｉ膜５３にＮ型
不純物（例えばリン）を高濃度にドーピングし、またＰ
ＭＯＳＦＥＴ形成予定領域５６のPoly−Ｓｉ膜５３にＰ
型不純物（例えばホウ素）を高濃度にドーピングする。
そしてその後、Ｓｉ基板５０に形成するソース領域、ド
レイン領域（以下、ソース／ドレイン領域と記す）（図
示略）の不純物を活性化するためのアニール等の高温熱
処理によって、ドーピングされたリンやホウ素を各領域
５５、５６のPoly−Ｓｉ膜５３中に拡散させる。
うにシリコン（Ｓｉ）基板５０上に形成されたポリシリ
コン（Poly−Ｓｉ）膜５３とこの上層に形成されたタン
グステンシリサイド（ＷＳｉx ）膜５４とからなるＷ−
ポリサイド構造とする場合には、従来では上記イオン注
入をＷＳｉx 膜５４の成膜後に行なう。この場合、ＮＭ
ＯＳＦＥＴ形成予定領域５５のPoly−Ｓｉ膜５３にＮ型
不純物（例えばリン）を高濃度にドーピングし、またＰ
ＭＯＳＦＥＴ形成予定領域５６のPoly−Ｓｉ膜５３にＰ
型不純物（例えばホウ素）を高濃度にドーピングする。
そしてその後、Ｓｉ基板５０に形成するソース領域、ド
レイン領域（以下、ソース／ドレイン領域と記す）（図
示略）の不純物を活性化するためのアニール等の高温熱
処理によって、ドーピングされたリンやホウ素を各領域
５５、５６のPoly−Ｓｉ膜５３中に拡散させる。
【０００６】なお、図３に示すＳｉ基板５０には予め、
ＮＭＯＳＦＥＴ形成予定領域５５、ＰＭＯＳＦＥＴ形成
予定領域５６のそれぞれを囲むようにしてフィールド酸
化膜５１が形成されており、また各領域５５、５６のＳ
ｉ基板５０表面にゲート酸化膜５２が形成されている。
ＮＭＯＳＦＥＴ形成予定領域５５、ＰＭＯＳＦＥＴ形成
予定領域５６のそれぞれを囲むようにしてフィールド酸
化膜５１が形成されており、また各領域５５、５６のＳ
ｉ基板５０表面にゲート酸化膜５２が形成されている。
【０００７】
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、ゲート電極として、Poly−Ｓｉ
膜とＷＳｉx 等の金属シリサイド膜とを積層した構造
（ポリサイド構造）や、Poly−Ｓｉ膜と金属膜とを積層
した構造を用いた場合、金属膜や金属シリサイド膜中に
おけるＮ型、Ｐ型不純物の拡散速度が、Ｓｉや酸化シリ
コン（ＳｉＯ2 ）中に比べて非常に速い（拡散係数で約
４桁大きい）ため、イオン注入後の高温熱処理によっ
て、Poly−Ｓｉ膜に高濃度に分布しているＮ型、Ｐ型不
純物が相互拡散してしまう。
体装置の製造方法では、ゲート電極として、Poly−Ｓｉ
膜とＷＳｉx 等の金属シリサイド膜とを積層した構造
（ポリサイド構造）や、Poly−Ｓｉ膜と金属膜とを積層
した構造を用いた場合、金属膜や金属シリサイド膜中に
おけるＮ型、Ｐ型不純物の拡散速度が、Ｓｉや酸化シリ
コン（ＳｉＯ2 ）中に比べて非常に速い（拡散係数で約
４桁大きい）ため、イオン注入後の高温熱処理によっ
て、Poly−Ｓｉ膜に高濃度に分布しているＮ型、Ｐ型不
純物が相互拡散してしまう。
【０００８】例えばゲート電極をＷ−ポリサイド構造と
した図３の場合には、Ｎ型のリンがPoly−Ｓｉ膜５３か
らＷＳｉX 膜５４に吸い上げられ、さらにＷＳｉx 膜５
４をＰ型のゲート電極形成箇所のPoly−Ｓｉ膜５３側に
向かって図３中矢印Ａ方向に拡散する。同時に、Ｐ型の
ホウ素がPoly−Ｓｉ膜５３からＷＳｉX 膜５４に吸い上
げられ、さらにＷＳｉx 膜５４をＮ型のゲート電極形成
箇所のPoly−Ｓｉ５３側に向かって図３中矢印Ｂ方向に
拡散する。その結果、Poly−Ｓｉ膜５３中にドーピング
されたリンとホウ素とが互いに補償し合ってしまう。そ
してこの現象が起きると、ゲート電極のPoly−Ｓｉ膜５
３中の不純物濃度が低下するため、当該Poly−Ｓｉ膜５
３のフェルミレベルが変動したり、ゲート電圧の印加時
にゲート電極が空乏化してしまい、そのことによってし
きい値電圧（Threshold Voltage;Ｖth) が変動して、Ｍ
ＯＳＦＥＴのデバイス特性が低下してしまうのである。
した図３の場合には、Ｎ型のリンがPoly−Ｓｉ膜５３か
らＷＳｉX 膜５４に吸い上げられ、さらにＷＳｉx 膜５
４をＰ型のゲート電極形成箇所のPoly−Ｓｉ膜５３側に
向かって図３中矢印Ａ方向に拡散する。同時に、Ｐ型の
ホウ素がPoly−Ｓｉ膜５３からＷＳｉX 膜５４に吸い上
げられ、さらにＷＳｉx 膜５４をＮ型のゲート電極形成
箇所のPoly−Ｓｉ５３側に向かって図３中矢印Ｂ方向に
拡散する。その結果、Poly−Ｓｉ膜５３中にドーピング
されたリンとホウ素とが互いに補償し合ってしまう。そ
してこの現象が起きると、ゲート電極のPoly−Ｓｉ膜５
３中の不純物濃度が低下するため、当該Poly−Ｓｉ膜５
３のフェルミレベルが変動したり、ゲート電圧の印加時
にゲート電極が空乏化してしまい、そのことによってし
きい値電圧（Threshold Voltage;Ｖth) が変動して、Ｍ
ＯＳＦＥＴのデバイス特性が低下してしまうのである。
【０００９】またゲート電極がＷ−ポリサイド構造の場
合には、これを形成した後に行う高温熱処理によって、
Poly−Ｓｉ膜５３にドーピングされたリン、ホウ素等の
不純物がこのPoly−Ｓｉ膜５３の結晶粒界やＷＳｉx 膜
５４中に析出し、その結果、Poly−Ｓｉ膜５３中の不純
物濃度が低下し、得られたゲート構造においてゲート電
圧の印加時にゲート電極が空乏化してしまう。さらにＷ
Ｓｉx 膜５４がフッ素を含む原料ガスを用いたＣＶＤに
よって形成されたものである場合には、成膜されたＷＳ
ｉx 膜５４中にフッ素が含まれてしまう。このため、そ
のようなＷＳｉ x 膜５４を備えたＷ−ポリサイド構造で
は、フッ素の影響による増速拡散によってPoly−Ｓｉ膜
５３にドーピングされているホウ素がゲート酸化膜５２
を突き抜けてＳｉ基板５０まで拡散してしまい、ＭＯＳ
ＦＥＴ特性が低下するといった不具合も生じている。
合には、これを形成した後に行う高温熱処理によって、
Poly−Ｓｉ膜５３にドーピングされたリン、ホウ素等の
不純物がこのPoly−Ｓｉ膜５３の結晶粒界やＷＳｉx 膜
５４中に析出し、その結果、Poly−Ｓｉ膜５３中の不純
物濃度が低下し、得られたゲート構造においてゲート電
圧の印加時にゲート電極が空乏化してしまう。さらにＷ
Ｓｉx 膜５４がフッ素を含む原料ガスを用いたＣＶＤに
よって形成されたものである場合には、成膜されたＷＳ
ｉx 膜５４中にフッ素が含まれてしまう。このため、そ
のようなＷＳｉ x 膜５４を備えたＷ−ポリサイド構造で
は、フッ素の影響による増速拡散によってPoly−Ｓｉ膜
５３にドーピングされているホウ素がゲート酸化膜５２
を突き抜けてＳｉ基板５０まで拡散してしまい、ＭＯＳ
ＦＥＴ特性が低下するといった不具合も生じている。
【００１０】ＷＳｉx 膜中を拡散してきた不純物が異な
る導電型の領域のPoly−Ｓｉ膜中に拡散するのを防止す
るには、ＷＳｉx 膜とPoly−Ｓｉ膜との界面に拡散スト
ッパー層を設けることが有効である。例えば拡散ストッ
パー層として大粒径のPoly−Ｓｉ膜を用いることによっ
て、前述の不純物の相互拡散によるしきい値電圧の変動
を抑制できることが報告されている（「五條掘、他 信
学技報 SDM93-148 」）。つまり大粒径であるために結
晶粒界の少ないPoly−Ｓｉ膜をＷＳｉx 膜とPoly−Ｓｉ
膜との界面に設けることによって、不純物の粒界拡散を
抑え、下層のPoly−Ｓｉ膜への不純物拡散を抑制しよう
というものである。
る導電型の領域のPoly−Ｓｉ膜中に拡散するのを防止す
るには、ＷＳｉx 膜とPoly−Ｓｉ膜との界面に拡散スト
ッパー層を設けることが有効である。例えば拡散ストッ
パー層として大粒径のPoly−Ｓｉ膜を用いることによっ
て、前述の不純物の相互拡散によるしきい値電圧の変動
を抑制できることが報告されている（「五條掘、他 信
学技報 SDM93-148 」）。つまり大粒径であるために結
晶粒界の少ないPoly−Ｓｉ膜をＷＳｉx 膜とPoly−Ｓｉ
膜との界面に設けることによって、不純物の粒界拡散を
抑え、下層のPoly−Ｓｉ膜への不純物拡散を抑制しよう
というものである。
【００１１】しかしながら、実際には、拡散ストッパー
層として大粒径のPoly−Ｓｉ膜を用いる場合において
も、結晶粒界での不純物拡散を十分に抑制することが困
難であり、したがって結晶粒界での不純物拡散を十分に
抑えることができ、下層のPoly−Ｓｉ膜への不純物拡散
を抑制する効果の高い拡散ストッパー層の開発が強く望
まれている。本発明は上記課題を解決するためになされ
たものであり、半導体基体上に絶縁膜を介して形成され
たポリシリコン膜とこの上層に形成された金属膜または
金属化合物膜とから構成された導電部を備えた半導体装
置において、互いに異なる導電型の不純物の相互拡散や
ホウ素の突き抜け等が抑えられ、このことにより良好な
デバイス特性を有する半導体装置とその製造方法を提供
することを目的としている。
層として大粒径のPoly−Ｓｉ膜を用いる場合において
も、結晶粒界での不純物拡散を十分に抑制することが困
難であり、したがって結晶粒界での不純物拡散を十分に
抑えることができ、下層のPoly−Ｓｉ膜への不純物拡散
を抑制する効果の高い拡散ストッパー層の開発が強く望
まれている。本発明は上記課題を解決するためになされ
たものであり、半導体基体上に絶縁膜を介して形成され
たポリシリコン膜とこの上層に形成された金属膜または
金属化合物膜とから構成された導電部を備えた半導体装
置において、互いに異なる導電型の不純物の相互拡散や
ホウ素の突き抜け等が抑えられ、このことにより良好な
デバイス特性を有する半導体装置とその製造方法を提供
することを目的としている。
【００１２】
【課題を解決するための手段】請求項１記載の半導体装
置では、半導体基体上に絶縁膜を介して形成されたポリ
シリコン膜を、上記絶縁膜上に形成された第１ポリシリ
コン膜と、この上層に形成された第２ポリシリコン膜と
により構成し、この第２ポリシリコン膜を、第１ポリシ
リコン膜の結晶粒径よりも大きい結晶粒径を有し、かつ
窒素を含有してなることを前記課題の解決手段としてい
る。
置では、半導体基体上に絶縁膜を介して形成されたポリ
シリコン膜を、上記絶縁膜上に形成された第１ポリシリ
コン膜と、この上層に形成された第２ポリシリコン膜と
により構成し、この第２ポリシリコン膜を、第１ポリシ
リコン膜の結晶粒径よりも大きい結晶粒径を有し、かつ
窒素を含有してなることを前記課題の解決手段としてい
る。
【００１３】この発明によれば、第２ポリシリコン膜は
結晶粒径が大きいことから結晶粒界が少ないため、この
半導体装置を製造するに際して熱処理を行ったときに、
不純物がこの結晶粒界を拡散したり結晶粒界に析出する
ことが抑えられる。また窒素は粒界拡散する不純物の拡
散速度を低下させる作用があることが報告されており、
上記発明においてはその第２ポリシリコン膜がこのよう
な作用を有する窒素を含有しているので、このことから
も熱処理の際に、不純物の結晶粒界拡散や析出が抑制さ
れる。よってこの発明の半導体装置によれば、たとえ第
２ポリシリコン膜上に形成されている金属膜または金属
化合物膜がフッ素を含んでいても、製造時において熱処
理にフッ素がポリシリコン膜へ粒界拡散するのが抑制さ
れるので、ポリシリコン膜にホウ素が導入されておりか
つ絶縁膜がゲート酸化膜である場合に、フッ素の増速拡
散に起因するゲート酸化膜へのホウ素の突き抜けが防止
されたものとなる。
結晶粒径が大きいことから結晶粒界が少ないため、この
半導体装置を製造するに際して熱処理を行ったときに、
不純物がこの結晶粒界を拡散したり結晶粒界に析出する
ことが抑えられる。また窒素は粒界拡散する不純物の拡
散速度を低下させる作用があることが報告されており、
上記発明においてはその第２ポリシリコン膜がこのよう
な作用を有する窒素を含有しているので、このことから
も熱処理の際に、不純物の結晶粒界拡散や析出が抑制さ
れる。よってこの発明の半導体装置によれば、たとえ第
２ポリシリコン膜上に形成されている金属膜または金属
化合物膜がフッ素を含んでいても、製造時において熱処
理にフッ素がポリシリコン膜へ粒界拡散するのが抑制さ
れるので、ポリシリコン膜にホウ素が導入されておりか
つ絶縁膜がゲート酸化膜である場合に、フッ素の増速拡
散に起因するゲート酸化膜へのホウ素の突き抜けが防止
されたものとなる。
【００１４】請求項３記載の半導体装置では、上記発明
において第２ポリシリコン膜が含有している窒素の替わ
りにリンを含有してなることを前記課題の解決手段とし
ている。この発明においても、第２ポリシリコン膜は結
晶粒径が大きいことから結晶粒界が少ないため、上記発
明と同様の作用が得られる。また、ポリシリコン膜にリ
ンが含まれている場合には、このポリシリコン膜の結晶
粒界におけるフッ素の拡散が抑制されることが報告され
ている（「J.C.Hsieh,et.al.IEEE Electron Dev.Lett.
Vol.14,No.5 p.222(1993) 」）。したがって第２ポリシ
リコン膜がこのような作用を有するリンを含有している
ため、金属膜または金属化合物膜がフッ素を含んでいて
も、熱処理の際にフッ素がポリシリコン膜へ粒界拡散す
ることが抑制されるので、ポリシリコン膜にホウ素が導
入されており、絶縁膜がゲート酸化膜である場合に、ゲ
ート酸化膜へのホウ素の突き抜けが防止されたものとな
る。
において第２ポリシリコン膜が含有している窒素の替わ
りにリンを含有してなることを前記課題の解決手段とし
ている。この発明においても、第２ポリシリコン膜は結
晶粒径が大きいことから結晶粒界が少ないため、上記発
明と同様の作用が得られる。また、ポリシリコン膜にリ
ンが含まれている場合には、このポリシリコン膜の結晶
粒界におけるフッ素の拡散が抑制されることが報告され
ている（「J.C.Hsieh,et.al.IEEE Electron Dev.Lett.
Vol.14,No.5 p.222(1993) 」）。したがって第２ポリシ
リコン膜がこのような作用を有するリンを含有している
ため、金属膜または金属化合物膜がフッ素を含んでいて
も、熱処理の際にフッ素がポリシリコン膜へ粒界拡散す
ることが抑制されるので、ポリシリコン膜にホウ素が導
入されており、絶縁膜がゲート酸化膜である場合に、ゲ
ート酸化膜へのホウ素の突き抜けが防止されたものとな
る。
【００１５】また上記した２つの発明において、例えば
上記半導体装置が、第１の半導体素子と第２の半導体素
子とを備えてなり、上記導電部が、第１の半導体素子の
第１導電部と、第１導電部とは導電型が異なる第２の半
導体素子の第２導電部とからなるものであれば、半導体
装置の製造時における熱処理の際、第１、第２導電部の
それぞれの第２ポリシリコン膜によって、金属膜または
金属化合物膜を拡散してきた不純物が異なる導電型の導
電部のポリシリコン膜中に拡散することが抑えられる。
よって互いに異なる導電型の不純物の相互拡散が抑制さ
れて、ポリシリコン膜中の不純物濃度が高濃度に維持さ
れた第１、第２導電部が得られる。
上記半導体装置が、第１の半導体素子と第２の半導体素
子とを備えてなり、上記導電部が、第１の半導体素子の
第１導電部と、第１導電部とは導電型が異なる第２の半
導体素子の第２導電部とからなるものであれば、半導体
装置の製造時における熱処理の際、第１、第２導電部の
それぞれの第２ポリシリコン膜によって、金属膜または
金属化合物膜を拡散してきた不純物が異なる導電型の導
電部のポリシリコン膜中に拡散することが抑えられる。
よって互いに異なる導電型の不純物の相互拡散が抑制さ
れて、ポリシリコン膜中の不純物濃度が高濃度に維持さ
れた第１、第２導電部が得られる。
【００１６】請求項５記載の半導体装置の製造方法で
は、半導体基体上に絶縁膜を介して第１と第２とからな
るポリシリコン膜を形成し、この上層に金属膜または金
属化合物膜を形成して導電部を形成するに際して、まず
第１工程にて上記絶縁膜上に第１ポリシリコン膜とアモ
ルファスシリコン膜とをこの順に形成する。次いで第２
工程にて、アモルファスシリコン膜に窒素あるいはリン
をイオン注入し、第３工程にて熱処理により、アモルフ
ァスシリコン膜を結晶化させて上記第２ポリシリコン膜
を形成する。そして第４工程にて熱処理により、第２ポ
リシリコン膜中の窒素あるいはリンをこの第２ポリシリ
コン膜の結晶粒界に偏析させ、第５工程にて第２ポリシ
リコン膜上に上記金属膜または金属化合物膜を形成する
ことを前記課題の解決手段としている。
は、半導体基体上に絶縁膜を介して第１と第２とからな
るポリシリコン膜を形成し、この上層に金属膜または金
属化合物膜を形成して導電部を形成するに際して、まず
第１工程にて上記絶縁膜上に第１ポリシリコン膜とアモ
ルファスシリコン膜とをこの順に形成する。次いで第２
工程にて、アモルファスシリコン膜に窒素あるいはリン
をイオン注入し、第３工程にて熱処理により、アモルフ
ァスシリコン膜を結晶化させて上記第２ポリシリコン膜
を形成する。そして第４工程にて熱処理により、第２ポ
リシリコン膜中の窒素あるいはリンをこの第２ポリシリ
コン膜の結晶粒界に偏析させ、第５工程にて第２ポリシ
リコン膜上に上記金属膜または金属化合物膜を形成する
ことを前記課題の解決手段としている。
【００１７】この発明によれば、アモルファスシリコン
膜を形成した後、窒素あるいはリンをアモルファスシリ
コン膜にイオン注入するため、アモルファスシリコン膜
の結晶性がよりアモルファス状態となる。よって第３工
程の熱処理では、アモルファスシリコン膜が下層の第１
ポリシリコン膜の粒径よりも大粒径に結晶化し、結晶粒
界の少ない第２ポリシリコン膜が得られる。また第４工
程における熱処理により、第２ポリシリコン膜の結晶粒
界に窒素あるいはリンを偏析させるので、自身の結晶粒
界における不純物拡散を抑制した第２ポリシリコン膜が
形成される。
膜を形成した後、窒素あるいはリンをアモルファスシリ
コン膜にイオン注入するため、アモルファスシリコン膜
の結晶性がよりアモルファス状態となる。よって第３工
程の熱処理では、アモルファスシリコン膜が下層の第１
ポリシリコン膜の粒径よりも大粒径に結晶化し、結晶粒
界の少ない第２ポリシリコン膜が得られる。また第４工
程における熱処理により、第２ポリシリコン膜の結晶粒
界に窒素あるいはリンを偏析させるので、自身の結晶粒
界における不純物拡散を抑制した第２ポリシリコン膜が
形成される。
【００１８】また請求項６記載の半導体装置の製造方法
では、上記発明方法の第１工程と同様の工程を行った
後、第２工程にて熱処理によりアモルファスシリコン膜
を結晶化させて第２ポリシリコン膜を形成する。次いで
第３工程にて、第２ポリシリコン膜に窒素あるいはリン
を導入し、第４工程にて熱処理により、第２ポリシリコ
ン膜中の窒素あるいはリンをこの第２ポリシリコン膜の
結晶粒界に偏析させる。そして上記発明方法の第５工程
と同様の工程を行うことを前記課題の解決手段としてい
る。
では、上記発明方法の第１工程と同様の工程を行った
後、第２工程にて熱処理によりアモルファスシリコン膜
を結晶化させて第２ポリシリコン膜を形成する。次いで
第３工程にて、第２ポリシリコン膜に窒素あるいはリン
を導入し、第４工程にて熱処理により、第２ポリシリコ
ン膜中の窒素あるいはリンをこの第２ポリシリコン膜の
結晶粒界に偏析させる。そして上記発明方法の第５工程
と同様の工程を行うことを前記課題の解決手段としてい
る。
【００１９】この発明によれば、第２工程における熱処
理によりアモルファスシリコン膜を結晶化させるため、
下層の第１ポリシリコン膜の粒径よりも大粒径の結晶か
らなり、結晶粒界の少ない第２ポリシリコン膜が得られ
る。また第４工程における熱処理により、第２ポリシリ
コン膜の結晶粒界に窒素あるいはリンを偏析させるの
で、上記発明と同様、自身の結晶粒界における不純物拡
散を抑制した第２ポリシリコン膜が形成される。
理によりアモルファスシリコン膜を結晶化させるため、
下層の第１ポリシリコン膜の粒径よりも大粒径の結晶か
らなり、結晶粒界の少ない第２ポリシリコン膜が得られ
る。また第４工程における熱処理により、第２ポリシリ
コン膜の結晶粒界に窒素あるいはリンを偏析させるの
で、上記発明と同様、自身の結晶粒界における不純物拡
散を抑制した第２ポリシリコン膜が形成される。
【００２０】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法の実施形態を説明する。図１は本発明
方法の第１の実施形態を説明する図であり、本発明方法
をＮＭＯＳＦＥＴ（第１の半導体素子）とＰＭＯＳＦＥ
Ｔ（第２の半導体素子）とから構成されるＣＭＯＳの製
造に適用した場合の一例を示す図である。この実施形態
においてＣＭＯＳを形成するには、まず図１（ａ）に示
すように本発明の半導体基体となるＳｉ基板１上に、Ｌ
ＯＣＯＳ法、例えば９５０℃のウエット酸化により、Ｎ
ＭＯＳＦＥＴの形成予定領域（以下、ＮＭＯＳ形成予定
領域と記す）３、ＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。
よびその製造方法の実施形態を説明する。図１は本発明
方法の第１の実施形態を説明する図であり、本発明方法
をＮＭＯＳＦＥＴ（第１の半導体素子）とＰＭＯＳＦＥ
Ｔ（第２の半導体素子）とから構成されるＣＭＯＳの製
造に適用した場合の一例を示す図である。この実施形態
においてＣＭＯＳを形成するには、まず図１（ａ）に示
すように本発明の半導体基体となるＳｉ基板１上に、Ｌ
ＯＣＯＳ法、例えば９５０℃のウエット酸化により、Ｎ
ＭＯＳＦＥＴの形成予定領域（以下、ＮＭＯＳ形成予定
領域と記す）３、ＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。
【００２１】次にＮＭＯＳ形成予定領域３のＳｉ基板１
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびしきい値調整のためのイオン注
入を行って、ＮＭＯＳチャネル領域５を形成する。同様
に、ＰＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル
領域形成のためのイオン注入、トランジスタのパンチス
ルー阻止を目的とした埋め込み層形成のためのイオン注
入、およびしきい値調整のためのイオン注入を行って、
ＰＭＯＳチャネル領域６を形成する。続いて、例えば水
素と酸素とを用いかつ温度を８５０℃とした条件による
パイロジェニック酸化により、ＮＭＯＳ形成予定領域３
とＰＭＯＳ形成予定領域４とのＳｉ基板１表面にそれぞ
れ、本発明における絶縁膜となるゲート酸化膜７を８ｎ
ｍ程度の膜厚に形成する。
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびしきい値調整のためのイオン注
入を行って、ＮＭＯＳチャネル領域５を形成する。同様
に、ＰＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル
領域形成のためのイオン注入、トランジスタのパンチス
ルー阻止を目的とした埋め込み層形成のためのイオン注
入、およびしきい値調整のためのイオン注入を行って、
ＰＭＯＳチャネル領域６を形成する。続いて、例えば水
素と酸素とを用いかつ温度を８５０℃とした条件による
パイロジェニック酸化により、ＮＭＯＳ形成予定領域３
とＰＭＯＳ形成予定領域４とのＳｉ基板１表面にそれぞ
れ、本発明における絶縁膜となるゲート酸化膜７を８ｎ
ｍ程度の膜厚に形成する。
【００２２】次いで、例えばシラン（ＳｉＨ4 ）ガスを
原料ガスとし、堆積温度を６１０℃とした条件による減
圧ＣＶＤ法により、図１（ｂ）に示すごとくＳｉ基板１
上にゲート酸化膜７０、フィールド酸化膜を介して第１
Poly−Ｓｉ膜８を堆積し、その後、例えばＳｉＨ4 ガス
を原料ガスとし、堆積温度を５５０℃とした条件による
減圧ＣＶＤ法により、第１Poly−Ｓｉ膜８上にアモルフ
ァスシリコン（ａ−Ｓｉ）膜９を５０ｎｍ程度堆積する
（第１工程）。
原料ガスとし、堆積温度を６１０℃とした条件による減
圧ＣＶＤ法により、図１（ｂ）に示すごとくＳｉ基板１
上にゲート酸化膜７０、フィールド酸化膜を介して第１
Poly−Ｓｉ膜８を堆積し、その後、例えばＳｉＨ4 ガス
を原料ガスとし、堆積温度を５５０℃とした条件による
減圧ＣＶＤ法により、第１Poly−Ｓｉ膜８上にアモルフ
ァスシリコン（ａ−Ｓｉ）膜９を５０ｎｍ程度堆積する
（第１工程）。
【００２３】次に、ａ−Ｓｉ膜９表層側に窒素をイオン
注入する。このイオン注入は、後述するごとくａ−Ｓｉ
膜９を結晶化して形成する第２Poly−Ｓｉ膜１２中の窒
素の濃度が１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲
となるような条件で行う。ここでは、例えばイオンエネ
ルギーを１０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とし
た条件でイオン注入する（第２工程）。該イオン注入に
よってａ−Ｓｉ膜９に窒素が導入されるとともに、ａ−
Ｓｉ膜９の結晶性もよりアモルファス状態となり、ａ−
Ｓｉ膜９を結晶化する際のその結晶の大粒径化が可能と
なる。
注入する。このイオン注入は、後述するごとくａ−Ｓｉ
膜９を結晶化して形成する第２Poly−Ｓｉ膜１２中の窒
素の濃度が１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲
となるような条件で行う。ここでは、例えばイオンエネ
ルギーを１０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とし
た条件でイオン注入する（第２工程）。該イオン注入に
よってａ−Ｓｉ膜９に窒素が導入されるとともに、ａ−
Ｓｉ膜９の結晶性もよりアモルファス状態となり、ａ−
Ｓｉ膜９を結晶化する際のその結晶の大粒径化が可能と
なる。
【００２４】なお、ａ−Ｓｉ膜９の結晶化により得られ
る第２Poly−Ｓｉ膜１２中の窒素の濃度を１×１０19ｃ
ｍ-3〜１×１０21ｃｍ-3の範囲とするのは、１×１０19
ｃｍ -3より少ない濃度であると、第２Poly−Ｓｉ膜１２
が窒素を含有していることによる効果、すなわち後述す
るように第２Poly−Ｓｉ膜１２中を拡散する不純物の拡
散速度を低下させる効果が得られないためである。また
１×１０21ｃｍ-3を越える濃度であると、窒素はＮ型の
不純物であることから、次工程でＰＭＯＳ形成予定領域
４に導入するＰ型不純物が窒素と補償し合って空乏化す
るという弊害をもたらすためである。
る第２Poly−Ｓｉ膜１２中の窒素の濃度を１×１０19ｃ
ｍ-3〜１×１０21ｃｍ-3の範囲とするのは、１×１０19
ｃｍ -3より少ない濃度であると、第２Poly−Ｓｉ膜１２
が窒素を含有していることによる効果、すなわち後述す
るように第２Poly−Ｓｉ膜１２中を拡散する不純物の拡
散速度を低下させる効果が得られないためである。また
１×１０21ｃｍ-3を越える濃度であると、窒素はＮ型の
不純物であることから、次工程でＰＭＯＳ形成予定領域
４に導入するＰ型不純物が窒素と補償し合って空乏化す
るという弊害をもたらすためである。
【００２５】次いで、リソグラフィによってパターニン
グを行ったレジスト（図示略）をマスクとし、ａ−Ｓｉ
膜９のＮＭＯＳ形成予定領域３のみにリンイオン
（Ｐ+ ) を、イオンエネルギーを例えば１０ｋｅＶ、ド
ーズ量を５×１０15ｃｍ-2とした条件でイオン注入し、
図１（ｃ）に示すごとくＮ+ 型のゲート領域１０を形成
する。また同様にしてリソグラフィによりパターニング
を行ったレジスト（図示略）をマスクとしてａ−Ｓｉ膜
９のＰＭＯＳ形成予定領域４にのみホウ素イオン
（Ｂ + ) を、例えばイオンエネルギーを５ｋｅＶ、ドー
ズ量を５×１０15ｃｍ-2とした条件でイオン注入し、Ｐ
+ 型のゲート領域１１を形成する。
グを行ったレジスト（図示略）をマスクとし、ａ−Ｓｉ
膜９のＮＭＯＳ形成予定領域３のみにリンイオン
（Ｐ+ ) を、イオンエネルギーを例えば１０ｋｅＶ、ド
ーズ量を５×１０15ｃｍ-2とした条件でイオン注入し、
図１（ｃ）に示すごとくＮ+ 型のゲート領域１０を形成
する。また同様にしてリソグラフィによりパターニング
を行ったレジスト（図示略）をマスクとしてａ−Ｓｉ膜
９のＰＭＯＳ形成予定領域４にのみホウ素イオン
（Ｂ + ) を、例えばイオンエネルギーを５ｋｅＶ、ドー
ズ量を５×１０15ｃｍ-2とした条件でイオン注入し、Ｐ
+ 型のゲート領域１１を形成する。
【００２６】その後、５５０℃〜７００℃の範囲内の所
定の温度で１時間〜１０時間の低温長時間アニールを行
い、ａ−Ｓｉ膜９を結晶化させる（第３工程）。ここで
は、例えば窒素ガス雰囲気中で６００℃、１０時間の条
件でａ−Ｓｉ膜９を固相成長させ、ａ−Ｓｉ膜９を結晶
化させる。これにより、下層の第１Poly−Ｓｉ膜８の結
晶粒径よりも大粒径の結晶からなる第２Poly−Ｓｉ膜１
２が形成され、先に形成した第１Poly−Ｓｉ膜８と第２
Poly−Ｓｉ膜１２とからなるPoly−Ｓｉ膜１５が得られ
る。なお、第１熱処理の温度範囲を５５０℃〜７００℃
としたのは、５５０℃より低いとａ−Ｓｉ膜９が結晶成
長せず、７００℃を越えると核発生が速すぎてａ−Ｓｉ
膜９が大粒径に結晶成長していかないからである。また
処理時間を１時間〜１０時間の範囲としたのは、１時間
より短いと結晶の大粒径化に不十分であり、１０時間を
越える時間では結晶成長が飽和状態となっているためで
ある。
定の温度で１時間〜１０時間の低温長時間アニールを行
い、ａ−Ｓｉ膜９を結晶化させる（第３工程）。ここで
は、例えば窒素ガス雰囲気中で６００℃、１０時間の条
件でａ−Ｓｉ膜９を固相成長させ、ａ−Ｓｉ膜９を結晶
化させる。これにより、下層の第１Poly−Ｓｉ膜８の結
晶粒径よりも大粒径の結晶からなる第２Poly−Ｓｉ膜１
２が形成され、先に形成した第１Poly−Ｓｉ膜８と第２
Poly−Ｓｉ膜１２とからなるPoly−Ｓｉ膜１５が得られ
る。なお、第１熱処理の温度範囲を５５０℃〜７００℃
としたのは、５５０℃より低いとａ−Ｓｉ膜９が結晶成
長せず、７００℃を越えると核発生が速すぎてａ−Ｓｉ
膜９が大粒径に結晶成長していかないからである。また
処理時間を１時間〜１０時間の範囲としたのは、１時間
より短いと結晶の大粒径化に不十分であり、１０時間を
越える時間では結晶成長が飽和状態となっているためで
ある。
【００２７】次に熱処理として、例えば１０００℃、１
０秒の条件の急速加熱アニール（Rapid Tharmal Annea
l; ＲＴＡ）を行い、第２Poly−Ｓｉ膜１２にドーピン
グされているリンやホウ素をPoly−Ｓｉ膜１５全体に拡
散させると同時に、第２Poly−Ｓｉ膜１２表層側にドー
ピングされている窒素を第２Poly−Ｓｉ膜１２の結晶粒
界に偏析させる（第４工程）。また、この熱処理によっ
て、先に形成したＮＭＯＳチャネル領域５、ＰＭＯＳチ
ャネル領域６も活性化させる。
０秒の条件の急速加熱アニール（Rapid Tharmal Annea
l; ＲＴＡ）を行い、第２Poly−Ｓｉ膜１２にドーピン
グされているリンやホウ素をPoly−Ｓｉ膜１５全体に拡
散させると同時に、第２Poly−Ｓｉ膜１２表層側にドー
ピングされている窒素を第２Poly−Ｓｉ膜１２の結晶粒
界に偏析させる（第４工程）。また、この熱処理によっ
て、先に形成したＮＭＯＳチャネル領域５、ＰＭＯＳチ
ャネル領域６も活性化させる。
【００２８】次いで図１（ｄ）に示すように、例えば六
フッ化タングステン（ＷＦ6 ）ガスとＳｉＨ4 ガスとを
原料ガスとし、かつ堆積温度を３８０℃とした条件の減
圧ＣＶＤ法により、第２Poly−Ｓｉ膜１２上に、本発明
の金属化合物膜となるＷＳｉ x 膜１３を７０ｎｍ程度の
厚みに堆積する（第５工程）。さらにこの上層に例えば
ＳｉＨ4 ガスと酸素ガスとを原料ガスとし、かつ堆積温
度を４２０℃としたＣＶＤ法により、ＳｉＯ2 膜（オフ
セット酸化膜）１４を１５０ｎｍ堆積し、第１Poly−Ｓ
ｉ膜８、第２Poly−Ｓｉ膜１２およびＷＳｉx 膜１３か
ら構成されたオフセット酸化膜１４付きのＷ−ポリサイ
ド層を形成する。
フッ化タングステン（ＷＦ6 ）ガスとＳｉＨ4 ガスとを
原料ガスとし、かつ堆積温度を３８０℃とした条件の減
圧ＣＶＤ法により、第２Poly−Ｓｉ膜１２上に、本発明
の金属化合物膜となるＷＳｉ x 膜１３を７０ｎｍ程度の
厚みに堆積する（第５工程）。さらにこの上層に例えば
ＳｉＨ4 ガスと酸素ガスとを原料ガスとし、かつ堆積温
度を４２０℃としたＣＶＤ法により、ＳｉＯ2 膜（オフ
セット酸化膜）１４を１５０ｎｍ堆積し、第１Poly−Ｓ
ｉ膜８、第２Poly−Ｓｉ膜１２およびＷＳｉx 膜１３か
ら構成されたオフセット酸化膜１４付きのＷ−ポリサイ
ド層を形成する。
【００２９】続いてリソグラフィ法によりパターニング
したレジストをマスクとして異方性エッチングを行い、
上記ポリサイド層を本発明の第１導電部となる第１ゲー
ト電極１６ａと本発明の第２導電部となる第２ゲート電
極１６ｂとのパターンに形成する。なお、上記異方性エ
ッチングは、例えばオフセット酸化膜１４に対してはフ
ロロカーボン系のガスをエッチングガスとして用い、Ｗ
−ポリサイド層に対しては塩素ガスと酸素ガスとをエッ
チングガスとして用いて行う。
したレジストをマスクとして異方性エッチングを行い、
上記ポリサイド層を本発明の第１導電部となる第１ゲー
ト電極１６ａと本発明の第２導電部となる第２ゲート電
極１６ｂとのパターンに形成する。なお、上記異方性エ
ッチングは、例えばオフセット酸化膜１４に対してはフ
ロロカーボン系のガスをエッチングガスとして用い、Ｗ
−ポリサイド層に対しては塩素ガスと酸素ガスとをエッ
チングガスとして用いて行う。
【００３０】その後、Ｓｉ基板１のＮＭＯＳ形成予定領
域３にヒ素イオン（Ａｓ+ ) を、例えばイオンエネルギ
ーを２０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とした条
件でイオン注入し、図１（ｅ）に示すようにＳｉ基板１
の第１ゲート電極１６ａ両側位置にＮ型のＬＤＤ領域１
７を形成する。またＳｉ基板１のＰＭＯＳ形成予定領域
４に二フッ化ホウ素イオン（ＢＦ2 + ) を例えばイオン
エネルギーを２０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2
とした条件でイオン注入し、Ｓｉ基板１の第２ゲート電
極１６ｂ両側位置にＰ型のＬＤＤ領域１８を形成する。
さらに減圧ＣＶＤ法により、第１ゲート電極１６ａおよ
び第２ゲート電極１６ｂを覆うようにしてＳｉ基板１全
面にＳｉＯ2 膜を１５０ｎｍ程度堆積した後、異方性エ
ッチングによってＳｉＯ2 膜をエッチバックし、第１ゲ
ート電極１６ａおよび第２ゲート電極１６ｂ側壁にサイ
ドウォール１９を形成する。
域３にヒ素イオン（Ａｓ+ ) を、例えばイオンエネルギ
ーを２０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とした条
件でイオン注入し、図１（ｅ）に示すようにＳｉ基板１
の第１ゲート電極１６ａ両側位置にＮ型のＬＤＤ領域１
７を形成する。またＳｉ基板１のＰＭＯＳ形成予定領域
４に二フッ化ホウ素イオン（ＢＦ2 + ) を例えばイオン
エネルギーを２０ｋｅＶ、ドーズ量を２×１０13ｃｍ-2
とした条件でイオン注入し、Ｓｉ基板１の第２ゲート電
極１６ｂ両側位置にＰ型のＬＤＤ領域１８を形成する。
さらに減圧ＣＶＤ法により、第１ゲート電極１６ａおよ
び第２ゲート電極１６ｂを覆うようにしてＳｉ基板１全
面にＳｉＯ2 膜を１５０ｎｍ程度堆積した後、異方性エ
ッチングによってＳｉＯ2 膜をエッチバックし、第１ゲ
ート電極１６ａおよび第２ゲート電極１６ｂ側壁にサイ
ドウォール１９を形成する。
【００３１】次いで、Ｓｉ基板１のＮＭＯＳ形成予定領
域３にヒ素イオンを例えばイオンエネルギーを２０ｋｅ
Ｖ、ドーズ量を３×１０15ｃｍ-2とした条件でイオン注
入し、その領域３のＳｉ基板１にＮ型のソース／ドレイ
ン領域２０を形成する。またＳｉ基板１のＰＭＯＳ形成
予定領域４に二フッ化ホウ素イオンを例えばイオンエネ
ルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし
た条件でイオン注入し、その領域４のＳｉ基板１にＰ型
のソース／ドレイン領域２１を形成する。そして、例え
ば１０００℃、１０秒の条件のＲＴＡにより、ソース／
ドレイン領域２０、２１にドーピングされた不純物を活
性化する。以上の工程により、ＮＭＯＳＦＥＴ２２とＰ
ＭＯＳＦＥＴ２３とから構成された本発明装置の第１の
実施形態となるＣＭＯＳ２４が製造される。
域３にヒ素イオンを例えばイオンエネルギーを２０ｋｅ
Ｖ、ドーズ量を３×１０15ｃｍ-2とした条件でイオン注
入し、その領域３のＳｉ基板１にＮ型のソース／ドレイ
ン領域２０を形成する。またＳｉ基板１のＰＭＯＳ形成
予定領域４に二フッ化ホウ素イオンを例えばイオンエネ
ルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし
た条件でイオン注入し、その領域４のＳｉ基板１にＰ型
のソース／ドレイン領域２１を形成する。そして、例え
ば１０００℃、１０秒の条件のＲＴＡにより、ソース／
ドレイン領域２０、２１にドーピングされた不純物を活
性化する。以上の工程により、ＮＭＯＳＦＥＴ２２とＰ
ＭＯＳＦＥＴ２３とから構成された本発明装置の第１の
実施形態となるＣＭＯＳ２４が製造される。
【００３２】上記した実施形態の方法では、ａ−Ｓｉ膜
９を成膜した後、窒素をａ−Ｓｉ膜９にイオン注入する
ため、ａ−Ｓｉ膜９の結晶性をよりアモルファス状態と
することができる。よって、続いて行う第３工程の熱処
理では、ａ−Ｓｉ膜９を下層の第１Poly−Ｓｉ膜８の粒
径よりも大粒径に結晶化させることができ、結晶粒界の
少ない第２Poly−Ｓｉ膜１２を得ることができる。また
ａ−Ｓｉ膜９の結晶化のための熱処理として、大粒径に
結晶させるのに最適な低温長時間アニールを行うことか
ら、このことによっても大粒径の第２Poly−Ｓｉ膜１２
を形成することができる。しかも第４工程における熱処
理により、第２Poly−Ｓｉ膜１２の結晶粒界に、粒界拡
散する不純物の拡散速度を低下させる作用のある窒素を
偏析させるので、自身の結晶粒界における不純物の拡散
を抑制する第２Poly−Ｓｉ膜１２を形成することができ
る。
９を成膜した後、窒素をａ−Ｓｉ膜９にイオン注入する
ため、ａ−Ｓｉ膜９の結晶性をよりアモルファス状態と
することができる。よって、続いて行う第３工程の熱処
理では、ａ−Ｓｉ膜９を下層の第１Poly−Ｓｉ膜８の粒
径よりも大粒径に結晶化させることができ、結晶粒界の
少ない第２Poly−Ｓｉ膜１２を得ることができる。また
ａ−Ｓｉ膜９の結晶化のための熱処理として、大粒径に
結晶させるのに最適な低温長時間アニールを行うことか
ら、このことによっても大粒径の第２Poly−Ｓｉ膜１２
を形成することができる。しかも第４工程における熱処
理により、第２Poly−Ｓｉ膜１２の結晶粒界に、粒界拡
散する不純物の拡散速度を低下させる作用のある窒素を
偏析させるので、自身の結晶粒界における不純物の拡散
を抑制する第２Poly−Ｓｉ膜１２を形成することができ
る。
【００３３】この結果、その後のソース／ドレイン領域
２０、２１の不純物を活性化するためのＲＴＡを行った
際には、第２Poly−Ｓｉ膜１２によって、Poly−Ｓｉ膜
１５に拡散しているリンやホウ素がＷＳｉx 膜１３に拡
散するのを抑えることができるので、前述した従来法に
比較してＷＳｉx 膜１３を拡散するリン、ホウ素の量を
減少させることができる。またたとえリンやホウ素がＷ
Ｓｉx 膜１３を異なる導電型の領域の第２Poly−Ｓｉ膜
１２側に拡散してきても、第２Poly−Ｓｉ膜１２によっ
て、リンやホウ素がさらに下層の第１Poly−Ｓｉ膜８に
拡散するのを抑えることができる。さらに上記ＲＴＡの
際、第２Poly−Ｓｉ膜１２によってPoly−Ｓｉ膜１５に
拡散しているリンやホウ素が第２Poly−Ｓｉ膜１２やＷ
Ｓｉx 膜１３の結晶粒界に析出するのを抑制することが
できる。
２０、２１の不純物を活性化するためのＲＴＡを行った
際には、第２Poly−Ｓｉ膜１２によって、Poly−Ｓｉ膜
１５に拡散しているリンやホウ素がＷＳｉx 膜１３に拡
散するのを抑えることができるので、前述した従来法に
比較してＷＳｉx 膜１３を拡散するリン、ホウ素の量を
減少させることができる。またたとえリンやホウ素がＷ
Ｓｉx 膜１３を異なる導電型の領域の第２Poly−Ｓｉ膜
１２側に拡散してきても、第２Poly−Ｓｉ膜１２によっ
て、リンやホウ素がさらに下層の第１Poly−Ｓｉ膜８に
拡散するのを抑えることができる。さらに上記ＲＴＡの
際、第２Poly−Ｓｉ膜１２によってPoly−Ｓｉ膜１５に
拡散しているリンやホウ素が第２Poly−Ｓｉ膜１２やＷ
Ｓｉx 膜１３の結晶粒界に析出するのを抑制することが
できる。
【００３４】さらにＷＳｉx 膜１３は、ＷＦ6 ガスを用
いて形成されているためフッ素を含んでいるが、上記Ｒ
ＴＡの際、第２Poly−Ｓｉ膜１２に偏析している窒素に
よりこのフッ素の拡散速度が低下し、このことによりフ
ッ素の粒界拡散を抑えることができるので、フッ素の増
速拡散によってPoly−Ｓｉ膜１５中に拡散しているホウ
素がゲート酸化膜７を突き抜けるのを抑制することがで
きる。
いて形成されているためフッ素を含んでいるが、上記Ｒ
ＴＡの際、第２Poly−Ｓｉ膜１２に偏析している窒素に
よりこのフッ素の拡散速度が低下し、このことによりフ
ッ素の粒界拡散を抑えることができるので、フッ素の増
速拡散によってPoly−Ｓｉ膜１５中に拡散しているホウ
素がゲート酸化膜７を突き抜けるのを抑制することがで
きる。
【００３５】よって上記実施形態の方法によれば、リン
とホウ素の相互拡散、Poly−Ｓｉ膜１５の結晶粒界への
ホウ素やリンの析出、およびホウ素のゲート酸化膜７突
き抜けを抑制することができることから、Poly−Ｓｉ膜
１５中におけるリン濃度やホウ素濃度を高濃度に維持し
た第１ゲート電極１６ａ、第２ゲート電極１６ｂを有
し、かつ信頼性の高いゲート酸化膜７を備えたＣＭＯＳ
２４を製造することができる。したがって、こうして製
造されたＣＭＯＳ２４は、Poly−Ｓｉ膜１５中のフェル
ミレベルの変動やゲート電圧印加時の第１ゲート電極１
６ａ、第２ゲート電極１６ｂの空乏化を抑制できるもの
となるので、しきい値電圧の変動が小さく、かつゲート
酸化膜７の信頼性の高い優れたＭＯＳＦＥＴ特性を有す
るものとなる。
とホウ素の相互拡散、Poly−Ｓｉ膜１５の結晶粒界への
ホウ素やリンの析出、およびホウ素のゲート酸化膜７突
き抜けを抑制することができることから、Poly−Ｓｉ膜
１５中におけるリン濃度やホウ素濃度を高濃度に維持し
た第１ゲート電極１６ａ、第２ゲート電極１６ｂを有
し、かつ信頼性の高いゲート酸化膜７を備えたＣＭＯＳ
２４を製造することができる。したがって、こうして製
造されたＣＭＯＳ２４は、Poly−Ｓｉ膜１５中のフェル
ミレベルの変動やゲート電圧印加時の第１ゲート電極１
６ａ、第２ゲート電極１６ｂの空乏化を抑制できるもの
となるので、しきい値電圧の変動が小さく、かつゲート
酸化膜７の信頼性の高い優れたＭＯＳＦＥＴ特性を有す
るものとなる。
【００３６】また上記実施形態では、ＷＳｉx 膜１３上
にオフセット酸化膜１４を堆積した後に、ソース／ドレ
イン領域２０、２１形成のためのイオン注入を行うこと
から、このイオン注入の際にＷＳｉx 膜１３中に不純物
が導入されることを防止できるので、このことによって
もその後の熱処理の際にＷＳｉx 膜１３を拡散する不純
物量を減少させることができる。また上記実施形態では
本発明における金属化合物膜がＷＳｉx 膜１３からなる
ので、自己整合サリサイド化（Self Aligned Silicidat
ion;Salicidation) のような細線効果を起こさずに低抵
抗な第１ゲート電極１６ａ、第２ゲート電極１６ｂを形
成することができる。
にオフセット酸化膜１４を堆積した後に、ソース／ドレ
イン領域２０、２１形成のためのイオン注入を行うこと
から、このイオン注入の際にＷＳｉx 膜１３中に不純物
が導入されることを防止できるので、このことによって
もその後の熱処理の際にＷＳｉx 膜１３を拡散する不純
物量を減少させることができる。また上記実施形態では
本発明における金属化合物膜がＷＳｉx 膜１３からなる
ので、自己整合サリサイド化（Self Aligned Silicidat
ion;Salicidation) のような細線効果を起こさずに低抵
抗な第１ゲート電極１６ａ、第２ゲート電極１６ｂを形
成することができる。
【００３７】なお、上記実施形態では、本発明における
導電部がゲート電極１６である場合について説明した
が、これに限定されるものではなく配線層であってもよ
いのはもちろんである。また本発明における金属化合物
膜としてＷＳｉx 膜を形成したが、他の高融点金属シリ
サイド膜等であってもよく、また上記金属化合物を金属
膜に替えることもできる。
導電部がゲート電極１６である場合について説明した
が、これに限定されるものではなく配線層であってもよ
いのはもちろんである。また本発明における金属化合物
膜としてＷＳｉx 膜を形成したが、他の高融点金属シリ
サイド膜等であってもよく、また上記金属化合物を金属
膜に替えることもできる。
【００３８】また上記実施形態では第２工程にてａ−Ｓ
ｉ膜９に窒素をイオン注入したが、窒素に替えてリンを
イオン注入してもよい。以下に、窒素に替えてリンをイ
オン注入し、ＣＭＯＳを製造する場合を、本発明方法の
第２の実施形態として図２を用いて説明する。この実施
形態では、まず上記実施形態における第１工程と同様の
工程を行って、図２（ａ）に示すようにＳｉ基板１上に
ゲート酸化膜７を介して第１Poly−Ｓｉ膜８とａ−Ｓｉ
膜９とを形成する。
ｉ膜９に窒素をイオン注入したが、窒素に替えてリンを
イオン注入してもよい。以下に、窒素に替えてリンをイ
オン注入し、ＣＭＯＳを製造する場合を、本発明方法の
第２の実施形態として図２を用いて説明する。この実施
形態では、まず上記実施形態における第１工程と同様の
工程を行って、図２（ａ）に示すようにＳｉ基板１上に
ゲート酸化膜７を介して第１Poly−Ｓｉ膜８とａ−Ｓｉ
膜９とを形成する。
【００３９】次いで、例えば上記実施形態と同様の条件
にてａ−Ｓｉ膜９のＮＭＯＳ形成予定領域３にのみリン
をイオン注入し、図２（ｂ）に示すようにＮ+ 型のゲー
ト領域１０を形成する。またａ−Ｓｉ膜９のＰＭＯＳ形
成予定領域４にのみホウ素をイオン注入し、Ｐ+ 型のゲ
ート領域１１を形成した後、ａ−Ｓｉ膜９のこの領域４
に上記窒素に替わる、つまり粒界拡散抑制用のリンをイ
オン注入する。このイオン注入は、ａ−Ｓｉ膜９を結晶
化して形成する第２Poly−Ｓｉ膜１２中のリンの濃度が
１×１０19ｃｍ-3〜１×１０21ｍ-3の範囲となるような
条件で行う。ここでは、例えばイオンエネルギーを１０
ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とした条件でａ−
Ｓｉ膜９のＰＭＯＳ形成予定領域４にリンをイオン注入
する（第２工程）。該イオン注入によって、ＰＭＯＳ形
成予定領域４におけるａ−Ｓｉ膜９の結晶性がよりアモ
ルファス状態となり、ａ−Ｓｉ膜９を結晶化する際のそ
の結晶の大粒径化が可能となる。
にてａ−Ｓｉ膜９のＮＭＯＳ形成予定領域３にのみリン
をイオン注入し、図２（ｂ）に示すようにＮ+ 型のゲー
ト領域１０を形成する。またａ−Ｓｉ膜９のＰＭＯＳ形
成予定領域４にのみホウ素をイオン注入し、Ｐ+ 型のゲ
ート領域１１を形成した後、ａ−Ｓｉ膜９のこの領域４
に上記窒素に替わる、つまり粒界拡散抑制用のリンをイ
オン注入する。このイオン注入は、ａ−Ｓｉ膜９を結晶
化して形成する第２Poly−Ｓｉ膜１２中のリンの濃度が
１×１０19ｃｍ-3〜１×１０21ｍ-3の範囲となるような
条件で行う。ここでは、例えばイオンエネルギーを１０
ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とした条件でａ−
Ｓｉ膜９のＰＭＯＳ形成予定領域４にリンをイオン注入
する（第２工程）。該イオン注入によって、ＰＭＯＳ形
成予定領域４におけるａ−Ｓｉ膜９の結晶性がよりアモ
ルファス状態となり、ａ−Ｓｉ膜９を結晶化する際のそ
の結晶の大粒径化が可能となる。
【００４０】なお、ａ−Ｓｉ膜９の結晶化により得られ
る第２Poly−Ｓｉ膜１２中のリンの濃度を１×１０19ｃ
ｍ-3〜１×１０21ｃｍ-3の範囲とするのは、窒素の場合
と同様の理由による。またここでは、ＰＭＯＳ形成予定
領域４へのホウ素のイオン注入後に粒界拡散抑制用のリ
ンのイオン注入を行ったが、粒界拡散抑制用のリンのイ
オン注入後にホウ素のイオン注入を行ってもよい。
る第２Poly−Ｓｉ膜１２中のリンの濃度を１×１０19ｃ
ｍ-3〜１×１０21ｃｍ-3の範囲とするのは、窒素の場合
と同様の理由による。またここでは、ＰＭＯＳ形成予定
領域４へのホウ素のイオン注入後に粒界拡散抑制用のリ
ンのイオン注入を行ったが、粒界拡散抑制用のリンのイ
オン注入後にホウ素のイオン注入を行ってもよい。
【００４１】次いで、上記実施形態における第３工程と
同様の工程を行ってａ−Ｓｉ膜９を結晶化させて第２Po
ly−Ｓｉ膜１２を得（第３工程）、その後例えば１００
０℃、１０秒の条件のＲＴＡを行って第２Poly−Ｓｉ膜
１２にドーピングされているリンやホウ素をPoly−Ｓｉ
膜１５全体に拡散させると同時に、ＰＭＯＳ形成予定領
域４の第２Poly−Ｓｉ膜１２表層側にドーピングされて
いるリンを第２Poly−Ｓｉ膜１２の結晶粒界に偏析させ
る（第４工程）。またこの熱処理によって、先に形成し
たＮＭＯＳチャネル領域５、ＰＭＯＳチャネル領域６も
活性化させる。その後は、前述の実施形態の図１
（ｄ）、（ｅ）に示す工程と同様の工程を行って、ＣＭ
ＯＳ２４を製造する。
同様の工程を行ってａ−Ｓｉ膜９を結晶化させて第２Po
ly−Ｓｉ膜１２を得（第３工程）、その後例えば１００
０℃、１０秒の条件のＲＴＡを行って第２Poly−Ｓｉ膜
１２にドーピングされているリンやホウ素をPoly−Ｓｉ
膜１５全体に拡散させると同時に、ＰＭＯＳ形成予定領
域４の第２Poly−Ｓｉ膜１２表層側にドーピングされて
いるリンを第２Poly−Ｓｉ膜１２の結晶粒界に偏析させ
る（第４工程）。またこの熱処理によって、先に形成し
たＮＭＯＳチャネル領域５、ＰＭＯＳチャネル領域６も
活性化させる。その後は、前述の実施形態の図１
（ｄ）、（ｅ）に示す工程と同様の工程を行って、ＣＭ
ＯＳ２４を製造する。
【００４２】上記した実施形態の方法では、上記実施形
態と同様に、第３工程における熱処理により、大粒径で
結晶粒界の少ない結晶からなる第２Poly−Ｓｉ膜１２を
形成することができるので、その後ＲＴＡを行った際の
リンとホウ素の相互拡散やPoly−Ｓｉ膜１５の結晶粒界
へのホウ素やリンの析出を抑制することができる。
態と同様に、第３工程における熱処理により、大粒径で
結晶粒界の少ない結晶からなる第２Poly−Ｓｉ膜１２を
形成することができるので、その後ＲＴＡを行った際の
リンとホウ素の相互拡散やPoly−Ｓｉ膜１５の結晶粒界
へのホウ素やリンの析出を抑制することができる。
【００４３】また粒界拡散抑制用のリンのイオン注入に
より、特にＰＭＯＳ形成予定領域４における第２Poly−
Ｓｉ膜１２を大粒径に形成することができるとともに、
第４工程における熱処理により、その領域４の第２Poly
−Ｓｉ膜１２の結晶粒界にリンを偏析させるので、ＰＭ
ＯＳ形成予定領域４においては、少ない結晶粒界にリン
が偏析している第２Poly−Ｓｉ膜１２を形成することが
できる。よって上記ＲＴＡの際、ＷＳｉx 膜１３に含ま
れているフッ素がＰＭＯＳ形成予定領域４の第２Poly−
Ｓｉ膜１２側に拡散してきても、第２Poly−Ｓｉ膜１２
に偏析しているリンによりこのフッ素の拡散速度が低下
し、このことによりフッ素の粒界拡散を抑えることがで
きるので、フッ素の増速拡散によってＰＭＯＳ形成予定
領域４のPoly−Ｓｉ膜１５中に拡散しているホウ素がゲ
ート酸化膜７を突き抜けるのを抑制することができる。
より、特にＰＭＯＳ形成予定領域４における第２Poly−
Ｓｉ膜１２を大粒径に形成することができるとともに、
第４工程における熱処理により、その領域４の第２Poly
−Ｓｉ膜１２の結晶粒界にリンを偏析させるので、ＰＭ
ＯＳ形成予定領域４においては、少ない結晶粒界にリン
が偏析している第２Poly−Ｓｉ膜１２を形成することが
できる。よって上記ＲＴＡの際、ＷＳｉx 膜１３に含ま
れているフッ素がＰＭＯＳ形成予定領域４の第２Poly−
Ｓｉ膜１２側に拡散してきても、第２Poly−Ｓｉ膜１２
に偏析しているリンによりこのフッ素の拡散速度が低下
し、このことによりフッ素の粒界拡散を抑えることがで
きるので、フッ素の増速拡散によってＰＭＯＳ形成予定
領域４のPoly−Ｓｉ膜１５中に拡散しているホウ素がゲ
ート酸化膜７を突き抜けるのを抑制することができる。
【００４４】よって上記実施形態の方法によっても、Po
ly−Ｓｉ膜１５中におけるリン濃度やホウ素濃度を高濃
度に維持した第１ゲート電極１６ａ、第２ゲート電極１
６ｂを有し、かつ信頼性の高いゲート酸化膜７を備えた
ＣＭＯＳ２４を製造することができる。またこうして製
造されたＣＭＯＳ２４においても、Poly−Ｓｉ膜１５中
のフェルミレベルの変動やゲート電圧印加時の第１ゲー
ト電極１６ａ、第２ゲート電極１６ｂの空乏化を抑制で
きるものとなるので、しきい値電圧の変動が小さく、か
つゲート酸化膜７の信頼性の高い優れたＭＯＳＦＥＴ特
性を有するものとなる。
ly−Ｓｉ膜１５中におけるリン濃度やホウ素濃度を高濃
度に維持した第１ゲート電極１６ａ、第２ゲート電極１
６ｂを有し、かつ信頼性の高いゲート酸化膜７を備えた
ＣＭＯＳ２４を製造することができる。またこうして製
造されたＣＭＯＳ２４においても、Poly−Ｓｉ膜１５中
のフェルミレベルの変動やゲート電圧印加時の第１ゲー
ト電極１６ａ、第２ゲート電極１６ｂの空乏化を抑制で
きるものとなるので、しきい値電圧の変動が小さく、か
つゲート酸化膜７の信頼性の高い優れたＭＯＳＦＥＴ特
性を有するものとなる。
【００４５】なお、本実施形態では、ａ−Ｓｉ膜への窒
素あるいはリンの導入をイオン注入で行ったが、その他
の方法、例えば気相拡散法等によりａ−Ｓｉ膜への窒素
あるいはリンの導入を行うこともできる。この場合に
は、先に熱処理によってａ−Ｓｉ膜を結晶化させて第２
Poly−Ｓｉ膜を形成し、その後、気相拡散法等の方法に
よって第２Poly−Ｓｉ膜に窒素あるいはリンを導入する
ことができる。例えば気相拡散法を用いて、第２Poly−
Ｓｉ膜に例えば、リンを導入する際の条件の一例を以下
に示す。 拡散種および流量 ： ＰＯＣｌ3 雰囲気の温度 ： ８３０℃ 処理時間 ： ７０ｍｉｎ この方法によっても、前述の実施形態と同様の効果を有
する半導体装置を製造することができる。
素あるいはリンの導入をイオン注入で行ったが、その他
の方法、例えば気相拡散法等によりａ−Ｓｉ膜への窒素
あるいはリンの導入を行うこともできる。この場合に
は、先に熱処理によってａ−Ｓｉ膜を結晶化させて第２
Poly−Ｓｉ膜を形成し、その後、気相拡散法等の方法に
よって第２Poly−Ｓｉ膜に窒素あるいはリンを導入する
ことができる。例えば気相拡散法を用いて、第２Poly−
Ｓｉ膜に例えば、リンを導入する際の条件の一例を以下
に示す。 拡散種および流量 ： ＰＯＣｌ3 雰囲気の温度 ： ８３０℃ 処理時間 ： ７０ｍｉｎ この方法によっても、前述の実施形態と同様の効果を有
する半導体装置を製造することができる。
【００４６】
【発明の効果】以上説明したように請求項１記載の半導
体装置によれば、第１ポリシリコン膜と金属膜または金
属化合物膜との間に、結晶粒界が少なくかつ不純物の粒
界拡散抑制用の窒素を含有してなる第２ポリシリコン膜
が設けられているため、この半導体装置を製造するに際
して熱処理を行ったときに、不純物が第２ポリシリコン
膜の結晶粒界を拡散したりこの結晶粒界に析出するのを
抑制することができる。よって、たとえ第２ポリシリコ
ン膜上に形成されている金属膜または金属化合物膜がフ
ッ素を含んでいても、製造時において熱処理の際にフッ
素がポリシリコン膜へ粒界拡散することが抑制されるの
で、ポリシリコン膜にホウ素が導入されており、絶縁膜
がゲート酸化膜である場合にも、フッ素の増速拡散に起
因するゲート酸化膜へのホウ素の突き抜けが防止された
ものとなる。
体装置によれば、第１ポリシリコン膜と金属膜または金
属化合物膜との間に、結晶粒界が少なくかつ不純物の粒
界拡散抑制用の窒素を含有してなる第２ポリシリコン膜
が設けられているため、この半導体装置を製造するに際
して熱処理を行ったときに、不純物が第２ポリシリコン
膜の結晶粒界を拡散したりこの結晶粒界に析出するのを
抑制することができる。よって、たとえ第２ポリシリコ
ン膜上に形成されている金属膜または金属化合物膜がフ
ッ素を含んでいても、製造時において熱処理の際にフッ
素がポリシリコン膜へ粒界拡散することが抑制されるの
で、ポリシリコン膜にホウ素が導入されており、絶縁膜
がゲート酸化膜である場合にも、フッ素の増速拡散に起
因するゲート酸化膜へのホウ素の突き抜けが防止された
ものとなる。
【００４７】また請求項３記載の半導体装置によれば、
請求項１記載の発明において第２ポリシリコン膜が含有
している窒素の替わりに不純物の粒界拡散抑制用のリン
を含有しているので、この発明においても、製造時にお
ける熱処理の際に不純物が第２ポリシリコン膜の結晶粒
界を拡散したりこの結晶粒界や金属膜または金属化合物
膜に析出するのが抑制されるとともに、ゲート酸化膜へ
のホウ素の突き抜けが防止されたものとなる。また上記
２つの発明において半導体装置が、第１の半導体素子と
第２の半導体素子とを備えてなり、導電部が第１の半導
体素子の第１導電部と、第１導電部とは導電型が異なる
第２の半導体素子の第２導電部とからなるものであれ
ば、製造に際し、第１、第２導電部のそれぞれの第２ポ
リシリコン膜によって、互いに異なる導電型の不純物の
相互拡散が抑制されるので、ポリシリコン膜中の不純物
濃度を高濃度に維持した第１、第２導電部を有するもの
となる。したがって本発明の半導体装置は、例えばこれ
がＭＯＳＦＥＴからなる場合、ポリシリコン膜中のフェ
ルミレベルの変動やゲート電圧印加時のゲート電極の空
乏化が抑制され、これによってしきい値電圧の変動が小
さく、かつゲート酸化膜の信頼性の高いものとなるの
で、優れたデバイス特性を有するものとなる。
請求項１記載の発明において第２ポリシリコン膜が含有
している窒素の替わりに不純物の粒界拡散抑制用のリン
を含有しているので、この発明においても、製造時にお
ける熱処理の際に不純物が第２ポリシリコン膜の結晶粒
界を拡散したりこの結晶粒界や金属膜または金属化合物
膜に析出するのが抑制されるとともに、ゲート酸化膜へ
のホウ素の突き抜けが防止されたものとなる。また上記
２つの発明において半導体装置が、第１の半導体素子と
第２の半導体素子とを備えてなり、導電部が第１の半導
体素子の第１導電部と、第１導電部とは導電型が異なる
第２の半導体素子の第２導電部とからなるものであれ
ば、製造に際し、第１、第２導電部のそれぞれの第２ポ
リシリコン膜によって、互いに異なる導電型の不純物の
相互拡散が抑制されるので、ポリシリコン膜中の不純物
濃度を高濃度に維持した第１、第２導電部を有するもの
となる。したがって本発明の半導体装置は、例えばこれ
がＭＯＳＦＥＴからなる場合、ポリシリコン膜中のフェ
ルミレベルの変動やゲート電圧印加時のゲート電極の空
乏化が抑制され、これによってしきい値電圧の変動が小
さく、かつゲート酸化膜の信頼性の高いものとなるの
で、優れたデバイス特性を有するものとなる。
【００４８】請求項５記載の半導体装置の製造方法によ
れば、アモルファスシリコン膜を形成した後、窒素をア
モルファスシリコン膜にイオン注入するため、第３工程
の熱処理により、アモルファスシリコン膜から大粒径で
結晶粒界の少ない結晶からなる第２ポリシリコン膜を形
成することができる。しかも第４工程における熱処理に
より、第２ポリシリコン膜の結晶粒界に窒素あるいはリ
ンを偏析させるので、自身の結晶粒界における不純物拡
散を抑制する第２ポリシリコン膜を形成することができ
る。
れば、アモルファスシリコン膜を形成した後、窒素をア
モルファスシリコン膜にイオン注入するため、第３工程
の熱処理により、アモルファスシリコン膜から大粒径で
結晶粒界の少ない結晶からなる第２ポリシリコン膜を形
成することができる。しかも第４工程における熱処理に
より、第２ポリシリコン膜の結晶粒界に窒素あるいはリ
ンを偏析させるので、自身の結晶粒界における不純物拡
散を抑制する第２ポリシリコン膜を形成することができ
る。
【００４９】また請求項６記載の半導体装置の製造方法
によれば、第２工程における熱処理によりアモルファス
シリコン膜を結晶化させるため、アモルファスシリコン
膜から大粒径で結晶粒界の少ない結晶からなる第２ポリ
シリコン膜を形成することができる。しかも第４工程に
おける熱処理により、第２ポリシリコン膜の結晶粒界に
窒素あるいはリンを偏析させるので、上記発明と同様、
自身の結晶粒界における不純物拡散を抑制する第２ポリ
シリコン膜を形成することができる。したがって本発明
方法によれば、例えば半導体装置がＭＯＳＦＥＴの場合
に、互いに異なる導電型の不純物の相互拡散、ポリシリ
コン膜の結晶粒界への不純物の析出、およびホウ素のゲ
ート酸化膜突き抜けを抑制することができることから、
ポリシリコン膜中における不純物濃度を高濃度に維持し
た導電部を有し、かつ信頼性の高いゲート酸化膜を備え
たＭＯＳＦＥＴ等の半導体装置を製造することができ
る。
によれば、第２工程における熱処理によりアモルファス
シリコン膜を結晶化させるため、アモルファスシリコン
膜から大粒径で結晶粒界の少ない結晶からなる第２ポリ
シリコン膜を形成することができる。しかも第４工程に
おける熱処理により、第２ポリシリコン膜の結晶粒界に
窒素あるいはリンを偏析させるので、上記発明と同様、
自身の結晶粒界における不純物拡散を抑制する第２ポリ
シリコン膜を形成することができる。したがって本発明
方法によれば、例えば半導体装置がＭＯＳＦＥＴの場合
に、互いに異なる導電型の不純物の相互拡散、ポリシリ
コン膜の結晶粒界への不純物の析出、およびホウ素のゲ
ート酸化膜突き抜けを抑制することができることから、
ポリシリコン膜中における不純物濃度を高濃度に維持し
た導電部を有し、かつ信頼性の高いゲート酸化膜を備え
たＭＯＳＦＥＴ等の半導体装置を製造することができ
る。
【図１】（ａ）〜（ｅ）は、本発明に係る半導体装置の
製造方法の第１の実施形態を工程順に説明するための要
部側断面図である。
製造方法の第１の実施形態を工程順に説明するための要
部側断面図である。
【図２】（ａ）、（ｂ）は、本発明に係る半導体装置の
製造方法の第２の実施形態を工程順に説明するための要
部側断面図である。
製造方法の第２の実施形態を工程順に説明するための要
部側断面図である。
【図３】従来法によりＣＭＯＳを形成する際の、不純物
の相互拡散を説明するための要部側断面図である。
の相互拡散を説明するための要部側断面図である。
１ Ｓｉ基板（半導体基体） ４ ＰＭＯＳ形成予定領域 ８ 第１Poly−Ｓｉ膜 ９ ａ−Ｓｉ膜 １２ 第２Poly−Ｓｉ膜 １３ ＷＳｉx 膜（金属化合物膜） １５ Poly−Ｓｉ膜 １６ａ 第１ゲート電極（第１導電部） １６ｂ 第２ゲート電極（第２導電部） ２２ ＮＭＯＳＦＥＴ（第１の半導体素子） ２３ ＰＭＯＳＦＥＴ（第２の半導体素子） ２４ ＣＭＯＳ（半導体装置）
Claims (6)
- 【請求項１】 半導体基体上に絶縁膜を介して形成され
たポリシリコン膜とこの上層に形成された金属膜または
金属化合物膜とから構成された導電部を有する半導体装
置において、 前記ポリシリコン膜は、前記絶縁膜上に形成された第１
ポリシリコン膜と、 該第１ポリシリコン膜上に形成された第２ポリシリコン
膜とからなり、 該第２ポリシリコン膜は、前記第１ポリシリコン膜の結
晶粒径よりも大きい結晶粒径を有し、かつ窒素を含有し
てなることを特徴とする半導体装置。 - 【請求項２】 前記半導体装置は、第１の半導体素子と
第２の半導体素子とを備えてなり、 前記導電部は、前記第１の半導体素子の第１導電部と、
該第１導電部とは導電型が異なる前記第２の半導体素子
の第２導電部とからなることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 半導体基体上に絶縁膜を介して形成され
たポリシリコン膜とこの上層に形成された金属膜または
金属化合物膜とから構成された導電部を有する半導体装
置において、 前記ポリシリコン膜は、前記絶縁膜上に形成された第１
ポリシリコン膜と、 該第１ポリシリコン膜上に形成された第２ポリシリコン
膜とからなり、 該第２ポリシリコン膜は、前記第１ポリシリコン膜の結
晶粒径よりも大きい結晶粒径を有し、かつリンを含有し
てなることを特徴とする半導体装置。 - 【請求項４】 前記半導体装置は、第１の半導体素子と
第２の半導体素子とを備えてなり、 前記導電部は、前記第１の半導体素子のＮ型の第１導電
部と、前記第２の半導体素子のＰ型の第２導電部とから
なり、 前記第２導電部における前記第２ポリシリコン膜が前記
リンを含有してなることを特徴とする請求項３記載の半
導体装置。 - 【請求項５】 半導体基体上に絶縁膜を介して第１と第
２とからなるポリシリコン膜を形成し、この上層に金属
膜または金属化合物膜を形成して導電部を形成する半導
体装置の製造方法であって、 前記絶縁膜上に前記第１ポリシリコン膜とアモルファス
シリコン膜とをこの順に形成する第１工程と、 前記アモルファスシリコン膜に窒素あるいはリンをイオ
ン注入する第２工程と、 熱処理によって、前記アモルファスシリコン膜を結晶化
させて前記第２ポリシリコン膜を形成する第３工程と、 熱処理によって、前記第２ポリシリコン膜中の前記窒素
あるいはリンを該第２ポリシリコン膜の結晶粒界に偏析
させる第４工程と、 前記第２ポリシリコン膜上に前記金属膜または金属化合
物膜を形成する第５工程とを有していることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 半導体基体上に絶縁膜を介して第１と第
２とからなるポリシリコン膜を形成し、この上層に金属
膜または金属化合物膜を形成して導電部を形成する半導
体装置の製造方法であって、 前記絶縁膜上に前記第１ポリシリコン膜とアモルファス
シリコン膜とをこの順に形成する第１工程と、 熱処理によって、前記アモルファスシリコン膜を結晶化
させて前記第２ポリシリコン膜を形成する第２工程と、 該第２ポリシリコン膜に窒素あるいはリンを導入する第
３工程と、 熱処理によって、前記第２ポリシリコン膜中の窒素ある
いはリンを該第２ポリシリコン膜の結晶粒界に偏析させ
る第４工程と、 前記第２ポリシリコン膜上に前記金属膜または金属化合
物膜を形成する第５工程とを有していることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20067995A JP3371631B2 (ja) | 1995-08-07 | 1995-08-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20067995A JP3371631B2 (ja) | 1995-08-07 | 1995-08-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0950997A true JPH0950997A (ja) | 1997-02-18 |
| JP3371631B2 JP3371631B2 (ja) | 2003-01-27 |
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ID=16428452
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20067995A Expired - Fee Related JP3371631B2 (ja) | 1995-08-07 | 1995-08-07 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3371631B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915510A1 (en) * | 1997-10-31 | 1999-05-12 | Nec Corporation | CMOS semiconductor device and method of fabricating the same |
| CN111785687A (zh) * | 2019-04-03 | 2020-10-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法及半导体器件 |
-
1995
- 1995-08-07 JP JP20067995A patent/JP3371631B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915510A1 (en) * | 1997-10-31 | 1999-05-12 | Nec Corporation | CMOS semiconductor device and method of fabricating the same |
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| CN111785687A (zh) * | 2019-04-03 | 2020-10-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法及半导体器件 |
| CN111785687B (zh) * | 2019-04-03 | 2024-01-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法及半导体器件 |
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| JP3371631B2 (ja) | 2003-01-27 |
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