JPH0917998A

JPH0917998A - Ｍｏｓトランジスタの製造方法

Info

Publication number: JPH0917998A
Application number: JP7162157A
Authority: JP
Inventors: Masanori Tsukamoto; 雅則塚本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-06-28
Filing date: 1995-06-28
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】ＰＭＯＳのｐ⁺ 型ゲート電極からのＢ（ホウ
素）の拡散およびゲート酸化膜突き抜けを防止する。【構成】ゲート酸化膜４上に成膜したアモルファス・
シリコン膜５ａ₁ にＮ⁺をイオン注入してアモルファス
化の度合いを進行させた後、低温・長時間アニールによ
り大粒径のポリシリコン膜５ｐ₁ に変化させる。この膜
上にＷＳｉｘ膜６を積層し、パターニングを経てゲート
電極７ｇ₁ を形成した後、ＢＦ₂ ⁺のイオン注入を行い、
ソース／ドレイン領域を形成すると共にゲート電極７ｇ
₁ をｐ⁺ 型化する。【効果】Ｎによる粒界強化と大粒径化による粒界の減
少とが図られ、Ｆを含むｐ⁺ 型ゲート電極であってもＢ
の増速拡散が抑制される。このため、ＰＭＯＳの閾値電
圧Ｖ_thの上昇やサブスレッショルド・スイングの増大が
防止され、動作速度と信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳトランジスタの製
造方法に関し、特にｐ型ＭＯＳトランジスタ（ＰＭＯ
Ｓ）のｐ⁺ 型ゲート電極からのホウ素（Ｂ）拡散、ある
いはＢのゲート酸化膜突き抜けを抑制する方法に関す
る。

【０００２】

【従来の技術】同一基板上にｎ型ＭＯＳトランジスタ
（ＮＭＯＳ）とｐ型ＭＯＳトランジスタ（ＰＭＯＳ）と
を共存させた相補型ＭＯＳトランジスタ（ＣＭＯＳ）回
路は、両トランジスタのオン時のみ電流が流れるため消
費電力が低く、また微細化や高集積化が容易であるため
高速動作が可能であるといった利点を有し、メモリ素子
や論理素子をはじめ多くのＬＳＩ構成デバイスとして広
く用いられている。近年ではゲート長０．１μｍ以下の
ＭＯＳトランジスタの室温動作も確認されていることか
ら、ＣＭＯＳ回路の高集積化と微細化が今後も進展し続
けることは確実とみられる。

【０００３】ところで、従来からＰＭＯＳのゲート電極
材料としては、ＮＭＯＳのゲート電極と同様、ｎ⁺ 型ポ
リシリコン膜、あるいはこの上に高融点金属シリサイド
膜や高融点金属膜を積層したポリサイド膜、ポリメタル
膜といった材料が用いられてきた。これは、ｎ⁺ 型ポリ
シリコン膜が高温プロセスに良く耐え、またチャネル・
プロファイルが埋込み型となるために高いバルク移動度
を利用して動作を高速化することができたからである。
しかし、埋込みチャネル型のＭＯＳトランジスタでは、
ソース／ドレイン領域から迫り出している空乏層の先端
がゲート電界の影響により基板の深い部分で互いに接近
するため、パンチスルーが生じ易い問題がある。したが
って、デザイン・ルールがディープ・サブミクロン以下
に縮小される世代においては、埋込みチャネル型では短
チャネル効果の抑制が困難となり、ゆえに表面チャネル
型の採用が望まれている。ＰＭＯＳのゲート電極をｐ⁺
型ポリシリコン膜を用いて構成すれば、表面チャネル型
のプロファイルを実現することができる。

【０００４】ＰＭＯＳのゲート電極材料にｐ⁺型ポリシ
リコン膜が望まれる理由は、他にもある。ＮＭＯＳ，Ｐ
ＭＯＳのいずれのゲート電極にもｎ⁺ 型ポリシリコン膜
を用いる従来のＣＭＯＳ回路では、ＮＭＯＳとＰＭＯＳ
との間に仕事関数差が存在し、この差に起因して閾値電
圧Ｖ_thが非対称となっている。このため、ＰＭＯＳのチ
ャネル領域に浅くホウ素をイオン注入して両トランジス
タの閾値電圧Ｖ_thをほぼ等しく（通常は１Ｖ以下）設定
していた。しかし、閾値調整用のイオン注入により基板
表面の不純物濃度を上昇させると、基板表面付近のキャ
リア移動度が低下して動作高速化に不利となるため、将
来的にはチャネル不純物濃度を低下させることが必須で
ある。仕事関数の大きいｐ⁺ 型ポリシリコン膜をＰＭＯ
Ｓのゲート電極として用いれば、チャネル不純物濃度を
上げずにＮＭＯＳとＰＭＯＳとの間で閾値電圧Ｖ_thを対
称化することができる。このことは、ＣＭＯＳインバー
タとして基本ゲートを構成した場合のトランジスタの入
出力特性を対称化し、信号伝達特性の対称性を改善する
ことにつながる。

【０００５】

【発明が解決しようとする課題】ところで、ＣＭＯＳ回
路の製造工程では一般に、ＮＭＯＳのゲート電極もＰＭ
ＯＳのゲート電極も共通のポリシリコン膜のパターニン
グにより形成されるので、両者に互いに異なる導電型を
付与するためには、それぞれのゲート電極となるべき領
域にマスクを介したイオン注入によりイオンを打ち分け
ることが多い。しかもこのイオン注入は、工程削減の観
点から一般にソース／ドレイン領域形成用のイオン注入
（Ｓ／Ｄイオン注入）を兼ねて行われる。このとき、ソ
ース／ドレイン領域の接合深さｘ_j を浅くすることが必
須なので、ＰＭＯＳ形成領域におけるイオン注入はＢＦ
₂ ⁺のイオン注入、あるいはＢ⁺ とＦ⁺ の共イオン注入に
より行われる。ＢＦ₂ ⁺はその解離特性や比較的大きな質
量ゆえに、Ｂ⁺ に比べて飛程を小さく制御したりチャネ
リングを防止する上で有利である。また、Ｂ⁺ とＦ+の
共イオン注入にも同様の効果がある。さらに、このとき
同時に導入されるＦには、ゲート酸化膜（ＳｉＯ₂ ）の
界面トラップ密度を低下させるという優れた効果があ
る。

【０００６】しかしその反面、ＦにはＢの拡散を促進
し、場合によってはＢをゲート酸化膜を突き抜けて基板
（Ｓｉ）まで到達させてしまうことがわかってきた。こ
の問題は、たとえばＩＥＥＥトランザクションズ・オン
・エレクトロン・デバイシズ（IEEE Transactions on E
lectron Devices）第３７巻１１号，ｐ．2312（1990
年）に論じられている。Ｂの拡散は、後工程におけるソ
ース／ドレインの活性化アニール、ＳＡＬＩＣＩＤＥ
（自己整合的シリサイド化）プロセス、層間絶縁膜のリ
フロー等、基板加熱を伴う様々な場面で起こり得る。

【０００７】Ｂ⁺ のイオン注入では、ポリシリコン膜中
にＦが取り込まれることはないため、このポリシリコン
膜を単独でゲート電極材料とする限りはＢの拡散は促進
されない。仮に若干の拡散が生じたとしても、Ｂがゲー
ト酸化膜を突き抜けるには至らず、ゲート酸化膜中で安
定化される。しかし、このポリシリコン膜上にゲート抵
抗の低減を目的として高融点金属シリサイド膜や高融点
金属膜が積層されており、しかも、これらの成膜方法に
起因して膜中にＦが残留している場合には、このＦがポ
リシリコン膜中へ取り込まれる。このような場合には、
たとえイオン注入がＢ⁺ を用いて行われていてもやはり
ＦによりＢの拡散や突き抜けが促進されてしまう。たと
えば、ＷＦ₆ をＳｉＨ₄ で還元する減圧ＣＶＤ法で成膜
されたＷＳｉx 膜は、残留Ｆを比較的多く含み、上述の
ような問題を起こす虞れが大きい。かかるＢの増速拡散
や突き抜けは、ＰＭＯＳの閾値電圧Ｖ_thの上昇、サブス
レッショルド・スウィングの増大、あるいはゲート絶縁
膜の信頼性低下の原因となるので、できる限り防止しな
ければならない。

【０００８】Ｂの拡散を抑制する上で有効と考えられる
ひとつの方法は、熱処理温度の低下あるいは熱処理時間
の短縮である。しかし、前者ではイオン注入やドライエ
ッチングで生じた結晶欠陥の回復が不十分となるためリ
ーク電流の増大を招く虞れがあり、後者では不純物の活
性化が不十分となるため拡散層や配線層の抵抗の上昇を
招く虞れがある。

【０００９】また、Ｂのゲート酸化膜突き抜けを抑制す
るために、ＮＨ₃ やＮ₂ Ｏ等の窒化雰囲気中でゲート酸
化膜の急速熱窒化（ＲＴＮ）を行う方法も提案されてい
る。しかしこれらの方法は、ゲート絶縁膜の膜厚増大や
キャリア移動度の低下によるトランジスタ特性の低下、
あるいは固定電荷や界面準位の増加によるゲート絶縁膜
の信頼性低下といった問題を招き、必ずしも得策ではな
い。

【００１０】そこで、これらに代わる手法として、ポリ
シリコン膜の結晶粒径を増大させることで拡散経路たる
粒界を減少させ、これによりＢの拡散を抑制しようとす
る方法が１９９０年ＩＥＥＥシンポジウム・オンＶＬＳ
Ｉテクノロジー（1990 Symposium on VLSI Technology,
IEEE)抄録集 p.111-112に発表されている。この方法に
よると、まずゲート酸化膜上にアモルファス・シリコン
膜を堆積させ、ＮＭＯＳのｎ+ 型ゲート電極とソース／
ドレイン領域、およびＰＭＯＳのｐ⁺ 型ゲート電極とソ
ース／ドレイン領域とをそれぞれ同時に形成している。
この後、ソース／ドレイン領域やゲート電極中の不純物
の活性化アニールと、層間絶縁膜（プラズマＣＶＤによ
るＳｉＯ₂ 膜＋ＢＰＳＧ）のリフローをいずれも９００
℃，１５分間の条件で行うことで、アモルファス・シリ
コン膜の結晶粒径を初めから多結晶膜として成膜された
ポリシリコン膜に比べて２倍以上に増大させている。こ
れにより、ゲート酸化膜中へのＢやＦの拡散を減少さ
せ、Ｓｉ基板へのＢの突き抜けを抑制し、ゲート酸化膜
中の電子トラップ密度を低減させることに成功してい
る。なお、上記方法ではアニール温度は明示されていな
いものの、ゲート電極のパターニング後にＳＡＬＩＣＩ
ＤＥ法によりＴｉＳｉx 膜を形成している旨の記載があ
り、この段階でも結晶粒の成長が起こっている。

【００１１】しかしながら、アモルファス・シリコンか
らポリシリコンへの結晶化の進み具合は、アモルファス
・シリコン膜が成膜後に経る熱処理条件により大きく変
化するため、上述の方法によっても必ずしも十分な大粒
径化が起こっているとは言えず、また粒径に再現性があ
るとも言えない。

【００１２】さらに別のＢ拡散防止対策として、第４１
回応用物理学関係連合講演会（１９９４年春季年会）講
演予稿集 p.675，演題番号２９ｐ−ＺＧ−１６に、ポリ
シリコン膜の結晶粒界に窒素を導入する研究が報告され
ている。この研究では、イオン注入による窒素のドース
量に対するフラットバンド電圧Ｖ_FB、および反転層形成
時の容量Ｃinv とゲート酸化膜の容量Ｃoxの比（Ｃinv
／Ｃox）の各依存性を検討し、ドース量が１０¹⁵／ｃｍ
² のオーダーまでの範囲であればゲート電極を空乏化さ
せずにＢの拡散を防止できるとしている。しかし、窒素
のイオン注入をポリシリコン膜に対して行っているた
め、結晶粒子が微細化されてしまう。したがって、仮に
このポリシリコン膜を予め前述のような方法で大粒径化
しておいても、大粒径化による効果はほとんど得られな
いことになる。

【００１３】このように、ｐ型ゲート電極からのＢの拡
散を防止するための従来の対策は、いずれも決め手を欠
いているのが実情である。そこで本発明は、ゲート絶縁
膜の信頼性を損なうことなく、再現性の高い手法により
Ｂの拡散を防止することが可能なＭＯＳトランジスタの
製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のＭＯＳトランジ
スタの製造方法は、上述の目的を達するために提案され
るものであり、少なくとも一部がｐ型半導体膜より構成
されるゲート電極を有するＭＯＳトランジスタの製造方
法であって、ゲート絶縁膜上にアモルファス・シリコン
膜を成膜する第１工程と、前記アモルファス・シリコン
膜に粒界強化用元素のイオン注入を行う第２工程と、前
記アモルファス・シリコン膜をアニールしてポリシリコ
ン膜に変化させる第３工程と、少なくとも前記ポリシリ
コン膜をパターニングしてゲート電極を形成する第４工
程と、前記ゲート電極をマスクとしてｐ型不純物のイオ
ン注入を行うことによりソース／ドレイン領域を形成す
ると共に該ゲート電極の導電型をｐ型とする第５工程と
を経るものである。

【００１５】上記ゲート絶縁膜の典型例はシリコン化合
物膜である。ＭＯＳトランジスタのゲート絶縁膜として
用いられるシリコン化合物膜には、窒化シリコン膜，酸
化シリコン膜，あるいは酸化シリコン膜で窒化シリコン
膜を挟んだＯＮＯ膜などが知られているが、本発明では
特に酸化シリコン膜（ＳｉＯx ）を用いることが有効で
ある。

【００１６】上記第２工程で用いられる粒界強化用元素
とは、次の第３工程で行われるアニールによりアモルフ
ァス・シリコン膜がポリシリコン膜に変化した際の結晶
粒界に偏析することにより、さらに後の第５工程で導入
されるフッ素の粒界拡散をブロックする機能を有する元
素である。かかる元素としては、窒素（Ｎ）もしくはリ
ン（Ｐ）を用いると好適である。ただし、Ｎは導入し過
ぎるとポリシリコン膜が空乏化して電極として使用でき
なくなるので、ドース量を１０¹⁵／ｃｍ² のオーダーに
制御することが必要である。一方、Ｐはｎ型不純物であ
って本発明のゲート電極中のｐ⁺ 型不純物を補償してし
まうので、Ｐを用いる場合には第５工程におけるｐ型不
純物のドース量をこの補償分も見込んだ上で高めに設定
する必要がある。

【００１７】前記アニールは、５５０〜７００℃，１時
間以上の条件で行うと良い。このアニール条件は、通常
の不純物活性化アニールに比べるとかなり低温かつ長時
間の条件である。つまり本発明では、従来のようにアモ
ルファス・シリコン膜の大粒径化をその後の熱処理時に
同時に行うのではなく、上記条件にしたがって緩やかに
行うことにより、十分な大粒径化を高い制御性と再現性
をもって実現するものである。アニール温度が５５０℃
未満の温度域では結晶核をなかなか発生させることがで
きず、また７００℃より高い温度域では核発生速度が速
すぎて十分な大粒径化を起こすことができない。より好
ましい温度範囲は６００〜６５０℃である。また、アニ
ール時間が１時間未満であっても、十分な大粒径化を起
こすことができない。より好ましいアニール時間は５〜
１０時間である。

【００１８】前記第２工程にて粒界強化用元素のイオン
注入を終了した後には、前記アモルファス・シリコン膜
のゲート形成部以外の領域にシリコンもしくはアルゴン
の少なくとも一方をイオン注入し、アモルファス化を一
層徹底させても良い。

【００１９】本発明は、ポリシリコン膜の粒界強化と大
粒径化によりｐ型不純物の拡散を抑制するものである。
したがって、ｐ型不純物としてＢを含むと共に、製造工
程において必然的にフッ素を含有してしまうようなゲー
ト電極を用いても、信頼性の高いＭＯＳトランジスタを
製造することができる。つまり、第５工程で行われるイ
オン注入としては、Ｂ⁺ のイオン注入を行ってももちろ
ん構わないが、ＢＦ₂ ⁺のイオン注入もしくはＢ⁺ とＦ⁺
の共イオン注入を行うことができるのである。特に、後
二者の採用は、浅い接合の実現や界面準位密度の低減を
図る上で大変有利である。

【００２０】ところで、前記ゲート電極は、ポリシリコ
ン膜単独により構成されても良いが、第３工程でポリシ
リコン膜を形成した後、この上に高融点金属シリサイド
膜もしくは高融点金属膜を積層して複合膜を構成し、前
記第４工程ではこの複合膜をパターニングしてゲート電
極を形成することで、低抵抗化を図っても良い。ポリシ
リコン膜と高融点金属シリサイド膜との複合膜はポリサ
イド膜、高融点金属膜との複合膜はポリメタル膜として
知られるものである。

【００２１】上記高融点金属シリサイド膜としては、Ｗ
Ｓｉｘ膜，ＴｉＳｉｘ膜，ＭｏＳｉｘ膜，ＴａＳｉｘ
膜，ＰｔＳｉｘ膜，ＮｉＳｉｘ膜など従来公知の膜を用
いることができる。これらの膜は、ＣＶＤ法あるいは自
己整合的シリサイド化法（ＳＡＬＩＣＩＤＥ法）により
形成することができる。一方、上記高融点金属膜として
は、Ｗ膜，Ｔｉ膜，Ｍｏ膜，Ｔａ膜，Ｐｔ膜，Ｎｉ膜等
の従来公知の膜を用いることができる。これらの膜は、
減圧ＣＶＤ法，プラズマＣＶＤ法，あるいはスパッタリ
ング法により成膜する。

【００２２】なお、上記列挙した高融点金属シリサイド
膜のうち、最も代表的な膜はＷＳｉｘ膜である。ＷＳｉ
ｘ膜は、一般にＷＦ₆ をＳｉＨ₄ （モノシラン：ＭＳ）
またはＳｉＣｌ₂ Ｈ₂（ジクロロシラン：ＤＣＳ）で還
元する減圧ＣＶＤにより成膜される。ＤＣＳ還元法の方
がＭＳ還元法に比べて膜中の残留Ｆを低減できることが
知られている。

【００２３】

【作用】アモルファス・シリコン膜にイオン注入を行う
と、アモルファス化が一層進むことは良く知られている
が、本発明ではＮあるいはＰといった粒界強化用元素の
イオン注入がその役割を果たす。高度にアモルファス化
されたシリコン膜中では、アニール時に結晶核の発生が
遅れるので、アニールにより得られるポリシリコン膜は
大粒径化する。本発明ではこのアニールを低温・長時間
の条件で行っており、しかもこの時、上記の粒界強化用
元素が結晶粒界に偏析するので、大粒径であって、かつ
不純物元素の粒界拡散を効果的にブロックできるポリシ
リコン膜を得ることができる。

【００２４】核発生の遅延は、イオン注入による徹底ア
モルファス化を併用することで、より顕著となる。すな
わち、本発明ではアモルファス・シリコン膜中、ゲート
電極形成部以外の領域における核発生速度を極端に低下
させるため、ゲート電極形成部で先に核が発生し、結晶
粒の成長はここから外方向へ向かって進行する。この結
果、ゲート電極内の粒界、すなわち不純物原子の拡散経
路を著しく減少させることができる。

【００２５】したがって、不純物としてＢを含むｐ⁺ 型
のゲート電極にたとえＦが含有されていても、Ｂの増速
拡散や突き抜けが効果的に抑制される。このため、ｐ型
不純物の導入にＢＦ₂ ⁺ のイオン注入、あるいはＢ+ と
Ｆ+ の共イオン注入を採用したり、ポリシリコン膜の上
に残留Ｆを含む高融点金属シリサイド膜や高融点金属膜
を積層することが、何ら支障無く行えることになる。

【００２６】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２７】実施例１本実施例は、ポリサイド・ゲート電極を持つＬＤＤ型の
ＰＭＯＳの製造に本発明を適用した例である。本実施例
のプロセスを、図１ないし図８を参照しながら説明す
る。

【００２８】まず、ｐ型Ｓｉ基板（ｐ−Ｓｕｂ）１上に
公知のＬＯＣＯＳ法によりフィールド酸化膜２を形成し
て素子分離を行い、さらにＰ⁺ をイオン注入してｎ型ウ
ェル（ｎ−Ｗｅｌｌ）３を形成した。ここで、上記Ｐ⁺
のイオン注入条件は、たとえばイオン加速エネルギー３
３０ｋｅＶ，ドース量８×１０¹²／ｃｍ² とした。次
に、活性領域の表層部に閾値電圧Ｖ_th調整のためのチャ
ネル・イオン注入を行い、また活性領域の深層部にパン
チスルーを防止するためのディープ・イオン注入を行っ
た。さらに、８５０℃でパイロジェニック酸化を行うこ
とにより、活性領域の表面に厚さ約８ｎｍのゲート酸化
膜４を形成した。図１には、ここまでの工程を示した。

【００２９】次に、図２に示されるように、基体の全面
に減圧ＣＶＤにより膜厚約７０ｎｍのアモルファス・シ
リコン膜５ａ₁ （添字ａはアモルファス状態であること
を表す。）を堆積させた。この減圧ＣＶＤは、一例とし
てＳｉＨ₄ を原料ガスとし、堆積温度５５０℃で行っ
た。

【００３０】続いて、図３に示されるように、上記アモ
ルファス・シリコン膜５ａ₁ に対し、本発明のポイント
のひとつであるＮ⁺ のイオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー１
０ｋｅＶ，ドース量１×１０¹⁵／ｃｍ² とした。このイ
オン注入により、アモルファス化の度合いが一層進み、
かつＮを含有するアモルファス・シリコン膜５ａ₂ が得
られた。なお、上記のドース量は、後工程で形成される
ゲート電極（図６の符号７ｇ₁ ）の中のポリシリコン膜
（図６の符号５ｐ₁ ）を空乏化させるものではない。

【００３１】次に、本発明のもうひとつのポイントであ
る低温・長時間アニールを行った。このアニールは、た
とえばＮ₂ 雰囲気中，６００℃，５〜１０時間の条件で
行った。このときの固相成長により、アモルファス・シ
リコン膜５ａ₂ は図４に示されるように、最大粒径１μ
ｍ程度のポリシリコン膜５ｐ₁ （添字ｐは多結晶状態で
あることを表す。）に変化した。

【００３２】次に、図５に示されるように、基体の全面
に減圧ＣＶＤにより膜厚約７０ｎｍのＷＳｉｘ膜６を堆
積させた。この減圧ＣＶＤは、一例としてＷＦ₆ ／Ｓｉ
Ｃｌ₂ Ｈ₂混合ガスを用い、堆積温度６８０℃にて行っ
た。これにより、ゲート電極を構成するＷ−ポリサイド
膜７が形成されたことになる。このＷＳｉｘ膜の成膜過
程では上述のように７００℃近い加熱が行われるため、
従来の方法ではこの間にもアモルファス・シリコン膜の
結晶成長が若干進行し、結晶粒が小粒径化する一因とな
っていた。しかし、本発明ではアモルファス・シリコン
膜５ａ₂ は既にポリシリコン膜５ｐ₁ に変化しているの
で、このような懸念はない。しかも、該ポリシリコン膜
５ｐ₁ の結晶粒界にはＮが偏析し、不純物拡散の防止能
に優れた膜となっている。この後、常法にしたがってレ
ジスト・パターニングを行い、ゲート電極パターンに倣
ったレジスト・マスク８を形成した。

【００３３】次に、上記レジスト・マスク８を介してＷ
−ポリサイド膜７を異方的にドライエッチングし、図６
に示されるようにゲート電極７ｇ₁ を形成した。このド
ライエッチングは、たとえばＣｌ₂ ／Ｏ₂ 混合ガスと有
磁場マイクロ波プラズマ・エッチング装置を用い、ゲー
ト酸化膜４に対する選択比を十分に大きく確保しながら
行った。続いて、レジスト・マスク８を除去し、上記ゲ
ート電極７ｇ₁ をマスクとしてＢＦ₂ ⁺のＬＤＤイオン注
入を行った。このときのイオン注入条件は、一例として
イオン加速エネルギー２０ｋｅＶ，ドース量２×１０¹³
／ｃｍ² とした。なお、このイオン注入により、ゲート
電極７ｇ₁ 中にもＢとＦとが取り込まれた。

【００３４】次に、基体の全面に減圧ＣＶＤにより厚さ
約１５０ｎｍのＳｉＯｘ膜を堆積させ、これを異方的に
エッチバックしてゲート電極７ｇ₁ の側壁面上にサイド
ウォール９を形成した。続いて、ゲート電極７ｇ₁ とサ
イドウォール９をマスクとして用い、ＢＦ₂ ⁺のソース／
ドレイン（Ｓ／Ｄ）イオン注入を行った。このときのイ
オン注入条件は、一例としてイオン加速エネルギー２０
ｋｅＶ，ドース量３×１０¹⁵／ｃｍ² とした。このイオ
ン注入により、ゲート電極７ｇ₁ はｐ⁺ 型となった。図
７には、ここまでの工程を示した。

【００３５】この後、たとえば１０５０℃，１０秒間の
条件でラピッド・サーマル・アニール（ＲＴＡ）を行う
ことにより、ｐ型Ｓｉ基板１に導入されたＢを活性化さ
せ、端部にｐ^- 型のＬＤＤ領域を有するｐ⁺ 型のソース
／ドレイン領域１０を形成した。このソース／ドレイン
領域１０の接合深さｘ_j は、イオン注入にＢＦ₂ ⁺が用い
られたために、極めて浅い。さらに、常法にしたがって
層間絶縁膜１１の堆積、コンタクト・ホール１２の開
口、上層配線１３の形成を行い、図８に示されるような
ＰＭＯＳを完成させた。

【００３６】ここで、上記ＰＭＯＳにおけるＢの深さ方
向プロファイルを、図９に示す。比較のために、Ｂのゲ
ート酸化膜突き抜けが生じた場合を一点鎖線で示した。
ゲート電極中のＢは、本来はゲート酸化膜を突き抜ける
ものではない。しかし、大量のＦの残留下ではＢｘＯｙ
（酸化ホウ素）の形成を妨げてＳｉ基板まで達すると考
えられており、この結果、一点鎖線で示されるようにＳ
ｉ基板の表層部が高濃度となり、チャネル不純物濃度が
設計値から外れてしまう。

【００３７】しかし、本発明ではアモルファス・シリコ
ン膜５ａ₁ がＮ⁺ のイオン注入により一旦アモルファス
シリコン膜５ａ₂ に変化され、さらに続くアニールによ
り結晶粒界の強化された大粒径のポリシリコン膜５ｐ₁
に変化されることにより、Ｆの影響によるＢの増速拡散
がブロックされている。このため、ＰＭＯＳのゲート電
極７ｇ₁ にはＢＦ₂ ⁺のイオン注入やＷＳｉｘ膜６の積層
に起因してＦが混入しているにもかかわらず、実線で示
されるように、Ｂはゲート電極中においてゲート酸化膜
との界面付近まで高濃度に維持され、ゲート酸化膜を突
き抜けることはなかった。したがって、ゲート配線抵抗
の上昇を防ぐことができ、またチャネル不純物濃度を設
計値（ここでは１０¹⁶／ｃｍ³ ）どおりに維持すること
で閾値電圧Ｖ_thの変動を防止することができた。

【００３８】なお、本発明を適用してＣＭＯＳを製造す
る場合には、Ｎ⁺ のイオン注入をＮＭＯＳ形成領域につ
いても同様に行うことになるが、これがＮＭＯＳのゲー
ト電極やソース／ドレイン領域のｎ型不純物であるＰや
Ａｓの拡散プロファイルに何ら影響を与えるものではな
い。

【００３９】実施例２本実施例では、Ｎ⁺ のイオン注入を行った後、低温・長
時間アニールを行う前に、アモルファス・シリコン膜の
ゲート電極形成部以外の領域をＳｉ⁺ のイオン注入によ
り徹底アモルファス化することにより、ゲート電極を構
成するポリシリコン膜の一層の大粒径化を図った。本実
施例のプロセスを、図１０ないし図１２を参照しながら
説明する。

【００４０】まず、Ｎ⁺ のイオン注入（図３参照。）ま
でを実施例１と同様に行った後、図１０に示されるよう
にゲート電極形成部をレジスト・パターン１４で被覆
し、Ｓｉ⁺ のイオン注入を行った。このときのイオン注
入条件は、たとえばイオン加速エネルギー１０〜３０ｋ
ｅＶ，ドース量１×１０¹⁶／ｃｍ² のオーダーとした。
これにより、ゲート電極形成部以外の領域は徹底アモル
ファス化シリコン膜５ａ₃ に変化した。

【００４１】上記レジスト・パターン１４をＯ₂ プラズ
マ・アッシングにより除去した後、実施例１と同じ条件
で低温・長時間アニールを行った。このアニールによ
り、図１１に示されるように、上記アモルファス・シリ
コン膜５ａ₃ は、レジスト・パターン１４で被覆されて
いたゲート電極形成領域において巨大粒径ポリシリコン
膜５ｐ₂ 、それ以外の領域において実施例１と同等のポ
リシリコン膜５ｐ₁ にそれぞれ変化した。これは、徹底
アモルファス化シリコン膜５ａ₃ において核発生速度が
著しく低下した結果、ゲート領域における核発生が相対
的に早まり、この核を起点として成長し始めた結晶粒
が、他の核に邪魔されることなく大きく成長したからで
ある。

【００４２】この後、Ｗ−ポリサイド膜の形成、ゲート
電極７ｇ₂ のパターニング、ＬＤＤイオン注入、サイド
ウォール９の形成、Ｓ／Ｄイオン注入、不純物活性化ア
ニールを実施例１と同様に行った。さらに、層間絶縁膜
１１の堆積、コンタクト・ホール１２の開口、上層配線
１３の形成を経て、図１２に示されるＰＭＯＳを完成さ
せた。本実施例のＰＭＯＳの動作特性は、実施例１に比
べて一層改善されていた。

【００４３】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば上記実施例では、アモルファス
・シリコン膜５ａ₁ へイオン注入する粒界強化元素とし
てＮを用いたが、これをＰに替えても良い。また、上記
アモルファス・シリコン膜５ａ₁ へのｐ型不純物の導入
をＢＦ₂ ⁺のイオン注入により行ったが、これをＢ⁺ とＦ
⁺ の共イオン注入、あるいはＢ⁺ の単独イオン注入に替
えても良い。あるいは、ゲート電極の上層側を高融点金
属膜としてもよい。また、上記実施例２において、徹底
アモルファス化を図るために注入されるイオンはＳｉ⁺
に替えてＡｒ⁺ としても良い。

【００４４】その他、上記ＰＭＯＳを構成する各膜の膜
厚、堆積方法および条件、アニール条件、イオン注入条
件の細部については、適宜変更が可能である。

【００４５】

【発明の効果】以上の説明からも明らかなように、本発
明を適用すればＰＭＯＳのｐ⁺ 型ポリシリコン・ゲート
電極中にＢと共にＦが含まれていても、ＦによるＢの増
速拡散を効果的に抑制することができるため、Ｆによる
界面トラップ密度の低減効果はそのままに、閾値電圧Ｖ
_thの上昇やサブスレッショルド・スウィングの増大を防
止することができる。このことにより、動作速度と信頼
性に優れた微細なＰＭＯＳを構成することが可能とな
り、さらにはこれを用いて信号伝達特性の改善されたＣ
ＭＯＳを構成することが可能となる。

【図面の簡単な説明】

【図１】本発明をＰＭＯＳの製造に適用したプロセス例
（実施例１）において、Ｓｉ基板上で素子分離、ウェル
形成、ゲート酸化の各工程を終了した状態を示す模式的
断面図である。

【図２】図１の基体の全面にアモルファス・シリコン膜
を堆積させた状態を示す模式的断面図である。

【図３】図２のアモルファス・シリコン膜にＮ⁺ のイオ
ン注入を行っている状態を示す模式的断面図である。

【図４】低温・長時間アニールを行い、図３のアモルフ
ァス・シリコン膜をポリシリコン膜に変化させた状態を
示す模式的断面図である。

【図５】図４のポリシリコン膜上にＷＳｉｘ膜を堆積さ
せてＷ−ポリサイド膜を構成し、ゲート電極形成用のレ
ジスト・マスクをパターニングした状態を示す模式的断
面図である。

【図６】図５のＷ−ポリサイド膜を異方性エッチングし
てゲート電極を形成し、さらにＬＤＤイオン注入を行っ
た状態を示す模式的断面図である。

【図７】図６のゲート電極の側壁面上にサイドウォール
を形成し、ＢＦ₂ ⁺を用いたＳ／Ｄイオン注入により活性
領域とゲート電極に共にＢを導入している状態を示す模
式的断面図である。

【図８】実施例１で完成されたＰＭＯＳの模式的断面図
である。

【図９】ホウ素（Ｂ）の深さ方向プロファイルを、本発
明とゲート酸化膜突き抜けが生じた場合とで比較して示
すグラフである。

【図１０】本発明をＰＭＯＳの製造に適用した他のプロ
セス例（実施例２）において、Ｎ⁺ をイオン注入したア
モルファス・シリコン膜のゲート電極形成部以外の領域
を、Ｓｉ⁺ のイオン注入によりさらに徹底的にアモルフ
ァス化させている状態を示す模式的断面図である。

【図１１】図１０の徹底アモルファス化シリコン膜をア
ニールし、ゲート電極形成領域を巨大粒径ポリシリコン
膜に変化させた状態を示す模式的断面図である。

【図１２】実施例２で完成されたＰＭＯＳの模式的断面
図である。

【符号の説明】

１ｐ型Ｓｉ基板３ｎ型ウェル４ゲート酸化膜５ａ₁ アモルファス・シリコン膜５ａ₂ （Ｎ⁺ をイオン注入した）アモルファス・シリ
コン膜５ａ₃ 徹底アモルファス化シリコン膜５ｐ₁ ポリシリコン膜５ｐ₂ 巨大粒径ポリシリコン膜７ｇ₁，７ｇ₂ ゲート電極１０ソース／ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ

Claims

【特許請求の範囲】

【請求項１】少なくとも一部がｐ型半導体膜より構成
されるゲート電極を有するＭＯＳトランジスタの製造方
法において、ゲート絶縁膜上にアモルファス・シリコン膜を成膜する
第１工程と、前記アモルファス・シリコン膜に粒界強化用元素のイオ
ン注入を行う第２工程と、前記アモルファス・シリコン膜をアニールしてポリシリ
コン膜に変化させる第３工程と、少なくとも前記ポリシリコン膜をパターニングしてゲー
ト電極を形成する第４工程と、前記ゲート電極をマスクとしてｐ型不純物のイオン注入
を行うことによりソース／ドレイン領域を形成すると共
に該ゲート電極の導電型をｐ型とする第５工程とを有す
るＭＯＳトランジスタの製造方法。
【請求項２】前記粒界強化用元素が窒素もしくはリン
である請求項１記載のＭＯＳトランジスタの製造方法。
【請求項３】前記アニールを５５０〜７００℃，１時
間以上の条件で行う請求項１記載のＭＯＳトランジスタ
の製造方法。
【請求項４】前記第２工程にて粒界強化用元素のイオ
ン注入を終了後、前記アモルファス・シリコン膜のゲー
ト電極形成部以外の領域にさらにシリコンもしくはアル
ゴンの少なくとも一方をイオン注入して徹底アモルファ
ス化を行う請求項１記載のＭＯＳトランジスタの製造方
法。
【請求項５】前記第５工程で行われるイオン注入が、
ＢＦ₂ ⁺のイオン注入もしくはＢ⁺ とＦ⁺ の共イオン注入
である請求項１記載のＭＯＳトランジスタの製造方法。
【請求項６】前記第３工程でポリシリコン膜を形成し
た後、この上に高融点金属シリサイド膜もしくは高融点
金属膜を積層して複合膜を構成し、前記第４工程ではこ
の複合膜をパターニングしてゲート電極を形成する請求
項１記載のＭＯＳトランジスタの製造方法。
【請求項７】前記高融点金属シリサイド膜はタングス
テン・シリサイド膜である請求項６記載のＭＯＳトラン
ジスタの製造方法。