JPH0917998A - Mosトランジスタの製造方法 - Google Patents

Mosトランジスタの製造方法

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JPH0917998A
JPH0917998A JP7162157A JP16215795A JPH0917998A JP H0917998 A JPH0917998 A JP H0917998A JP 7162157 A JP7162157 A JP 7162157A JP 16215795 A JP16215795 A JP 16215795A JP H0917998 A JPH0917998 A JP H0917998A
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JP
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film
gate electrode
ion implantation
mos transistor
type
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JP7162157A
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Masanori Tsukamoto
雅則 塚本
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Sony Corp
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Abstract

(57)【要約】 【目的】 PMOSのp+ 型ゲート電極からのB(ホウ
素)の拡散およびゲート酸化膜突き抜けを防止する。 【構成】 ゲート酸化膜4上に成膜したアモルファス・
シリコン膜5a1 にN+をイオン注入してアモルファス
化の度合いを進行させた後、低温・長時間アニールによ
り大粒径のポリシリコン膜5p1 に変化させる。この膜
上にWSix膜6を積層し、パターニングを経てゲート
電極7g1 を形成した後、BF2 +のイオン注入を行い、
ソース/ドレイン領域を形成すると共にゲート電極7g
1 をp+ 型化する。 【効果】 Nによる粒界強化と大粒径化による粒界の減
少とが図られ、Fを含むp+ 型ゲート電極であってもB
の増速拡散が抑制される。このため、PMOSの閾値電
圧Vthの上昇やサブスレッショルド・スイングの増大が
防止され、動作速度と信頼性が向上する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はMOSトランジスタの製
造方法に関し、特にp型MOSトランジスタ(PMO
S)のp+ 型ゲート電極からのホウ素(B)拡散、ある
いはBのゲート酸化膜突き抜けを抑制する方法に関す
る。
【0002】
【従来の技術】同一基板上にn型MOSトランジスタ
(NMOS)とp型MOSトランジスタ(PMOS)と
を共存させた相補型MOSトランジスタ(CMOS)回
路は、両トランジスタのオン時のみ電流が流れるため消
費電力が低く、また微細化や高集積化が容易であるため
高速動作が可能であるといった利点を有し、メモリ素子
や論理素子をはじめ多くのLSI構成デバイスとして広
く用いられている。近年ではゲート長0.1μm以下の
MOSトランジスタの室温動作も確認されていることか
ら、CMOS回路の高集積化と微細化が今後も進展し続
けることは確実とみられる。
【0003】ところで、従来からPMOSのゲート電極
材料としては、NMOSのゲート電極と同様、n+ 型ポ
リシリコン膜、あるいはこの上に高融点金属シリサイド
膜や高融点金属膜を積層したポリサイド膜、ポリメタル
膜といった材料が用いられてきた。これは、n+ 型ポリ
シリコン膜が高温プロセスに良く耐え、またチャネル・
プロファイルが埋込み型となるために高いバルク移動度
を利用して動作を高速化することができたからである。
しかし、埋込みチャネル型のMOSトランジスタでは、
ソース/ドレイン領域から迫り出している空乏層の先端
がゲート電界の影響により基板の深い部分で互いに接近
するため、パンチスルーが生じ易い問題がある。したが
って、デザイン・ルールがディープ・サブミクロン以下
に縮小される世代においては、埋込みチャネル型では短
チャネル効果の抑制が困難となり、ゆえに表面チャネル
型の採用が望まれている。PMOSのゲート電極をp+
型ポリシリコン膜を用いて構成すれば、表面チャネル型
のプロファイルを実現することができる。
【0004】PMOSのゲート電極材料にp+ 型ポリシ
リコン膜が望まれる理由は、他にもある。NMOS,P
MOSのいずれのゲート電極にもn+ 型ポリシリコン膜
を用いる従来のCMOS回路では、NMOSとPMOS
との間に仕事関数差が存在し、この差に起因して閾値電
圧Vthが非対称となっている。このため、PMOSのチ
ャネル領域に浅くホウ素をイオン注入して両トランジス
タの閾値電圧Vthをほぼ等しく(通常は1V以下)設定
していた。しかし、閾値調整用のイオン注入により基板
表面の不純物濃度を上昇させると、基板表面付近のキャ
リア移動度が低下して動作高速化に不利となるため、将
来的にはチャネル不純物濃度を低下させることが必須で
ある。仕事関数の大きいp+ 型ポリシリコン膜をPMO
Sのゲート電極として用いれば、チャネル不純物濃度を
上げずにNMOSとPMOSとの間で閾値電圧Vthを対
称化することができる。このことは、CMOSインバー
タとして基本ゲートを構成した場合のトランジスタの入
出力特性を対称化し、信号伝達特性の対称性を改善する
ことにつながる。
【0005】
【発明が解決しようとする課題】ところで、CMOS回
路の製造工程では一般に、NMOSのゲート電極もPM
OSのゲート電極も共通のポリシリコン膜のパターニン
グにより形成されるので、両者に互いに異なる導電型を
付与するためには、それぞれのゲート電極となるべき領
域にマスクを介したイオン注入によりイオンを打ち分け
ることが多い。しかもこのイオン注入は、工程削減の観
点から一般にソース/ドレイン領域形成用のイオン注入
(S/Dイオン注入)を兼ねて行われる。このとき、ソ
ース/ドレイン領域の接合深さxj を浅くすることが必
須なので、PMOS形成領域におけるイオン注入はBF
2 +のイオン注入、あるいはB+ とF+ の共イオン注入に
より行われる。BF2 +はその解離特性や比較的大きな質
量ゆえに、B+ に比べて飛程を小さく制御したりチャネ
リングを防止する上で有利である。また、B+ とF+の
共イオン注入にも同様の効果がある。さらに、このとき
同時に導入されるFには、ゲート酸化膜(SiO2 )の
界面トラップ密度を低下させるという優れた効果があ
る。
【0006】しかしその反面、FにはBの拡散を促進
し、場合によってはBをゲート酸化膜を突き抜けて基板
(Si)まで到達させてしまうことがわかってきた。こ
の問題は、たとえばIEEEトランザクションズ・オン
・エレクトロン・デバイシズ(IEEE Transactions on E
lectron Devices) 第37巻11号,p.2312(1990
年)に論じられている。Bの拡散は、後工程におけるソ
ース/ドレインの活性化アニール、SALICIDE
(自己整合的シリサイド化)プロセス、層間絶縁膜のリ
フロー等、基板加熱を伴う様々な場面で起こり得る。
【0007】B+ のイオン注入では、ポリシリコン膜中
にFが取り込まれることはないため、このポリシリコン
膜を単独でゲート電極材料とする限りはBの拡散は促進
されない。仮に若干の拡散が生じたとしても、Bがゲー
ト酸化膜を突き抜けるには至らず、ゲート酸化膜中で安
定化される。しかし、このポリシリコン膜上にゲート抵
抗の低減を目的として高融点金属シリサイド膜や高融点
金属膜が積層されており、しかも、これらの成膜方法に
起因して膜中にFが残留している場合には、このFがポ
リシリコン膜中へ取り込まれる。このような場合には、
たとえイオン注入がB+ を用いて行われていてもやはり
FによりBの拡散や突き抜けが促進されてしまう。たと
えば、WF6 をSiH4 で還元する減圧CVD法で成膜
されたWSix 膜は、残留Fを比較的多く含み、上述の
ような問題を起こす虞れが大きい。かかるBの増速拡散
や突き抜けは、PMOSの閾値電圧Vthの上昇、サブス
レッショルド・スウィングの増大、あるいはゲート絶縁
膜の信頼性低下の原因となるので、できる限り防止しな
ければならない。
【0008】Bの拡散を抑制する上で有効と考えられる
ひとつの方法は、熱処理温度の低下あるいは熱処理時間
の短縮である。しかし、前者ではイオン注入やドライエ
ッチングで生じた結晶欠陥の回復が不十分となるためリ
ーク電流の増大を招く虞れがあり、後者では不純物の活
性化が不十分となるため拡散層や配線層の抵抗の上昇を
招く虞れがある。
【0009】また、Bのゲート酸化膜突き抜けを抑制す
るために、NH3 やN2 O等の窒化雰囲気中でゲート酸
化膜の急速熱窒化(RTN)を行う方法も提案されてい
る。しかしこれらの方法は、ゲート絶縁膜の膜厚増大や
キャリア移動度の低下によるトランジスタ特性の低下、
あるいは固定電荷や界面準位の増加によるゲート絶縁膜
の信頼性低下といった問題を招き、必ずしも得策ではな
い。
【0010】そこで、これらに代わる手法として、ポリ
シリコン膜の結晶粒径を増大させることで拡散経路たる
粒界を減少させ、これによりBの拡散を抑制しようとす
る方法が1990年IEEEシンポジウム・オンVLS
Iテクノロジー(1990 Symposium on VLSI Technology,
IEEE)抄録集 p.111-112に発表されている。この方法に
よると、まずゲート酸化膜上にアモルファス・シリコン
膜を堆積させ、NMOSのn+ 型ゲート電極とソース/
ドレイン領域、およびPMOSのp+ 型ゲート電極とソ
ース/ドレイン領域とをそれぞれ同時に形成している。
この後、ソース/ドレイン領域やゲート電極中の不純物
の活性化アニールと、層間絶縁膜(プラズマCVDによ
るSiO2 膜+BPSG)のリフローをいずれも900
℃,15分間の条件で行うことで、アモルファス・シリ
コン膜の結晶粒径を初めから多結晶膜として成膜された
ポリシリコン膜に比べて2倍以上に増大させている。こ
れにより、ゲート酸化膜中へのBやFの拡散を減少さ
せ、Si基板へのBの突き抜けを抑制し、ゲート酸化膜
中の電子トラップ密度を低減させることに成功してい
る。なお、上記方法ではアニール温度は明示されていな
いものの、ゲート電極のパターニング後にSALICI
DE法によりTiSix 膜を形成している旨の記載があ
り、この段階でも結晶粒の成長が起こっている。
【0011】しかしながら、アモルファス・シリコンか
らポリシリコンへの結晶化の進み具合は、アモルファス
・シリコン膜が成膜後に経る熱処理条件により大きく変
化するため、上述の方法によっても必ずしも十分な大粒
径化が起こっているとは言えず、また粒径に再現性があ
るとも言えない。
【0012】さらに別のB拡散防止対策として、第41
回応用物理学関係連合講演会(1994年春季年会)講
演予稿集 p.675,演題番号29p−ZG−16に、ポリ
シリコン膜の結晶粒界に窒素を導入する研究が報告され
ている。この研究では、イオン注入による窒素のドース
量に対するフラットバンド電圧VFB、および反転層形成
時の容量Cinv とゲート酸化膜の容量Coxの比(Cinv
/Cox)の各依存性を検討し、ドース量が1015/cm
2 のオーダーまでの範囲であればゲート電極を空乏化さ
せずにBの拡散を防止できるとしている。しかし、窒素
のイオン注入をポリシリコン膜に対して行っているた
め、結晶粒子が微細化されてしまう。したがって、仮に
このポリシリコン膜を予め前述のような方法で大粒径化
しておいても、大粒径化による効果はほとんど得られな
いことになる。
【0013】このように、p型ゲート電極からのBの拡
散を防止するための従来の対策は、いずれも決め手を欠
いているのが実情である。そこで本発明は、ゲート絶縁
膜の信頼性を損なうことなく、再現性の高い手法により
Bの拡散を防止することが可能なMOSトランジスタの
製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明のMOSトランジ
スタの製造方法は、上述の目的を達するために提案され
るものであり、少なくとも一部がp型半導体膜より構成
されるゲート電極を有するMOSトランジスタの製造方
法であって、ゲート絶縁膜上にアモルファス・シリコン
膜を成膜する第1工程と、前記アモルファス・シリコン
膜に粒界強化用元素のイオン注入を行う第2工程と、前
記アモルファス・シリコン膜をアニールしてポリシリコ
ン膜に変化させる第3工程と、少なくとも前記ポリシリ
コン膜をパターニングしてゲート電極を形成する第4工
程と、前記ゲート電極をマスクとしてp型不純物のイオ
ン注入を行うことによりソース/ドレイン領域を形成す
ると共に該ゲート電極の導電型をp型とする第5工程と
を経るものである。
【0015】上記ゲート絶縁膜の典型例はシリコン化合
物膜である。MOSトランジスタのゲート絶縁膜として
用いられるシリコン化合物膜には、窒化シリコン膜,酸
化シリコン膜,あるいは酸化シリコン膜で窒化シリコン
膜を挟んだONO膜などが知られているが、本発明では
特に酸化シリコン膜(SiOx )を用いることが有効で
ある。
【0016】上記第2工程で用いられる粒界強化用元素
とは、次の第3工程で行われるアニールによりアモルフ
ァス・シリコン膜がポリシリコン膜に変化した際の結晶
粒界に偏析することにより、さらに後の第5工程で導入
されるフッ素の粒界拡散をブロックする機能を有する元
素である。かかる元素としては、窒素(N)もしくはリ
ン(P)を用いると好適である。ただし、Nは導入し過
ぎるとポリシリコン膜が空乏化して電極として使用でき
なくなるので、ドース量を1015/cm2 のオーダーに
制御することが必要である。一方、Pはn型不純物であ
って本発明のゲート電極中のp+ 型不純物を補償してし
まうので、Pを用いる場合には第5工程におけるp型不
純物のドース量をこの補償分も見込んだ上で高めに設定
する必要がある。
【0017】前記アニールは、550〜700℃,1時
間以上の条件で行うと良い。このアニール条件は、通常
の不純物活性化アニールに比べるとかなり低温かつ長時
間の条件である。つまり本発明では、従来のようにアモ
ルファス・シリコン膜の大粒径化をその後の熱処理時に
同時に行うのではなく、上記条件にしたがって緩やかに
行うことにより、十分な大粒径化を高い制御性と再現性
をもって実現するものである。アニール温度が550℃
未満の温度域では結晶核をなかなか発生させることがで
きず、また700℃より高い温度域では核発生速度が速
すぎて十分な大粒径化を起こすことができない。より好
ましい温度範囲は600〜650℃である。また、アニ
ール時間が1時間未満であっても、十分な大粒径化を起
こすことができない。より好ましいアニール時間は5〜
10時間である。
【0018】前記第2工程にて粒界強化用元素のイオン
注入を終了した後には、前記アモルファス・シリコン膜
のゲート形成部以外の領域にシリコンもしくはアルゴン
の少なくとも一方をイオン注入し、アモルファス化を一
層徹底させても良い。
【0019】本発明は、ポリシリコン膜の粒界強化と大
粒径化によりp型不純物の拡散を抑制するものである。
したがって、p型不純物としてBを含むと共に、製造工
程において必然的にフッ素を含有してしまうようなゲー
ト電極を用いても、信頼性の高いMOSトランジスタを
製造することができる。つまり、第5工程で行われるイ
オン注入としては、B+ のイオン注入を行ってももちろ
ん構わないが、BF2 +のイオン注入もしくはB+ とF+
の共イオン注入を行うことができるのである。特に、後
二者の採用は、浅い接合の実現や界面準位密度の低減を
図る上で大変有利である。
【0020】ところで、前記ゲート電極は、ポリシリコ
ン膜単独により構成されても良いが、第3工程でポリシ
リコン膜を形成した後、この上に高融点金属シリサイド
膜もしくは高融点金属膜を積層して複合膜を構成し、前
記第4工程ではこの複合膜をパターニングしてゲート電
極を形成することで、低抵抗化を図っても良い。ポリシ
リコン膜と高融点金属シリサイド膜との複合膜はポリサ
イド膜、高融点金属膜との複合膜はポリメタル膜として
知られるものである。
【0021】上記高融点金属シリサイド膜としては、W
Six膜,TiSix膜,MoSix膜,TaSix
膜,PtSix膜,NiSix膜など従来公知の膜を用
いることができる。これらの膜は、CVD法あるいは自
己整合的シリサイド化法(SALICIDE法)により
形成することができる。一方、上記高融点金属膜として
は、W膜,Ti膜,Mo膜,Ta膜,Pt膜,Ni膜等
の従来公知の膜を用いることができる。これらの膜は、
減圧CVD法,プラズマCVD法,あるいはスパッタリ
ング法により成膜する。
【0022】なお、上記列挙した高融点金属シリサイド
膜のうち、最も代表的な膜はWSix膜である。WSi
x膜は、一般にWF6 をSiH4 (モノシラン:MS)
またはSiCl22 (ジクロロシラン:DCS)で還
元する減圧CVDにより成膜される。DCS還元法の方
がMS還元法に比べて膜中の残留Fを低減できることが
知られている。
【0023】
【作用】アモルファス・シリコン膜にイオン注入を行う
と、アモルファス化が一層進むことは良く知られている
が、本発明ではNあるいはPといった粒界強化用元素の
イオン注入がその役割を果たす。高度にアモルファス化
されたシリコン膜中では、アニール時に結晶核の発生が
遅れるので、アニールにより得られるポリシリコン膜は
大粒径化する。本発明ではこのアニールを低温・長時間
の条件で行っており、しかもこの時、上記の粒界強化用
元素が結晶粒界に偏析するので、大粒径であって、かつ
不純物元素の粒界拡散を効果的にブロックできるポリシ
リコン膜を得ることができる。
【0024】核発生の遅延は、イオン注入による徹底ア
モルファス化を併用することで、より顕著となる。すな
わち、本発明ではアモルファス・シリコン膜中、ゲート
電極形成部以外の領域における核発生速度を極端に低下
させるため、ゲート電極形成部で先に核が発生し、結晶
粒の成長はここから外方向へ向かって進行する。この結
果、ゲート電極内の粒界、すなわち不純物原子の拡散経
路を著しく減少させることができる。
【0025】したがって、不純物としてBを含むp+
のゲート電極にたとえFが含有されていても、Bの増速
拡散や突き抜けが効果的に抑制される。このため、p型
不純物の導入にBF2 + のイオン注入、あるいはB+ と
F+ の共イオン注入を採用したり、ポリシリコン膜の上
に残留Fを含む高融点金属シリサイド膜や高融点金属膜
を積層することが、何ら支障無く行えることになる。
【0026】
【実施例】以下、本発明の具体的な実施例について説明
する。
【0027】実施例1 本実施例は、ポリサイド・ゲート電極を持つLDD型の
PMOSの製造に本発明を適用した例である。本実施例
のプロセスを、図1ないし図8を参照しながら説明す
る。
【0028】まず、p型Si基板(p−Sub)1上に
公知のLOCOS法によりフィールド酸化膜2を形成し
て素子分離を行い、さらにP+ をイオン注入してn型ウ
ェル(n−Well)3を形成した。ここで、上記P+
のイオン注入条件は、たとえばイオン加速エネルギー3
30keV,ドース量8×1012/cm2 とした。次
に、活性領域の表層部に閾値電圧Vth調整のためのチャ
ネル・イオン注入を行い、また活性領域の深層部にパン
チスルーを防止するためのディープ・イオン注入を行っ
た。さらに、850℃でパイロジェニック酸化を行うこ
とにより、活性領域の表面に厚さ約8nmのゲート酸化
膜4を形成した。図1には、ここまでの工程を示した。
【0029】次に、図2に示されるように、基体の全面
に減圧CVDにより膜厚約70nmのアモルファス・シ
リコン膜5a1 (添字aはアモルファス状態であること
を表す。)を堆積させた。この減圧CVDは、一例とし
てSiH4 を原料ガスとし、堆積温度550℃で行っ
た。
【0030】続いて、図3に示されるように、上記アモ
ルファス・シリコン膜5a1 に対し、本発明のポイント
のひとつであるN+ のイオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー1
0keV,ドース量1×1015/cm2 とした。このイ
オン注入により、アモルファス化の度合いが一層進み、
かつNを含有するアモルファス・シリコン膜5a2 が得
られた。なお、上記のドース量は、後工程で形成される
ゲート電極(図6の符号7g1 )の中のポリシリコン膜
(図6の符号5p1 )を空乏化させるものではない。
【0031】次に、本発明のもうひとつのポイントであ
る低温・長時間アニールを行った。このアニールは、た
とえばN2 雰囲気中,600℃,5〜10時間の条件で
行った。このときの固相成長により、アモルファス・シ
リコン膜5a2 は図4に示されるように、最大粒径1μ
m程度のポリシリコン膜5p1 (添字pは多結晶状態で
あることを表す。)に変化した。
【0032】次に、図5に示されるように、基体の全面
に減圧CVDにより膜厚約70nmのWSix膜6を堆
積させた。この減圧CVDは、一例としてWF6 /Si
Cl22 混合ガスを用い、堆積温度680℃にて行っ
た。これにより、ゲート電極を構成するW−ポリサイド
膜7が形成されたことになる。このWSix膜の成膜過
程では上述のように700℃近い加熱が行われるため、
従来の方法ではこの間にもアモルファス・シリコン膜の
結晶成長が若干進行し、結晶粒が小粒径化する一因とな
っていた。しかし、本発明ではアモルファス・シリコン
膜5a2 は既にポリシリコン膜5p1 に変化しているの
で、このような懸念はない。しかも、該ポリシリコン膜
5p1 の結晶粒界にはNが偏析し、不純物拡散の防止能
に優れた膜となっている。この後、常法にしたがってレ
ジスト・パターニングを行い、ゲート電極パターンに倣
ったレジスト・マスク8を形成した。
【0033】次に、上記レジスト・マスク8を介してW
−ポリサイド膜7を異方的にドライエッチングし、図6
に示されるようにゲート電極7g1 を形成した。このド
ライエッチングは、たとえばCl2 /O2 混合ガスと有
磁場マイクロ波プラズマ・エッチング装置を用い、ゲー
ト酸化膜4に対する選択比を十分に大きく確保しながら
行った。続いて、レジスト・マスク8を除去し、上記ゲ
ート電極7g1 をマスクとしてBF2 +のLDDイオン注
入を行った。このときのイオン注入条件は、一例として
イオン加速エネルギー20keV,ドース量2×1013
/cm2 とした。なお、このイオン注入により、ゲート
電極7g1 中にもBとFとが取り込まれた。
【0034】次に、基体の全面に減圧CVDにより厚さ
約150nmのSiOx膜を堆積させ、これを異方的に
エッチバックしてゲート電極7g1 の側壁面上にサイド
ウォール9を形成した。続いて、ゲート電極7g1 とサ
イドウォール9をマスクとして用い、BF2 +のソース/
ドレイン(S/D)イオン注入を行った。このときのイ
オン注入条件は、一例としてイオン加速エネルギー20
keV,ドース量3×1015/cm2 とした。このイオ
ン注入により、ゲート電極7g1 はp+ 型となった。図
7には、ここまでの工程を示した。
【0035】この後、たとえば1050℃,10秒間の
条件でラピッド・サーマル・アニール(RTA)を行う
ことにより、p型Si基板1に導入されたBを活性化さ
せ、端部にp- 型のLDD領域を有するp+ 型のソース
/ドレイン領域10を形成した。このソース/ドレイン
領域10の接合深さxj は、イオン注入にBF2 +が用い
られたために、極めて浅い。さらに、常法にしたがって
層間絶縁膜11の堆積、コンタクト・ホール12の開
口、上層配線13の形成を行い、図8に示されるような
PMOSを完成させた。
【0036】ここで、上記PMOSにおけるBの深さ方
向プロファイルを、図9に示す。比較のために、Bのゲ
ート酸化膜突き抜けが生じた場合を一点鎖線で示した。
ゲート電極中のBは、本来はゲート酸化膜を突き抜ける
ものではない。しかし、大量のFの残留下ではBxOy
(酸化ホウ素)の形成を妨げてSi基板まで達すると考
えられており、この結果、一点鎖線で示されるようにS
i基板の表層部が高濃度となり、チャネル不純物濃度が
設計値から外れてしまう。
【0037】しかし、本発明ではアモルファス・シリコ
ン膜5a1 がN+ のイオン注入により一旦アモルファス
シリコン膜5a2 に変化され、さらに続くアニールによ
り結晶粒界の強化された大粒径のポリシリコン膜5p1
に変化されることにより、Fの影響によるBの増速拡散
がブロックされている。このため、PMOSのゲート電
極7g1 にはBF2 +のイオン注入やWSix膜6の積層
に起因してFが混入しているにもかかわらず、実線で示
されるように、Bはゲート電極中においてゲート酸化膜
との界面付近まで高濃度に維持され、ゲート酸化膜を突
き抜けることはなかった。したがって、ゲート配線抵抗
の上昇を防ぐことができ、またチャネル不純物濃度を設
計値(ここでは1016/cm3 )どおりに維持すること
で閾値電圧Vthの変動を防止することができた。
【0038】なお、本発明を適用してCMOSを製造す
る場合には、N+ のイオン注入をNMOS形成領域につ
いても同様に行うことになるが、これがNMOSのゲー
ト電極やソース/ドレイン領域のn型不純物であるPや
Asの拡散プロファイルに何ら影響を与えるものではな
い。
【0039】実施例2 本実施例では、N+ のイオン注入を行った後、低温・長
時間アニールを行う前に、アモルファス・シリコン膜の
ゲート電極形成部以外の領域をSi+ のイオン注入によ
り徹底アモルファス化することにより、ゲート電極を構
成するポリシリコン膜の一層の大粒径化を図った。本実
施例のプロセスを、図10ないし図12を参照しながら
説明する。
【0040】まず、N+ のイオン注入(図3参照。)ま
でを実施例1と同様に行った後、図10に示されるよう
にゲート電極形成部をレジスト・パターン14で被覆
し、Si+ のイオン注入を行った。このときのイオン注
入条件は、たとえばイオン加速エネルギー10〜30k
eV,ドース量1×1016/cm2 のオーダーとした。
これにより、ゲート電極形成部以外の領域は徹底アモル
ファス化シリコン膜5a3 に変化した。
【0041】上記レジスト・パターン14をO2 プラズ
マ・アッシングにより除去した後、実施例1と同じ条件
で低温・長時間アニールを行った。このアニールによ
り、図11に示されるように、上記アモルファス・シリ
コン膜5a3 は、レジスト・パターン14で被覆されて
いたゲート電極形成領域において巨大粒径ポリシリコン
膜5p2 、それ以外の領域において実施例1と同等のポ
リシリコン膜5p1 にそれぞれ変化した。これは、徹底
アモルファス化シリコン膜5a3 において核発生速度が
著しく低下した結果、ゲート領域における核発生が相対
的に早まり、この核を起点として成長し始めた結晶粒
が、他の核に邪魔されることなく大きく成長したからで
ある。
【0042】この後、W−ポリサイド膜の形成、ゲート
電極7g2 のパターニング、LDDイオン注入、サイド
ウォール9の形成、S/Dイオン注入、不純物活性化ア
ニールを実施例1と同様に行った。さらに、層間絶縁膜
11の堆積、コンタクト・ホール12の開口、上層配線
13の形成を経て、図12に示されるPMOSを完成さ
せた。本実施例のPMOSの動作特性は、実施例1に比
べて一層改善されていた。
【0043】以上、本発明を2例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば上記実施例では、アモルファス
・シリコン膜5a1 へイオン注入する粒界強化元素とし
てNを用いたが、これをPに替えても良い。また、上記
アモルファス・シリコン膜5a1 へのp型不純物の導入
をBF2 +のイオン注入により行ったが、これをB+ とF
+ の共イオン注入、あるいはB+ の単独イオン注入に替
えても良い。あるいは、ゲート電極の上層側を高融点金
属膜としてもよい。また、上記実施例2において、徹底
アモルファス化を図るために注入されるイオンはSi+
に替えてAr+ としても良い。
【0044】その他、上記PMOSを構成する各膜の膜
厚、堆積方法および条件、アニール条件、イオン注入条
件の細部については、適宜変更が可能である。
【0045】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すればPMOSのp+ 型ポリシリコン・ゲート
電極中にBと共にFが含まれていても、FによるBの増
速拡散を効果的に抑制することができるため、Fによる
界面トラップ密度の低減効果はそのままに、閾値電圧V
thの上昇やサブスレッショルド・スウィングの増大を防
止することができる。このことにより、動作速度と信頼
性に優れた微細なPMOSを構成することが可能とな
り、さらにはこれを用いて信号伝達特性の改善されたC
MOSを構成することが可能となる。
【図面の簡単な説明】
【図1】本発明をPMOSの製造に適用したプロセス例
(実施例1)において、Si基板上で素子分離、ウェル
形成、ゲート酸化の各工程を終了した状態を示す模式的
断面図である。
【図2】図1の基体の全面にアモルファス・シリコン膜
を堆積させた状態を示す模式的断面図である。
【図3】図2のアモルファス・シリコン膜にN+ のイオ
ン注入を行っている状態を示す模式的断面図である。
【図4】低温・長時間アニールを行い、図3のアモルフ
ァス・シリコン膜をポリシリコン膜に変化させた状態を
示す模式的断面図である。
【図5】図4のポリシリコン膜上にWSix膜を堆積さ
せてW−ポリサイド膜を構成し、ゲート電極形成用のレ
ジスト・マスクをパターニングした状態を示す模式的断
面図である。
【図6】図5のW−ポリサイド膜を異方性エッチングし
てゲート電極を形成し、さらにLDDイオン注入を行っ
た状態を示す模式的断面図である。
【図7】図6のゲート電極の側壁面上にサイドウォール
を形成し、BF2 +を用いたS/Dイオン注入により活性
領域とゲート電極に共にBを導入している状態を示す模
式的断面図である。
【図8】実施例1で完成されたPMOSの模式的断面図
である。
【図9】ホウ素(B)の深さ方向プロファイルを、本発
明とゲート酸化膜突き抜けが生じた場合とで比較して示
すグラフである。
【図10】本発明をPMOSの製造に適用した他のプロ
セス例(実施例2)において、N+ をイオン注入したア
モルファス・シリコン膜のゲート電極形成部以外の領域
を、Si+ のイオン注入によりさらに徹底的にアモルフ
ァス化させている状態を示す模式的断面図である。
【図11】図10の徹底アモルファス化シリコン膜をア
ニールし、ゲート電極形成領域を巨大粒径ポリシリコン
膜に変化させた状態を示す模式的断面図である。
【図12】実施例2で完成されたPMOSの模式的断面
図である。
【符号の説明】
1 p型Si基板 3 n型ウェル 4 ゲート酸化膜 5a1 アモルファス・シリコン膜 5a2 (N+ をイオン注入した)アモルファス・シリ
コン膜 5a3 徹底アモルファス化シリコン膜 5p1 ポリシリコン膜 5p2 巨大粒径ポリシリコン膜 7g1,7g2 ゲート電極 10 ソース/ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/336 H01L 29/78 301P

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 少なくとも一部がp型半導体膜より構成
    されるゲート電極を有するMOSトランジスタの製造方
    法において、 ゲート絶縁膜上にアモルファス・シリコン膜を成膜する
    第1工程と、 前記アモルファス・シリコン膜に粒界強化用元素のイオ
    ン注入を行う第2工程と、 前記アモルファス・シリコン膜をアニールしてポリシリ
    コン膜に変化させる第3工程と、 少なくとも前記ポリシリコン膜をパターニングしてゲー
    ト電極を形成する第4工程と、 前記ゲート電極をマスクとしてp型不純物のイオン注入
    を行うことによりソース/ドレイン領域を形成すると共
    に該ゲート電極の導電型をp型とする第5工程とを有す
    るMOSトランジスタの製造方法。
  2. 【請求項2】 前記粒界強化用元素が窒素もしくはリン
    である請求項1記載のMOSトランジスタの製造方法。
  3. 【請求項3】 前記アニールを550〜700℃,1時
    間以上の条件で行う請求項1記載のMOSトランジスタ
    の製造方法。
  4. 【請求項4】 前記第2工程にて粒界強化用元素のイオ
    ン注入を終了後、前記アモルファス・シリコン膜のゲー
    ト電極形成部以外の領域にさらにシリコンもしくはアル
    ゴンの少なくとも一方をイオン注入して徹底アモルファ
    ス化を行う請求項1記載のMOSトランジスタの製造方
    法。
  5. 【請求項5】 前記第5工程で行われるイオン注入が、
    BF2 +のイオン注入もしくはB+ とF+ の共イオン注入
    である請求項1記載のMOSトランジスタの製造方法。
  6. 【請求項6】 前記第3工程でポリシリコン膜を形成し
    た後、この上に高融点金属シリサイド膜もしくは高融点
    金属膜を積層して複合膜を構成し、前記第4工程ではこ
    の複合膜をパターニングしてゲート電極を形成する請求
    項1記載のMOSトランジスタの製造方法。
  7. 【請求項7】 前記高融点金属シリサイド膜はタングス
    テン・シリサイド膜である請求項6記載のMOSトラン
    ジスタの製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001024238A1 (fr) * 1999-09-30 2001-04-05 Applied Materials Inc. Procede de formation de films de siliciure de tungstene et procede de fabrication de transistors metal-isolant-semi-conducteur
JP2002016237A (ja) * 2000-06-27 2002-01-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100440904B1 (ko) * 2000-04-25 2004-07-19 샤프 가부시키가이샤 반도체장치의 제조방법
US6884672B1 (en) 2003-11-04 2005-04-26 International Business Machines Corporation Method for forming an electronic device
KR100587050B1 (ko) * 2000-06-29 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100756766B1 (ko) * 2001-12-26 2007-09-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100923762B1 (ko) * 2002-12-28 2009-10-27 매그나칩 반도체 유한회사 반도체 소자의 게이트 산화막 형성 방법
KR20110116520A (ko) * 2010-04-19 2011-10-26 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN103000501A (zh) * 2011-09-16 2013-03-27 中芯国际集成电路制造(上海)有限公司 Nmos晶体管形成方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001024238A1 (fr) * 1999-09-30 2001-04-05 Applied Materials Inc. Procede de formation de films de siliciure de tungstene et procede de fabrication de transistors metal-isolant-semi-conducteur
KR100440904B1 (ko) * 2000-04-25 2004-07-19 샤프 가부시키가이샤 반도체장치의 제조방법
JP2002016237A (ja) * 2000-06-27 2002-01-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100587050B1 (ko) * 2000-06-29 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100756766B1 (ko) * 2001-12-26 2007-09-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100923762B1 (ko) * 2002-12-28 2009-10-27 매그나칩 반도체 유한회사 반도체 소자의 게이트 산화막 형성 방법
US6884672B1 (en) 2003-11-04 2005-04-26 International Business Machines Corporation Method for forming an electronic device
KR20110116520A (ko) * 2010-04-19 2011-10-26 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN103000501A (zh) * 2011-09-16 2013-03-27 中芯国际集成电路制造(上海)有限公司 Nmos晶体管形成方法

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