JP2000058822A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000058822A JP2000058822A JP10227906A JP22790698A JP2000058822A JP 2000058822 A JP2000058822 A JP 2000058822A JP 10227906 A JP10227906 A JP 10227906A JP 22790698 A JP22790698 A JP 22790698A JP 2000058822 A JP2000058822 A JP 2000058822A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、シリサイド膜
の形成に先立つ非晶質化のためのイオン注入の突き抜け
を防止しつつ、ソース／ドレイン領域及びゲート電極の
シート抵抗を低減しうる半導体装置の製造方法を提供す
る。 【解決手段】 シリコン基板１０上に、ポリシリコンよ
りなるゲート電極１６とソース／ドレイン拡散層２４と
を有するトランジスタを形成する工程と、第１の加速エ
ネルギーでイオン注入を行い、ゲート電極１６の表面領
域及びソース／ドレイン拡散層２４の表面領域に非晶質
層２６を形成する工程と、第１の加速エネルギーより高
い第２の加速エネルギーでイオン注入を行い、非晶質層
２６の厚さを増加させる工程と、ゲート電極１６上及び
ソース／ドレイン拡散層２４上に、チタンシリサイド膜
３２を選択的に形成する工程とにより半導体装置を製造
する。
の形成に先立つ非晶質化のためのイオン注入の突き抜け
を防止しつつ、ソース／ドレイン領域及びゲート電極の
シート抵抗を低減しうる半導体装置の製造方法を提供す
る。 【解決手段】 シリコン基板１０上に、ポリシリコンよ
りなるゲート電極１６とソース／ドレイン拡散層２４と
を有するトランジスタを形成する工程と、第１の加速エ
ネルギーでイオン注入を行い、ゲート電極１６の表面領
域及びソース／ドレイン拡散層２４の表面領域に非晶質
層２６を形成する工程と、第１の加速エネルギーより高
い第２の加速エネルギーでイオン注入を行い、非晶質層
２６の厚さを増加させる工程と、ゲート電極１６上及び
ソース／ドレイン拡散層２４上に、チタンシリサイド膜
３２を選択的に形成する工程とにより半導体装置を製造
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、ＭＯＳトランジスタのソース／ドレ
イン、ゲート電極のシート抵抗を低減する半導体装置の
製造方法に関する。
方法に係り、特に、ＭＯＳトランジスタのソース／ドレ
イン、ゲート電極のシート抵抗を低減する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの微細化に伴い、配線幅は減少
し、ソース／ドレイン拡散層は浅くなっている。このた
め、配線材料や拡散層などの電気抵抗は増加し、信号伝
達遅延を増大する一つの原因となっている。このような
伝達遅延を減少する一つの方法として、ゲート電極及び
ソース／ドレイン拡散層上に自己整合で金属シリサイド
膜を形成する技術が開発されている。
し、ソース／ドレイン拡散層は浅くなっている。このた
め、配線材料や拡散層などの電気抵抗は増加し、信号伝
達遅延を増大する一つの原因となっている。このような
伝達遅延を減少する一つの方法として、ゲート電極及び
ソース／ドレイン拡散層上に自己整合で金属シリサイド
膜を形成する技術が開発されている。
【０００３】ソース／ドレイン拡散層上に自己整合で金
属シリサイド膜を形成する従来の半導体装置の製造方法
を図６を用いて説明する。なお、ゲート電極及び／又は
ソース／ドレイン拡散層上に自己整合で金属シリサイド
を形成する技術は、一般にサリサイド（Salicide:self-
aligned silicide）技術と呼ばれている。まず、通常の
ＭＯＳトランジスタの製造方法と同様にして、素子分離
膜１０２により画定されたシリコン基板１００の素子領
域に、ポリシリコンよりなるゲート電極１０４と、ゲー
ト電極の両側のシリコン基板１００中に形成されたソー
ス／ドレイン拡散層１０６とを有するＭＯＳトランジス
タを形成する（図６（ａ））。
属シリサイド膜を形成する従来の半導体装置の製造方法
を図６を用いて説明する。なお、ゲート電極及び／又は
ソース／ドレイン拡散層上に自己整合で金属シリサイド
を形成する技術は、一般にサリサイド（Salicide:self-
aligned silicide）技術と呼ばれている。まず、通常の
ＭＯＳトランジスタの製造方法と同様にして、素子分離
膜１０２により画定されたシリコン基板１００の素子領
域に、ポリシリコンよりなるゲート電極１０４と、ゲー
ト電極の両側のシリコン基板１００中に形成されたソー
ス／ドレイン拡散層１０６とを有するＭＯＳトランジス
タを形成する（図６（ａ））。
【０００４】次いで、例えばスパッタ法により、シリコ
ンと反応して金属シリサイドとなる金属、例えば、タン
グステン、チタン、コバルトなどよりなる金属膜１０８
を形成する（図６（ｂ））。続いて、金属膜１０８を形
成したシリコン基板１００を熱処理し、金属膜１０８と
シリコンとが接する領域、すなわち、金属膜１０８とゲ
ート電極１０４との界面、金属膜１０８とソース／ドレ
イン領域１０６のシリコン基板１００との界面におい
て、選択的にこれらをシリサイド化反応させ、この領域
に金属シリサイド膜１１０を形成する（図６（ｃ））。
ンと反応して金属シリサイドとなる金属、例えば、タン
グステン、チタン、コバルトなどよりなる金属膜１０８
を形成する（図６（ｂ））。続いて、金属膜１０８を形
成したシリコン基板１００を熱処理し、金属膜１０８と
シリコンとが接する領域、すなわち、金属膜１０８とゲ
ート電極１０４との界面、金属膜１０８とソース／ドレ
イン領域１０６のシリコン基板１００との界面におい
て、選択的にこれらをシリサイド化反応させ、この領域
に金属シリサイド膜１１０を形成する（図６（ｃ））。
【０００５】この後、未反応の金属膜１０８を除去し、
ゲート電極１０４上、ソース／ドレイン拡散層１０６上
にのみ金属シリサイド膜１１０を残存させる（図６
（ｄ））。こうして、一連のサリサイド工程が完了す
る。ところで、金属膜としてチタンを用いた場合、シリ
サイド化反応の初期過程において準安定相である高抵抗
のＣ４９結晶構造のＴｉＳｉ2が形成され、その後、安
定相である低抵抗のＣ５４結晶構造のＴｉＳｉ2に構造
相転移する（Ｃ４９及びＣ５４については、例えば、"N
ucleation and morphology of TiSi2 on Si", R. J. Ne
manich et al., Mat. Res. Soc. Symp. Proc. Vol. 26
0, pp. 195-206 (1992)を参照）。
ゲート電極１０４上、ソース／ドレイン拡散層１０６上
にのみ金属シリサイド膜１１０を残存させる（図６
（ｄ））。こうして、一連のサリサイド工程が完了す
る。ところで、金属膜としてチタンを用いた場合、シリ
サイド化反応の初期過程において準安定相である高抵抗
のＣ４９結晶構造のＴｉＳｉ2が形成され、その後、安
定相である低抵抗のＣ５４結晶構造のＴｉＳｉ2に構造
相転移する（Ｃ４９及びＣ５４については、例えば、"N
ucleation and morphology of TiSi2 on Si", R. J. Ne
manich et al., Mat. Res. Soc. Symp. Proc. Vol. 26
0, pp. 195-206 (1992)を参照）。
【０００６】しかしながら、近年、半導体装置の微細化
とともにＣ４９結晶構造からＣ５４結晶構造への構造相
転移が妨げられることが明らかとなっている。その主な
原因は、Ｃ４９チタンシリサイドの粒径が大きいと粒界
領域が小さくなり、ここから発生するＣ５４チタンシリ
サイドの核発生頻度が減少するためと考えられている。
Ｃ５４チタンシリサイドの核は、多結晶Ｃ４９チタンシ
リサイドの粒界、特に、３つの結晶粒が近接している粒
界の３重点で多くの頻度で発生することが知られてお
り、デバイスサイズの縮小に伴う３重点の減少は、チタ
ンシリサイドの構造相転移を妨げることとなる。
とともにＣ４９結晶構造からＣ５４結晶構造への構造相
転移が妨げられることが明らかとなっている。その主な
原因は、Ｃ４９チタンシリサイドの粒径が大きいと粒界
領域が小さくなり、ここから発生するＣ５４チタンシリ
サイドの核発生頻度が減少するためと考えられている。
Ｃ５４チタンシリサイドの核は、多結晶Ｃ４９チタンシ
リサイドの粒界、特に、３つの結晶粒が近接している粒
界の３重点で多くの頻度で発生することが知られてお
り、デバイスサイズの縮小に伴う３重点の減少は、チタ
ンシリサイドの構造相転移を妨げることとなる。
【０００７】一方、Ｃ４９チタンシリサイドの結晶粒径
が大きくなる原因は、以下のように考えられている。上
記サリサイドプロセスにおいて、ソース／ドレイン拡散
層上に形成されるチタンシリサイドは、単結晶であるシ
リコン基板とチタン膜との反応によって形成される。こ
こで、表面まで結晶性の維持されたシリコン基板上にチ
タン膜を形成した場合、チタン膜はシリコン表面の格子
定数が異なるために完全なエピタキシャル成長による単
結晶は形成されず、結晶粒径の大きなチタン膜が形成さ
れる。このように粒径の大きなチタン膜からのチタンシ
リサイド形成は、粒径の大きなＣ４９チタンシリサイド
の形成につながり、ひいてはＣ５４チタンシリサイドへ
の構造相転移を阻害することとなる。
が大きくなる原因は、以下のように考えられている。上
記サリサイドプロセスにおいて、ソース／ドレイン拡散
層上に形成されるチタンシリサイドは、単結晶であるシ
リコン基板とチタン膜との反応によって形成される。こ
こで、表面まで結晶性の維持されたシリコン基板上にチ
タン膜を形成した場合、チタン膜はシリコン表面の格子
定数が異なるために完全なエピタキシャル成長による単
結晶は形成されず、結晶粒径の大きなチタン膜が形成さ
れる。このように粒径の大きなチタン膜からのチタンシ
リサイド形成は、粒径の大きなＣ４９チタンシリサイド
の形成につながり、ひいてはＣ５４チタンシリサイドへ
の構造相転移を阻害することとなる。
【０００８】そこで、従来の他の半導体装置の製造方法
では、シリコン基板にイオン注入をすることによりシリ
コン基板の表面領域を非晶質化することが行われてい
た。具体的には、図６に示す半導体装置の製造方法にお
いて、金属膜１０８の形成前に、例えばＡｓ（砒素）イ
オンを、加速エネルギー４０ｋｅＶ、ドーズ量３×１０
14ｃｍ-2の条件でイオン注入し、ソース／ドレイン拡散
層１０６の表面領域のシリコン基板１００を非晶質化す
ることが行われていた。
では、シリコン基板にイオン注入をすることによりシリ
コン基板の表面領域を非晶質化することが行われてい
た。具体的には、図６に示す半導体装置の製造方法にお
いて、金属膜１０８の形成前に、例えばＡｓ（砒素）イ
オンを、加速エネルギー４０ｋｅＶ、ドーズ量３×１０
14ｃｍ-2の条件でイオン注入し、ソース／ドレイン拡散
層１０６の表面領域のシリコン基板１００を非晶質化す
ることが行われていた。
【０００９】非晶質化されたシリコン基板上にチタン膜
を形成すると、結晶粒径の小さなＣ４９チタンシリサイ
ドが形成される。結晶粒径が小さくなることにより、結
晶領域に比べて相対的に粒界の領域が大きくなる。した
がって、Ｃ４９チタンシリサイド中にＣ５４チタンシリ
サイドの核の発生頻度が増加し、Ｃ４９チタンシリサイ
ドからＣ５４チタンシリサイドへの構造相転移が起こり
やすくなる。
を形成すると、結晶粒径の小さなＣ４９チタンシリサイ
ドが形成される。結晶粒径が小さくなることにより、結
晶領域に比べて相対的に粒界の領域が大きくなる。した
がって、Ｃ４９チタンシリサイド中にＣ５４チタンシリ
サイドの核の発生頻度が増加し、Ｃ４９チタンシリサイ
ドからＣ５４チタンシリサイドへの構造相転移が起こり
やすくなる。
【００１０】こうして、安定相で低抵抗のＣ５４チタン
シリサイドにより、ゲート電極、ソース／ドレイン電極
が形成されていた。
シリサイドにより、ゲート電極、ソース／ドレイン電極
が形成されていた。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、非晶質化するために注
入したイオンがゲート電極となるポリシリコン、ゲート
酸化膜を突き抜けてチャネル領域に達し、トランジスタ
特性を劣化することがあった。注入イオンの加速エネル
ギーを低くすればイオンの突き抜けは低減されるが、結
晶粒径の小さなＣ４９チタンシリサイドを形成するに十
分な厚さを有する非晶質層を形成することができなくな
り、その結果、Ｃ４９チタンシリサイドからＣ５４チタ
ンシリサイドへの構造層転移を阻害する要因となってし
まう。
来の半導体装置の製造方法では、非晶質化するために注
入したイオンがゲート電極となるポリシリコン、ゲート
酸化膜を突き抜けてチャネル領域に達し、トランジスタ
特性を劣化することがあった。注入イオンの加速エネル
ギーを低くすればイオンの突き抜けは低減されるが、結
晶粒径の小さなＣ４９チタンシリサイドを形成するに十
分な厚さを有する非晶質層を形成することができなくな
り、その結果、Ｃ４９チタンシリサイドからＣ５４チタ
ンシリサイドへの構造層転移を阻害する要因となってし
まう。
【００１２】本発明の目的は、シリサイド膜の形成に先
立つ非晶質化のためのイオン注入の突き抜けを防止しつ
つ、ソース／ドレイン領域及びゲート電極のシート抵抗
を低減しうる半導体装置の製造方法を提供することにあ
る。
立つ非晶質化のためのイオン注入の突き抜けを防止しつ
つ、ソース／ドレイン領域及びゲート電極のシート抵抗
を低減しうる半導体装置の製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的は、シリコン基
板上にゲート絶縁膜を介して形成されたポリシリコンよ
りなるゲート電極と、前記ゲート電極の両側の前記シリ
コン基板中に形成されたソース／ドレイン拡散層とを有
するトランジスタを形成する工程と、第１の加速エネル
ギーでイオン注入を行い、前記ゲート電極の表面領域及
び前記ソース／ドレイン拡散層の表面領域に非晶質層を
形成する工程と、前記第１の加速エネルギーより高い第
２の加速エネルギーでイオン注入を行い、前記非晶質層
の厚さを増加させる工程と、チタン膜を堆積して熱処理
を行い、前記ゲート電極上及び前記ソース／ドレイン拡
散層上に、チタンシリサイド膜を選択的に形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って達成される。このようにして半導体装置を製造する
ことにより、シリコンの非晶質化のための注入イオンの
突き抜けを防止しつつ、ソース／ドレイン領域及びゲー
ト電極のシート抵抗を低減することができる。
板上にゲート絶縁膜を介して形成されたポリシリコンよ
りなるゲート電極と、前記ゲート電極の両側の前記シリ
コン基板中に形成されたソース／ドレイン拡散層とを有
するトランジスタを形成する工程と、第１の加速エネル
ギーでイオン注入を行い、前記ゲート電極の表面領域及
び前記ソース／ドレイン拡散層の表面領域に非晶質層を
形成する工程と、前記第１の加速エネルギーより高い第
２の加速エネルギーでイオン注入を行い、前記非晶質層
の厚さを増加させる工程と、チタン膜を堆積して熱処理
を行い、前記ゲート電極上及び前記ソース／ドレイン拡
散層上に、チタンシリサイド膜を選択的に形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って達成される。このようにして半導体装置を製造する
ことにより、シリコンの非晶質化のための注入イオンの
突き抜けを防止しつつ、ソース／ドレイン領域及びゲー
ト電極のシート抵抗を低減することができる。
【００１４】また、上記の半導体装置の製造方法におい
て、前記第１の加速エネルギーは、注入したイオンが前
記ゲート電極下の前記シリコン基板に達しないエネルギ
ーに設定するようにしてもよい。また、上記の半導体装
置の製造方法において、前記第１の加速エネルギーでイ
オン注入を行う工程では、前記第２の加速エネルギーで
注入するイオンのチャネリングを抑止しうる厚さの前記
非晶質層を形成するようにしてもよい。
て、前記第１の加速エネルギーは、注入したイオンが前
記ゲート電極下の前記シリコン基板に達しないエネルギ
ーに設定するようにしてもよい。また、上記の半導体装
置の製造方法において、前記第１の加速エネルギーでイ
オン注入を行う工程では、前記第２の加速エネルギーで
注入するイオンのチャネリングを抑止しうる厚さの前記
非晶質層を形成するようにしてもよい。
【００１５】また、上記の半導体装置の製造方法におい
て、前記第１の加速エネルギーでイオン注入を行う工程
では、厚さが２０ｎｍより厚い前記非晶質層を形成する
ようにしてもよい。また、上記の半導体装置の製造方法
において、前記第１の加速エネルギーは、前記非晶質層
が形成されない部分の前記ゲート電極の厚さが１３０ｎ
ｍよりも厚くなるエネルギーに設定するようにしてもよ
い。
て、前記第１の加速エネルギーでイオン注入を行う工程
では、厚さが２０ｎｍより厚い前記非晶質層を形成する
ようにしてもよい。また、上記の半導体装置の製造方法
において、前記第１の加速エネルギーは、前記非晶質層
が形成されない部分の前記ゲート電極の厚さが１３０ｎ
ｍよりも厚くなるエネルギーに設定するようにしてもよ
い。
【００１６】また、上記の半導体装置の製造方法におい
て、前記第２の加速エネルギーでイオン注入を行う工程
では、前記チタンシリサイド膜が構造相転移するために
必要な厚さの前記非晶質層を形成するようにしてもよ
い。また、上記の半導体装置の製造方法において、前記
第２の加速エネルギーでイオン注入を行う工程では、シ
リサイド化反応により消費されるシリコンの厚さよりも
厚い前記非晶質層を形成するようにしてもよい。
て、前記第２の加速エネルギーでイオン注入を行う工程
では、前記チタンシリサイド膜が構造相転移するために
必要な厚さの前記非晶質層を形成するようにしてもよ
い。また、上記の半導体装置の製造方法において、前記
第２の加速エネルギーでイオン注入を行う工程では、シ
リサイド化反応により消費されるシリコンの厚さよりも
厚い前記非晶質層を形成するようにしてもよい。
【００１７】また、上記の半導体装置の製造方法におい
て、前記第１の加速エネルギーでイオン注入を行う工程
又は前記第２の加速エネルギーでイオン注入を行う工程
では、Ｔｉイオン、Ｓｉイオン、Ｇｅイオン、Ａｒイオ
ン、Ｇａイオン又はＡｓイオンを注入することができ
る。
て、前記第１の加速エネルギーでイオン注入を行う工程
又は前記第２の加速エネルギーでイオン注入を行う工程
では、Ｔｉイオン、Ｓｉイオン、Ｇｅイオン、Ａｒイオ
ン、Ｇａイオン又はＡｓイオンを注入することができ
る。
【００１８】
【発明の実施の形態】本発明の一実施形態による半導体
装置の製造方法について図１乃至図５を用いて説明す
る。図１乃至図３は本実施形態による半導体装置の製造
方法を示す工程断面図、図４は本実施形態による半導体
装置の製造方法により製造したＭＯＳトランジスタの電
気特性を示すグラフ、図５は注入イオンの突き抜けによ
り正常動作しなかったＭＯＳトランジスタの電気特性を
示すグラフである。
装置の製造方法について図１乃至図５を用いて説明す
る。図１乃至図３は本実施形態による半導体装置の製造
方法を示す工程断面図、図４は本実施形態による半導体
装置の製造方法により製造したＭＯＳトランジスタの電
気特性を示すグラフ、図５は注入イオンの突き抜けによ
り正常動作しなかったＭＯＳトランジスタの電気特性を
示すグラフである。
【００１９】本実施形態による半導体装置の製造方法
は、シリコン表面の非晶質化を、加速エネルギーの異な
る２回のイオン注入により行うことに特徴がある。以
下、本実施形態による半導体装置の製造方法について、
具体的な条件等を示しつつ詳細に説明する。まず、シリ
コン基板１０に、例えばシャロートレンチ法により、シ
リコン基板１０内に埋め込まれた素子分離膜１２を形成
する。なお、図６に示す従来の半導体装置のように、通
常のＬＯＣＯＳ法により素子分離膜１２を形成してもよ
い。また、図示しないが、Ｎ型トランジスタの形成領域
にＰウェルを、Ｐ型トランジスタの形成領域にはＮウェ
ルを形成してもよい。
は、シリコン表面の非晶質化を、加速エネルギーの異な
る２回のイオン注入により行うことに特徴がある。以
下、本実施形態による半導体装置の製造方法について、
具体的な条件等を示しつつ詳細に説明する。まず、シリ
コン基板１０に、例えばシャロートレンチ法により、シ
リコン基板１０内に埋め込まれた素子分離膜１２を形成
する。なお、図６に示す従来の半導体装置のように、通
常のＬＯＣＯＳ法により素子分離膜１２を形成してもよ
い。また、図示しないが、Ｎ型トランジスタの形成領域
にＰウェルを、Ｐ型トランジスタの形成領域にはＮウェ
ルを形成してもよい。
【００２０】次いで、素子分離膜１２が形成されたシリ
コン基板１０を熱酸化し、素子分離膜１２により画定さ
れたシリコン基板１０の素子領域上に、例えば膜厚約５
ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成
する（図１（ａ））。続いて、全面に、例えばＣＶＤ法
により膜厚約１８０ｎｍのポリシリコン膜を堆積し、通
常のリソグラフィー技術及びエッチング技術を用いてポ
リシリコン膜をパターニングし、ポリシリコンよりなる
ゲート電極１６を形成する。
コン基板１０を熱酸化し、素子分離膜１２により画定さ
れたシリコン基板１０の素子領域上に、例えば膜厚約５
ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成
する（図１（ａ））。続いて、全面に、例えばＣＶＤ法
により膜厚約１８０ｎｍのポリシリコン膜を堆積し、通
常のリソグラフィー技術及びエッチング技術を用いてポ
リシリコン膜をパターニングし、ポリシリコンよりなる
ゲート電極１６を形成する。
【００２１】この後、ゲート電極１６をマスクとしてイ
オン注入を行い、ゲート電極１６の両側のシリコン基板
１０に、ＬＤＤ構造の低濃度領域となる不純物拡散領域
１８を形成する（図１（ｂ））。次いで、全面に、例え
ばＣＶＤ法によりシリコン酸化膜よりなる絶縁膜を堆積
し、その後この絶縁膜をエッチバックし、ゲート電極１
６の側壁にのみ絶縁膜を残存させる。こうして、ゲート
電極１６の側壁に、サイドウォール絶縁膜２０を形成す
る。
オン注入を行い、ゲート電極１６の両側のシリコン基板
１０に、ＬＤＤ構造の低濃度領域となる不純物拡散領域
１８を形成する（図１（ｂ））。次いで、全面に、例え
ばＣＶＤ法によりシリコン酸化膜よりなる絶縁膜を堆積
し、その後この絶縁膜をエッチバックし、ゲート電極１
６の側壁にのみ絶縁膜を残存させる。こうして、ゲート
電極１６の側壁に、サイドウォール絶縁膜２０を形成す
る。
【００２２】続いて、ゲート電極１６及びサイドウォー
ル絶縁膜２０をマスクとしてイオン注入を行い、ゲート
電極１６の両側のシリコン基板１０に、ＬＤＤの高濃度
領域となる不純物拡散領域２２を形成する（図１
（ｃ））。この後、熱処理により、不純物拡散領域１
８、２２に導入した不純物を活性化し、ＬＤＤ構造より
なるソース／ドレイン拡散層２４を形成する。こうし
て、ゲート電極１６、ソース／ドレイン拡散層２４を有
するＭＯＳトランジスタを形成する（図２（ａ））。
ル絶縁膜２０をマスクとしてイオン注入を行い、ゲート
電極１６の両側のシリコン基板１０に、ＬＤＤの高濃度
領域となる不純物拡散領域２２を形成する（図１
（ｃ））。この後、熱処理により、不純物拡散領域１
８、２２に導入した不純物を活性化し、ＬＤＤ構造より
なるソース／ドレイン拡散層２４を形成する。こうし
て、ゲート電極１６、ソース／ドレイン拡散層２４を有
するＭＯＳトランジスタを形成する（図２（ａ））。
【００２３】次いで、後工程で金属シリサイド電極を形
成する領域のシリコンを非晶質化するイオン注入を行
う。ここで、本実施形態による半導体装置の製造方法
は、電極形成領域を非晶質化するためのイオン注入を、
エネルギーの異なる２回のイオン注入により行うことに
特徴がある。第１のイオン注入は、電極形成領域の表面
近傍を非晶質化するためのものである。すなわち、第１
のイオン注入では、ゲート電極１６を突き抜けない十分
低い加速エネルギーにより、電極形成領域の表面近傍を
非晶質化するに十分なドーズ量でイオン注入を行う。第
１のイオン注入後、ゲート電極１６の表面領域及びソー
ス／ドレイン拡散層２４の表面領域には、非晶質層２６
が形成される（図２（ｂ））。
成する領域のシリコンを非晶質化するイオン注入を行
う。ここで、本実施形態による半導体装置の製造方法
は、電極形成領域を非晶質化するためのイオン注入を、
エネルギーの異なる２回のイオン注入により行うことに
特徴がある。第１のイオン注入は、電極形成領域の表面
近傍を非晶質化するためのものである。すなわち、第１
のイオン注入では、ゲート電極１６を突き抜けない十分
低い加速エネルギーにより、電極形成領域の表面近傍を
非晶質化するに十分なドーズ量でイオン注入を行う。第
１のイオン注入後、ゲート電極１６の表面領域及びソー
ス／ドレイン拡散層２４の表面領域には、非晶質層２６
が形成される（図２（ｂ））。
【００２４】ＭＯＳトランジスタの形成後のポリシリコ
ンよりなるゲート電極１６は、電極形成のためのイオン
注入及び活性化アニールを経て形成されており、結晶が
柱状化している。そのため、ゲート電極１６中における
イオンの阻止能が低く、従来の半導体装置の製造方法の
条件で非晶質化のためのイオン注入を行うと注入イオン
がチャネル領域まで突き抜けてしまう。
ンよりなるゲート電極１６は、電極形成のためのイオン
注入及び活性化アニールを経て形成されており、結晶が
柱状化している。そのため、ゲート電極１６中における
イオンの阻止能が低く、従来の半導体装置の製造方法の
条件で非晶質化のためのイオン注入を行うと注入イオン
がチャネル領域まで突き抜けてしまう。
【００２５】そこで、本実施形態による半導体装置の製
造方法では、まず、突き抜けが起こらない十分に低いエ
ネルギーでイオン注入を行い、ゲート電極１６を構成す
るポリシリコンの表面に非晶質層２６を形成する。こう
することにより、後述の第２のイオン注入におけるイオ
ンの突き抜けを抑制することができる。すなわち、ポリ
シリコン表面に非晶質層２６を形成しておくことによ
り、第２のイオン注入で注入されるイオンをランダムに
散乱させてイオンの直進性を妨げることができる。
造方法では、まず、突き抜けが起こらない十分に低いエ
ネルギーでイオン注入を行い、ゲート電極１６を構成す
るポリシリコンの表面に非晶質層２６を形成する。こう
することにより、後述の第２のイオン注入におけるイオ
ンの突き抜けを抑制することができる。すなわち、ポリ
シリコン表面に非晶質層２６を形成しておくことによ
り、第２のイオン注入で注入されるイオンをランダムに
散乱させてイオンの直進性を妨げることができる。
【００２６】なお、第２のイオン注入におけるイオンの
チャネリングを防止するために、第１のイオン注入で
は、少なくとも厚さ約２０ｎｍの非晶質層２６を形成す
ることが望ましい。また、本願発明者らが経験的に得た
知識によれば、注入イオンがチャネル領域に達しないよ
うにするためには、非晶質化されないポリシリコンの厚
さが１３０ｎｍ以上残存するようにイオンの加速エネル
ギーを設定することが望ましい。
チャネリングを防止するために、第１のイオン注入で
は、少なくとも厚さ約２０ｎｍの非晶質層２６を形成す
ることが望ましい。また、本願発明者らが経験的に得た
知識によれば、注入イオンがチャネル領域に達しないよ
うにするためには、非晶質化されないポリシリコンの厚
さが１３０ｎｍ以上残存するようにイオンの加速エネル
ギーを設定することが望ましい。
【００２７】イオン注入の具体的な条件は、注入するイ
オンの種類やポリシリコンの厚さにより変化する。例え
ば、イオンとして砒素（Ａｓ）を用いた場合、約１０〜
３０ｋｅＶの加速エネルギーを適用することができる。
ドーズ量は、ポリシリコン、ソース／ドレイン拡散層表
面のシリコン基板１０の結晶状態を非晶質化することが
できる条件とする。なお、加速エネルギーを２０ｋｅ
Ｖ、ドーズ量を１×１０ 14ｃｍ-2としてＡｓイオン注入
を行った場合、断面ＴＥＭ観察より、厚さ約２５ｎｍの
非晶質層２６を形成できることが判った。
オンの種類やポリシリコンの厚さにより変化する。例え
ば、イオンとして砒素（Ａｓ）を用いた場合、約１０〜
３０ｋｅＶの加速エネルギーを適用することができる。
ドーズ量は、ポリシリコン、ソース／ドレイン拡散層表
面のシリコン基板１０の結晶状態を非晶質化することが
できる条件とする。なお、加速エネルギーを２０ｋｅ
Ｖ、ドーズ量を１×１０ 14ｃｍ-2としてＡｓイオン注入
を行った場合、断面ＴＥＭ観察より、厚さ約２５ｎｍの
非晶質層２６を形成できることが判った。
【００２８】注入するイオン種は、シリコンを非晶質化
するに十分な質量を有するイオンから選択することが望
ましい。また、ｐ型トランジスタ及びｎ型トランジスタ
の双方の領域を同時に非晶質化するためには、シリコン
基板中で電気的に中性（ドーパントとして機能しない）
となるイオン種から選択することが望ましい。例えば、
Ｔｉ、Ｓｉ、Ｇｅ、Ａｒなどを適用することができる。
ただし、必ずしも中性イオンである必要はなく、Ｇａや
Ａｓなどのドーパントイオンを用いてもよい。また、Ｂ
Ｆ2イオンなどの分子イオンを用いてもよい。
するに十分な質量を有するイオンから選択することが望
ましい。また、ｐ型トランジスタ及びｎ型トランジスタ
の双方の領域を同時に非晶質化するためには、シリコン
基板中で電気的に中性（ドーパントとして機能しない）
となるイオン種から選択することが望ましい。例えば、
Ｔｉ、Ｓｉ、Ｇｅ、Ａｒなどを適用することができる。
ただし、必ずしも中性イオンである必要はなく、Ｇａや
Ａｓなどのドーパントイオンを用いてもよい。また、Ｂ
Ｆ2イオンなどの分子イオンを用いてもよい。
【００２９】第２のイオン注入は、後に堆積するチタン
膜の結晶粒径が拡大するのを防止する非晶質層を形成す
るための主たるイオン注入である。第１のイオン注入で
は電極形成領域の表面近傍を非晶質化するが、イオンの
チャネリング防止の効果はあるものの、チタンの粒径拡
大を抑止するに十分な膜厚を得ることはできない。そこ
で、第２のイオン注入により、チタンの粒径拡大を抑止
するに十分な厚さの非晶質層を形成する。すなわち、第
２のイオン注入では、所望の厚さの非晶質層を形成する
ことができる加速エネルギーにより、電極形成領域の表
面近傍を非晶質化するに十分なドーズ量でイオン注入を
行う。第２のイオン注入後、ゲート電極１６の表面領域
及びソース／ドレイン拡散層２４の表面領域には、非晶
質層２６よりも厚い非晶質層２８が形成される（図２
（ｃ））。
膜の結晶粒径が拡大するのを防止する非晶質層を形成す
るための主たるイオン注入である。第１のイオン注入で
は電極形成領域の表面近傍を非晶質化するが、イオンの
チャネリング防止の効果はあるものの、チタンの粒径拡
大を抑止するに十分な膜厚を得ることはできない。そこ
で、第２のイオン注入により、チタンの粒径拡大を抑止
するに十分な厚さの非晶質層を形成する。すなわち、第
２のイオン注入では、所望の厚さの非晶質層を形成する
ことができる加速エネルギーにより、電極形成領域の表
面近傍を非晶質化するに十分なドーズ量でイオン注入を
行う。第２のイオン注入後、ゲート電極１６の表面領域
及びソース／ドレイン拡散層２４の表面領域には、非晶
質層２６よりも厚い非晶質層２８が形成される（図２
（ｃ））。
【００３０】なお、チタン膜の粒径が拡大するのを防止
するために、第２のイオン注入では、シリサイド化反応
により消費されるシリコンの厚さよりも厚い非晶質層２
８を形成することが望ましい。すなわち、非晶質層２８
とシリコン基板１０或いは非晶質層２８とゲート電極１
６との界面の位置がシリサイド化反応後のシリサイドと
シリコンとの界面の位置よりも深くなるように設定する
とよい。この膜厚はチタンの膜厚に依存するが、後述す
るようなチタンの膜厚を選択する場合、少なくとも厚さ
約２５ｎｍの非晶質層２８を形成することが望ましい。
するために、第２のイオン注入では、シリサイド化反応
により消費されるシリコンの厚さよりも厚い非晶質層２
８を形成することが望ましい。すなわち、非晶質層２８
とシリコン基板１０或いは非晶質層２８とゲート電極１
６との界面の位置がシリサイド化反応後のシリサイドと
シリコンとの界面の位置よりも深くなるように設定する
とよい。この膜厚はチタンの膜厚に依存するが、後述す
るようなチタンの膜厚を選択する場合、少なくとも厚さ
約２５ｎｍの非晶質層２８を形成することが望ましい。
【００３１】イオン注入の具体的な条件は、注入するイ
オンの種類やポリシリコンの厚さにより変化する。例え
ば、イオンとして砒素（Ａｓ）を用いた場合、約３０〜
５０ｋｅＶの加速エネルギーを適用することができる。
ドーズ量は、ポリシリコン、ソース／ドレイン拡散層表
面のシリコン基板１０の結晶状態を非晶質化することが
できる条件とする。なお、加速エネルギーを４０ｋｅ
Ｖ、ドーズ量を３×１０ 14ｃｍ-2としてＡｓイオン注入
を行った場合、断面ＴＥＭ観察より、厚さ約５０ｎｍの
非晶質層２８を形成できることが判った。
オンの種類やポリシリコンの厚さにより変化する。例え
ば、イオンとして砒素（Ａｓ）を用いた場合、約３０〜
５０ｋｅＶの加速エネルギーを適用することができる。
ドーズ量は、ポリシリコン、ソース／ドレイン拡散層表
面のシリコン基板１０の結晶状態を非晶質化することが
できる条件とする。なお、加速エネルギーを４０ｋｅ
Ｖ、ドーズ量を３×１０ 14ｃｍ-2としてＡｓイオン注入
を行った場合、断面ＴＥＭ観察より、厚さ約５０ｎｍの
非晶質層２８を形成できることが判った。
【００３２】注入するイオン種は、シリコンを非晶質化
するに十分な質量を有するイオンから選択することが望
ましい。また、ｐ型トランジスタ及びｎ型トランジスタ
の双方の領域を同時に非晶質化するためには、シリコン
基板中で電気的に中性（ドーパントとして機能しない）
となるイオン種から選択することが望ましい。例えば、
Ｔｉ、Ｓｉ、Ｇｅ、Ａｒなどを適用することができる。
ただし、必ずしも中性イオンである必要はなく、Ｇａや
Ａｓなどのドーパントイオンを用いてもよい。また、Ｂ
Ｆ2イオンなどの分子イオンを用いてもよい。
するに十分な質量を有するイオンから選択することが望
ましい。また、ｐ型トランジスタ及びｎ型トランジスタ
の双方の領域を同時に非晶質化するためには、シリコン
基板中で電気的に中性（ドーパントとして機能しない）
となるイオン種から選択することが望ましい。例えば、
Ｔｉ、Ｓｉ、Ｇｅ、Ａｒなどを適用することができる。
ただし、必ずしも中性イオンである必要はなく、Ｇａや
Ａｓなどのドーパントイオンを用いてもよい。また、Ｂ
Ｆ2イオンなどの分子イオンを用いてもよい。
【００３３】なお、注入イオンとしてＡｓイオンを用
い、イオンのチャネル領域への突き抜けに関してサーマ
ルウェーブ法により評価したところ、非晶質化のための
イオン注入を行っていない試料ではシグナル３３、加速
エネルギーを４０ｋｅＶ、ドーズ量を３×１０14ｃｍ-2
としてイオン注入を行った試料ではシグナル９２であっ
たが、加速エネルギー２０ｋｅＶ、ドーズ量１×１０14
ｃｍ-2の第１のイオン注入と、加速エネルギー４０ｋｅ
Ｖ、ドーズ量３×１０14ｃｍ-2の第２のイオン注入を行
う本実施形態による半導体装置の製造方法により形成し
た試料ではシグナル４０であった。すなわち、第１のイ
オン注入で非晶質層２６を形成した後に第２のイオン注
入で非晶質層２８を形成することにより、ポリシリコン
ゲートを突き抜けてチャネル領域に達するＡｓを減少で
きることが判った。
い、イオンのチャネル領域への突き抜けに関してサーマ
ルウェーブ法により評価したところ、非晶質化のための
イオン注入を行っていない試料ではシグナル３３、加速
エネルギーを４０ｋｅＶ、ドーズ量を３×１０14ｃｍ-2
としてイオン注入を行った試料ではシグナル９２であっ
たが、加速エネルギー２０ｋｅＶ、ドーズ量１×１０14
ｃｍ-2の第１のイオン注入と、加速エネルギー４０ｋｅ
Ｖ、ドーズ量３×１０14ｃｍ-2の第２のイオン注入を行
う本実施形態による半導体装置の製造方法により形成し
た試料ではシグナル４０であった。すなわち、第１のイ
オン注入で非晶質層２６を形成した後に第２のイオン注
入で非晶質層２８を形成することにより、ポリシリコン
ゲートを突き抜けてチャネル領域に達するＡｓを減少で
きることが判った。
【００３４】このようにして、ゲート電極１６及びソー
ス／ドレイン拡散層２４表面に非晶質層２８を形成した
後、全面に、例えばスパッタ法により、膜厚約３０ｎｍ
のチタン膜３０を堆積する（図３（ａ））。このとき、
チタン膜３０とシリコンとが接触する領域（非晶質層２
８）は、結晶構造が不規則化されているので、粒径の大
きなチタン膜３０が形成されるのを抑制することができ
る。
ス／ドレイン拡散層２４表面に非晶質層２８を形成した
後、全面に、例えばスパッタ法により、膜厚約３０ｎｍ
のチタン膜３０を堆積する（図３（ａ））。このとき、
チタン膜３０とシリコンとが接触する領域（非晶質層２
８）は、結晶構造が不規則化されているので、粒径の大
きなチタン膜３０が形成されるのを抑制することができ
る。
【００３５】次いで、例えば７００℃、３０秒の短時間
熱処理を行い、チタン膜３０とシリコンとが接触してい
る領域を選択的にシリサイド化する。こうして、ゲート
電極１６上及びソース／ドレイン拡散層２４上に選択的
にチタンシリサイド膜３２を形成する（図３（ｂ））。
なお、この熱処理により形成されるチタンシリサイド膜
３２は、Ｃ４９結晶構造のチタンシリサイドである。
熱処理を行い、チタン膜３０とシリコンとが接触してい
る領域を選択的にシリサイド化する。こうして、ゲート
電極１６上及びソース／ドレイン拡散層２４上に選択的
にチタンシリサイド膜３２を形成する（図３（ｂ））。
なお、この熱処理により形成されるチタンシリサイド膜
３２は、Ｃ４９結晶構造のチタンシリサイドである。
【００３６】続いて、化学溶液により未反応のチタン膜
３０を除去し、ゲート電極１６上及びソース／ドレイン
拡散層２４上に選択的にチタンシリサイド膜３２を残存
させる。この後、例えば８００℃、３０秒の短時間熱処
理により、チタンシリサイド膜３２を、Ｃ４９結晶構造
からＣ５４結晶構造へ構造層転移する。この際、Ｃ４９
チタンシリサイドの粒径は小さいので、Ｃ５４チタンシ
リサイドへの構造層転移が妨げられることはない。
３０を除去し、ゲート電極１６上及びソース／ドレイン
拡散層２４上に選択的にチタンシリサイド膜３２を残存
させる。この後、例えば８００℃、３０秒の短時間熱処
理により、チタンシリサイド膜３２を、Ｃ４９結晶構造
からＣ５４結晶構造へ構造層転移する。この際、Ｃ４９
チタンシリサイドの粒径は小さいので、Ｃ５４チタンシ
リサイドへの構造層転移が妨げられることはない。
【００３７】こうして、ゲート電極１６上、ソース／ド
レイン拡散層２４上に、低抵抗のチタンシリサイド膜３
２よりなる電極を形成する（図３（ｃ））。このように
して製造した半導体装置についてチタンシリサイド膜３
２のシート抵抗を測定したところ、シート抵抗は約５Ω
／□であり、従来の半導体装置と比較して遜色のない低
抵抗のチタンシリサイド膜３２を形成できることが判っ
た。
レイン拡散層２４上に、低抵抗のチタンシリサイド膜３
２よりなる電極を形成する（図３（ｃ））。このように
して製造した半導体装置についてチタンシリサイド膜３
２のシート抵抗を測定したところ、シート抵抗は約５Ω
／□であり、従来の半導体装置と比較して遜色のない低
抵抗のチタンシリサイド膜３２を形成できることが判っ
た。
【００３８】また、本実施形態による半導体装置の製造
方法により形成したＭＯＳトランジスタについて、任意
に選択した５０個のＭＯＳトランジスタの特性試験を行
ったところ、すべてのトランジスタについて図４に示す
ような良好なＩｄ−Ｖｄ特性を得ることができた。一
方、上記実施形態の第２のイオン注入と同一の条件によ
るイオン注入のみで非晶質層を形成したＭＯＳトランジ
スタに関して同様の測定を行ったところ、約２０％のト
ランジスタがイオンの突き抜けによって正常動作しなか
った（図５参照）。
方法により形成したＭＯＳトランジスタについて、任意
に選択した５０個のＭＯＳトランジスタの特性試験を行
ったところ、すべてのトランジスタについて図４に示す
ような良好なＩｄ−Ｖｄ特性を得ることができた。一
方、上記実施形態の第２のイオン注入と同一の条件によ
るイオン注入のみで非晶質層を形成したＭＯＳトランジ
スタに関して同様の測定を行ったところ、約２０％のト
ランジスタがイオンの突き抜けによって正常動作しなか
った（図５参照）。
【００３９】このように、本実施形態によれば、シリサ
イド電極を形成する領域のシリコンを非晶質化するイオ
ン注入を、加速エネルギーの異なる２回のイオン注入に
より行うので、非晶質化するために注入するイオンがチ
ャネル領域に突き抜けるのを効果的に防止することがで
きる。なお、上記実施形態では、２回のイオン注入によ
り非晶質層を形成したが、３回以上のイオン注入により
非晶質層を形成してもよい。少なくとも、後工程でのイ
オン注入の際のチャネリングを防止するためのイオン注
入と、チタン膜の粒径拡大を防止しうる厚さの非晶質層
を形成するためのイオン注入が含まれれば、必ずしも２
回のイオン注入である必要はない。
イド電極を形成する領域のシリコンを非晶質化するイオ
ン注入を、加速エネルギーの異なる２回のイオン注入に
より行うので、非晶質化するために注入するイオンがチ
ャネル領域に突き抜けるのを効果的に防止することがで
きる。なお、上記実施形態では、２回のイオン注入によ
り非晶質層を形成したが、３回以上のイオン注入により
非晶質層を形成してもよい。少なくとも、後工程でのイ
オン注入の際のチャネリングを防止するためのイオン注
入と、チタン膜の粒径拡大を防止しうる厚さの非晶質層
を形成するためのイオン注入が含まれれば、必ずしも２
回のイオン注入である必要はない。
【００４０】また、上記実施形態では、ＬＤＤ構造のＭ
ＯＳトランジスタについて本発明を適用した例を示した
が、サリサイドプロセスを適用しうる構造であれば如何
なる構造であってもよい。また、上記実施形態では、ゲ
ート上及びソース／ドレイン拡散層上に選択的にシリサ
イド膜を形成する場合を示したが、ソース／ドレイン拡
散層上のみに選択的にシリサイド膜を形成する場合にも
適用することができる。
ＯＳトランジスタについて本発明を適用した例を示した
が、サリサイドプロセスを適用しうる構造であれば如何
なる構造であってもよい。また、上記実施形態では、ゲ
ート上及びソース／ドレイン拡散層上に選択的にシリサ
イド膜を形成する場合を示したが、ソース／ドレイン拡
散層上のみに選択的にシリサイド膜を形成する場合にも
適用することができる。
【００４１】
【発明の効果】以上の通り、本発明によれば、シリコン
基板上にゲート絶縁膜を介して形成されたポリシリコン
よりなるゲート電極と、ゲート電極の両側のシリコン基
板中に形成されたソース／ドレイン拡散層とを有するト
ランジスタを形成する工程と、第１の加速エネルギーで
イオン注入を行い、ゲート電極の表面領域及びソース／
ドレイン拡散層の表面領域に非晶質層を形成する工程
と、第１の加速エネルギーより高い第２の加速エネルギ
ーでイオン注入を行い、非晶質層の厚さを増加させる工
程と、チタン膜を堆積して熱処理を行い、ゲート電極上
及びソース／ドレイン拡散層上に、チタンシリサイド膜
を選択的に形成する工程とにより半導体装置を製造する
ので、シリコンの非晶質化のための注入イオンの突き抜
けを防止しつつ、ソース／ドレイン領域及びゲート電極
のシート抵抗を低減することができる。これによりトラ
ンジスタ特性を向上することができるので、このように
形成したトランジスタを、高集積で超高速動作が必要と
されるデジタルＩＣ、アナログＩＣなどに適用すること
ができる。
基板上にゲート絶縁膜を介して形成されたポリシリコン
よりなるゲート電極と、ゲート電極の両側のシリコン基
板中に形成されたソース／ドレイン拡散層とを有するト
ランジスタを形成する工程と、第１の加速エネルギーで
イオン注入を行い、ゲート電極の表面領域及びソース／
ドレイン拡散層の表面領域に非晶質層を形成する工程
と、第１の加速エネルギーより高い第２の加速エネルギ
ーでイオン注入を行い、非晶質層の厚さを増加させる工
程と、チタン膜を堆積して熱処理を行い、ゲート電極上
及びソース／ドレイン拡散層上に、チタンシリサイド膜
を選択的に形成する工程とにより半導体装置を製造する
ので、シリコンの非晶質化のための注入イオンの突き抜
けを防止しつつ、ソース／ドレイン領域及びゲート電極
のシート抵抗を低減することができる。これによりトラ
ンジスタ特性を向上することができるので、このように
形成したトランジスタを、高集積で超高速動作が必要と
されるデジタルＩＣ、アナログＩＣなどに適用すること
ができる。
【図１】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
【図４】本発明の一実施形態による半導体装置の製造方
法により製造したＭＯＳトランジスタの電気特性を示す
グラフである。
法により製造したＭＯＳトランジスタの電気特性を示す
グラフである。
【図５】注入イオンの突き抜けにより正常動作しなかっ
たＭＯＳトランジスタの電気特性を示すグラフである。
たＭＯＳトランジスタの電気特性を示すグラフである。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１０…シリコン基板 １２…素子分離膜 １４…ゲート絶縁膜 １６…ゲート電極 １８…不純物拡散領域 ２０…サイドウォール絶縁膜 ２２…不純物拡散領域 ２４…ソース／ドレイン拡散層 ２６…非晶質層 ２８…非晶質層 ３０…チタン膜 ３２…チタンシリサイド膜 １００…シリコン基板 １０２…素子分離膜 １０４…ゲート電極 １０６…ソース／ドレイン拡散層 １０８…金属膜 １１０…金属シリサイド膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB25 BB37 CC01 CC05 DD04 DD37 DD43 DD80 DD82 DD84 DD88 DD89 DD99 FF14 GG09 HH04 HH07 HH16 5F040 DA01 DA06 DA10 DC01 EC01 EC04 EC06 EC07 EC13 EF02 EF11 EH02 EK05 FA03 FA05 FB02 FB04 FC00 FC15 FC19
Claims (8)
- 【請求項１】 シリコン基板上にゲート絶縁膜を介して
形成されたポリシリコンよりなるゲート電極と、前記ゲ
ート電極の両側の前記シリコン基板中に形成されたソー
ス／ドレイン拡散層とを有するトランジスタを形成する
工程と、 第１の加速エネルギーでイオン注入を行い、前記ゲート
電極の表面領域及び前記ソース／ドレイン拡散層の表面
領域に非晶質層を形成する工程と、 前記第１の加速エネルギーより高い第２の加速エネルギ
ーでイオン注入を行い、前記非晶質層の厚さを増加させ
る工程と、 チタン膜を堆積して熱処理を行い、前記ゲート電極上及
び前記ソース／ドレイン拡散層上に、チタンシリサイド
膜を選択的に形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の加速エネルギーは、注入したイオンが前記ゲ
ート電極下の前記シリコン基板に達しないエネルギーに
設定することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記第１の加速エネルギーでイオン注入を行う工程で
は、前記第２の加速エネルギーで注入するイオンのチャ
ネリングを抑止しうる厚さの前記非晶質層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第１の加速エネルギーでイオン注入を行う工程で
は、厚さが２０ｎｍより厚い前記非晶質層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、 前記第１の加速エネルギーは、前記非晶質層が形成され
ない部分の前記ゲート電極の厚さが１３０ｎｍよりも厚
くなるエネルギーに設定することを特徴とする半導体装
置の製造方法。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置の製造方法において、 前記第２の加速エネルギーでイオン注入を行う工程で
は、前記チタンシリサイド膜が構造相転移するために必
要な厚さの前記非晶質層を形成することを特徴とする半
導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 前記第２の加速エネルギーでイオン注入を行う工程で
は、シリサイド化反応により消費されるシリコンの厚さ
よりも厚い前記非晶質層を形成することを特徴とする半
導体装置の製造方法。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体装置の製造方法において、 前記第１の加速エネルギーでイオン注入を行う工程又は
前記第２の加速エネルギーでイオン注入を行う工程で
は、Ｔｉイオン、Ｓｉイオン、Ｇｅイオン、Ａｒイオ
ン、Ｇａイオン又はＡｓイオンを注入することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227906A JP2000058822A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227906A JP2000058822A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058822A true JP2000058822A (ja) | 2000-02-25 |
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ID=16868163
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10227906A Withdrawn JP2000058822A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058822A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006044745A2 (en) * | 2004-10-15 | 2006-04-27 | Intel Corporation | Methods of optimization of implant conditions to minimize channeling and structures formed thereby |
| US7573106B2 (en) | 2004-11-12 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| JP2009182336A (ja) * | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7754593B2 (en) | 2004-11-12 | 2010-07-13 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
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