KR101598830B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 적어도 하나의 게이트 구조물 및 복수의 소스/드레인 영역들이 형성된 기판 상에 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에서 복수의 소스/드레인 영역들 중 적어도 하나의 일부 상에 매립형 콘택 플러그를 형성하며, 제1 층간 절연막 및 매립형 콘택 플러그 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 내에서 매립형 콘택 플러그를 노출시키는 콘택홀을 형성하며, 콘택홀에 소정의 이온을 주입을 하여 매립형 콘택 플러그 내의 상부 영역을 비정질화하고, 제2 층간 절연막 및 콘택홀 상에 하부 전극층을 증착하며, 매립형 콘택 플러그 내의 비정질화된 영역에 금속 실리사이드층을 형성함으로써, 금속 실리사이드층의 균일성이 향상되어 저항이 감소된다.

Description

반도체 소자의 제조 방법{Method of Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 반도체 소자의 매립형 콘택 플러그(buried contact plug)와 스토리지 노드(storage node)의 하부 전극 사이의 저항을 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
DRAM(dynamic random access memory)과 같은 반도체 소자의 고집적화에 따라, 패턴이 미세화되고 디자인 룰(design rule)이 감소하고 있다. 이와 같은 디자인 룰의 감소는 커패시터 또는 트랜지스터의 특성을 안정적으로 확보하는데 어려움을 발생시킬 수 있다. 따라서, DRAM과 같은 소자에서는 커패시터의 정전 용량을 증가시키기 위하여 실린더형 커패시터 등이 이용되어 왔다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 매립형 콘택 플러그와 스토리지 노드의 하부 전극 사이의 저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 적어도 하나의 게이트 구조물 및 상기 적어도 하나의 게이트 구조물의 양측의 복수의 소스/드레인 영역들이 형성된 기판 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 내에, 상기 복수의 소스/드레인 영역들 중 적어도 하나의 일부 상에 매립형 콘택 플러그를 형성하는 단계; 상기 제1 층간 절연막 및 상기 매립형 콘택 플러그 상에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막 내에, 상기 매립형 콘택 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 소정의 이온을 주입을 하여, 상기 매립형 콘택 플러그 내의 상부 영역을 비정질화하는 단계; 상기 제2 층간 절연막 및 상기 콘택홀 상에 하부 전극층을 증착하는 단계; 및 상기 매립형 콘택 플러그 내의 비정질화된 영역에 금속 실리사이드층을 형성하는 단계를 포함한다.
상기 반도체 소자의 제조 방법은, 상기 하부 전극층 상에 희생막을 증착하는 단계; 상기 제2 층간 절연막 및 상기 희생막을 패터닝하여 상기 하부 전극층으로부터 적어도 하나의 하부 전극을 형성하는 단계; 및 상기 적어도 하나의 하부 전극의 결정성이 향상되도록 상기 적어도 하나의 하부 전극이 형성된 상기 기판에 대하여 열처리를 수행하는 단계를 더 포함할 수 있다.
상기 열처리를 수행하는 단계는, 상기 적어도 하나의 하부 전극의 결정성이 향상되도록 상기 적어도 하나의 하부 전극이 형성된 상기 기판에 대하여 열질화 처리를 수행할 수 있다. 상기 열질화 처리는 NH3 가스를 이용하고, RTP(rapid thermal nitrization) 공정, s-RTP(spike rapid thermal nitrization) 공정 및 플래쉬 타입의 RTP(flash rapid thermal nitrization) 공정 중 적어도 하나를 이용할 수 있다. 상기 하부 전극층은 금속 및 금속 질화물의 적층 구조로 형성되고, 상기 적어도 하나의 하부 전극은 상기 열질화 처리에 의하여 금속 질화물 구조가 될 수 있다.
상기 매립형 콘택 플러그의 상기 비정질화된 영역은 비정질 실리콘 영역이고, 상기 비정질 실리콘 영역의 두께는 30 Å 내지 1000 Å의 범위일 수 있다. 상기 금속 실리사이드층을 형성하는 단계는, 상기 하부 전극층이 증착된 상기 기판에 대하여 소정 온도에서 열처리하는 단계; 및 상기 비정질 실리콘 영역과 상기 하부 전극층의 실리사이드 반응에 의해 상기 금속 실리사이드층을 형성하는 단계를 포함하고, 상기 소정 온도는 500 ℃ 내지 900 ℃의 범위일 수 있다.
상기 제1 층간 절연막 및 상기 매립형 콘택 플러그 상에 식각 저지층을 형성하는 단계를 더 포함하고, 상기 제2 층간 절연막을 형성하는 단계는, 상기 식각 저지층의 상부에 상기 제2 층간 절연막을 형성할 수 있다.
상기 소정의 이온은 As, P, N2와 같은 5족 원소, Ar과 같은 비활성 원소 및 F 중 적어도 하나일 수 있다.
상기 콘택홀에 소정의 이온을 주입하여, 상기 매립형 콘택 플러그 내의 상부 영역을 비정질화하는 단계는, 상기 콘택홀에 대하여, 소정의 주입량(dosage) 범위 및 소정의 에너지 범위에서 이온 주입 공정을 수행하여, 상기 매립형 콘택 플러그 내의 상기 상부 영역을 비정질화하고, 상기 소정의 주입량 범위는 1E13 ions/cm2 내지 5E16 ions/cm2이고, 상기 소정의 에너지 범위는 1 keV 내지 50 keV일 수 있다.
상기 하부 전극층에서 상기 금속의 두께는 10 Å 내지 300 Å의 범위이고, 상기 금속 질화물의 두께는 20 Å 내지 500 Å의 범위일 수 있다.
본 발명에 따르면, 커패시터를 형성하기 위한 콘택홀 하부의 매립형 콘택 플러그에 소정의 이온을 주입함으로써, 매립형 콘택 플러그 내의 상부 영역을 비정질화시킬 수 있다. 이에 따라, 매립형 콘택 플러그 내의 상부 영역에 포함된 폴리실리콘은 비정질 실리콘이 된다. 따라서, 커패시터를 형성하기 위한 콘택홀의 오픈 사이즈가 감소되어 하부 전극의 두께가 감소되더라도, 비정질 실리콘과 하부 전극 사이에 실리사이드 반응이 잘 일어난다.
이로써, 실리사이드 반응에 의해 형성된 금속 실리사이드층은 균일한 결정성을 갖게 되어, 금속 실리사이드층과 하부 전극 사이의 저항이 감소된다. 그리고, 금속 실리사이드층이 균일한 결정성을 가짐으로 인하여 후속 열처리 단계에서 고온 으로 처리되더라도 금속 실리사이드층의 특성 저하가 발생하지 않는다.
또한, 커패시터를 형성하는 단계에서 유전막을 증착하기 전에 하부 전극에 대하여 열처리를 수행함으로써, 하부 전극의 결정성을 향상시킬 수 있다. 이에 따라, 반도체 소자에서 누설 전류를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", 또는 "연결되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", 또는 "연결되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", 또는 "직접 연결되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면, 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다" 및/또는 "포함하는"은 언급 한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1 내지 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시하는 단면도들이다.
이하에서는, 도 1 내지 10을 참조하여 커패시터와 트랜지스터를 포함하는 DRAM의 제조 방법을 예로 하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 설명하기로 한다. 그러나, 이는 본 발명을 한정하는 것이 아니고, 본 발명은 커패시터와 같은 스토리지 노드를 가지는 다른 반도체 소자 또는 하부 전극을 가지는 다른 반도체 소자에도 적용될 수 있다.
도 1을 참조하면, 기판(100)은 소자 분리막(105)에 의해 한정된 활성 영역을 포함한다. 여기서, 기판(100)은 반도체 기판일 수 있고, 예를 들어, 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어 (silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 소자 분리막(105)은 STI(shallow trench isolation) 공정으로 구현될 수 있다. 도 1에는 도시되지 않았으나, 활성 영역 내에는 P형 웰(well) 또는 N형 웰을 포함할 수 있다.
활성 영역의 상부에 적어도 하나의 게이트 구조물(gate structure, 110)을 형성한다. 도 1에는 두 개의 게이트 구조물들을 도시하였으나, 이는 도해의 편의를 위한 것이고, 활성 영역의 상부에는 더 많은 수의 게이트 구조물들을 형성할 수 있다. 여기서, 게이트 구조물(110)은 게이트 절연층(110a), 게이트 전극층(110b), 캡핑(capping)층(110c) 및 스페이서(spacer, 110d)를 포함한다.
구체적으로, 게이트 구조물(110)은 활성 영역 상에 순차적으로 게이트 절연층(110a), 게이트 전극층(110b) 및 캡핑층(110c)을 적층한 후, 이들을 패터닝(patterning)함으로써 형성될 수 있다. 게이트 절연층(110a)은 실리콘 산화막일 수 있으나, 이에 한정되지 않는다. 예를 들어, 게이트 절연층(110a)은 실리콘 산화막보다 큰 유전율을 갖는 실리콘 질화막(SiNx), 탄탈륨 산화막(TaOx), 하프늄 산화막(HfOx), 알루미늄 산화막(AlOx) 및 아연 산화막(ZnOx)과 같은 고유전율 박막을 포함할 수 있다. 게이트 전극층(110b)은 고농도로 도핑된 폴리실리콘막, 텅스텐, 니켈, 몰리브덴 및 코발트 등의 금속막, 금속 실리사이드막 또는 이들의 조합일 수 있다. 캡핑층(110c)은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 스페이서(110d)는 패터닝된 게이트 절연층(110a), 게이트 전극층(110b) 및 캡핑층(110c)의 측벽에 형성되고, 산화막, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합일 수 있다.
이어서, 활성 영역에서 게이트 구조물(110)의 양측에 제1 내지 제3 소스/드레인 영역들(115a, 115b, 115c)을 형성한다. 구체적으로, 스페이서(110d)를 마스크로 이용하여, 활성 영역에 고농도의 이온 주입 공정을 수행하여, 제1 내지 제3 소스/드레인 영역들(115a, 115b, 115c)을 형성한다.
도 2를 참조하면, 게이트 구조물(110)이 형성된 기판(100)의 상부에 제1 층간 절연막(120)을 형성한다. 이와 같이, 제1 층간 절연막(120)을 형성함으로써, 게이트 구조물(110)들이 매립된다. 여기서, 제1 층간 절연막(120)은 CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), LPCVD(low-pressure CVD), ALD(atomic layer deposition) 및 SOG(spin on glass) 중 적어도 하나를 이용하여 형성될 수 있다. 또한, 여기서, 제1 층간 절연막(120)은 실리콘 산화막, HSQ(hydrogen silsesquioxane), BPSG(boron phosphorus silicate glass), HDP(high density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(undoped silicate glass), PSG(phosphorus silicate glass), PE-SiH4 및 Al2O3 중 적어도 하나일 수 있으나, 이에 한정되지 않는다.
이어서, 제1 층간 절연막(120) 내에, 제1 내지 제3 소스/드레인 영역들(115a, 115b, 115c)의 일부 상에 복수의 제1 콘택홀들(125a, 125b, 125c)을 형성한다. 구체적으로, 제1 내지 제3 소스/드레인 영역들(115a, 115b, 115c)의 일부를 노출시키는 복수의 제1 콘택홀들(125a, 125b, 125c)을 형성한다. 이 때, 제1 층간 절연막(120) 상에 포토 리소그래피 공정에 의해 복수의 제1 콘택홀들(125a, 125b, 125c)이 형성될 영역을 노출시키는 마스크막(미도시)을 형성하고, 식각 공정에 의해 제1 층간 절연막(120)을 패터닝하여 복수의 제1 콘택홀들(125a, 125b, 125c)을 형성할 수 있다.
도 3을 참조하면, 복수의 제1 콘택홀들(125a, 125b, 125c)이 매립되도록 제1 층간 절연막(120)의 상부에 폴리실리콘(polysilicon)을 증착하여, 복수의 제1 콘택홀들(125a, 125b, 125c) 내에 제1 내지 제3 매립형 콘택 플러그들(130a, 130b, 130c)을 형성한다.
이어서, 제1 층간 절연막(120) 및 제1 내지 제3 매립형 콘택 플러그들(130a, 130b, 130c)의 상부를 평탄화하고, 평탄화된 제1 층간 절연막(120) 및 제1 내지 제3 매립형 콘택 플러그들(130a, 130b, 130c)의 상부에 식각 저지층(135)을 형성한다. 여기서, 식각 저지층(130)은 실리콘 질화막일 수 있으나, 이에 한정되지 않는다. 이 때, 제1 층간 절연막(120) 및 제1 내지 제3 매립형 콘택 플러그들(130a, 130b, 130c)의 상부는 화학적 기계적 연마(CMP, chemical mechanical polishing)를 이용하여 평탄화될 수 있다.
도 4를 참조하면, 식각 저지층(130)의 상부에 제2 층간 절연막(140)을 형성한다. 여기서, 제2 층간 절연막(140)은 PECVD, LPCVD, ALD 및 SOG 중 적어도 하나를 이용하여 형성될 수 있다. 또한, 여기서, 제2 층간 절연막(140)은 실리콘 산화막, HSQ, BPSG, HDP 산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3 중 적어도 하나일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제2 층간 절연막(140)의 두께는 8 μm이상일 수 있다.
이어서, 제2 층간 절연막(120) 내에, 제1 및 제3 매립형 콘택 플러그들(130a, 130c) 상에 복수의 제2 콘택홀들(145a, 145b)을 형성한다. 구체적으로, 제1 및 제3 매립형 콘택 플러그들(130a, 130c)의 상부를 노출시키는 복수의 제2 콘택홀들(145a, 145b)을 형성한다. 이 때, 제2 층간 절연막(140) 상에 포토 리소그래피 공정에 의해 복수의 제2 콘택홀들(145a, 145b)이 형성될 영역을 노출시키는 마스크막(미도시)을 형성하고, 식각 공정에 의해 제2 층간 절연막(140)과 식각 저지층(135)을 패터닝하여 복수의 제2 콘택홀들(145a, 145b)을 형성할 수 있다. 예를 들어, 복수의 제2 콘택홀들(145a, 145b) 각각의 오픈 사이즈는 80 nm 내지 90 nm의 범위일 수 있다. 여기서, 복수의 제2 콘택홀들(145a, 145b)은 커패시터를 형성하기 위한 것이다.
최근에는 DRAM 소자의 디자인 룰이 감소됨에 따라 커패시터를 형성하기 위한 콘택홀의 오픈 사이즈도 감소하고 있다. 구체적으로, MIM(metal-insulator-metal) 커패시터는, MIM 커패시터를 형성하기 위한 콘택홀에 하부 전극, 유전층 및 상부 전극을 순차적으로 적층함으로써 형성되는데, 상기 콘택홀의 오픈 사이즈가 감소하면 하부 전극을 두껍게 증착할 수 없다. 이에 따라, 하부 전극과 상기 하부 전극 아래의 매립형 콘택 플러그에 포함된 폴리실리콘의 실리사이드 반응에 의해 형성되는 금속 실리사이드층의 막질이 균일하게 형성되지 않고, 금속 실리사이드층의 응집 현상도 심해져서 저항이 증가되는 문제가 발생할 수 있다. 따라서, 커패시터의 하부 전극과 상기 하부 전극 아래의 매립형 콘택 플러그 사이의 저항 문제를 개선하기 위해서는 금속 실리사이드층의 막질을 균일하게 형성할 것이 요구된다.
도 5를 참조하면, 이온 주입 공정을 수행하여 복수의 제2 콘택홀들(145a, 145b) 내에 소정의 이온을 주입한다. 여기서, 소정의 이온은, As, P, N2 등과 같은 5족 원소, Ar과 같은 비활성 원소 및 F 중 적어도 하나일 수 있으나, 이에 한정되지 않는다. 또한, 이온 주입 공정은 소정의 주입량(dosage) 범위 및 소정의 에너 지 범위에서 수행되는데, 이 때 소정의 주입량 범위는 1E13 ions/cm2 내지 5E16 ions/cm2이고, 소정의 에너지 범위는 1 keV 내지 50 keV일 수 있다.
이와 같은 이온 주입 공정을 통해, 복수의 제2 콘택홀들(145a, 145b)에 의해 노출된 제1 및 제3 매립형 콘택 플러그(130a, 130c) 내의 상부 영역을 비정질화하여 비정질화된 영역(150a, 150b)을 형성한다. 구체적으로, 제1 및 제3 매립형 콘택 플러그(130a, 130c)는 폴리실리콘을 포함하는데, 소정의 이온을 주입함으로써 제1 및 제3 매립형 콘택 플러그(130a, 130c)에 포함된 폴리실리콘의 일부는 비정질화되어 비정질 실리콘이 된다. 이 때, 비정질화된 영역(150a, 150b)의 두께는 30 Å 내지 1000 Å의 범위일 수 있다.
비정질화된 영역(150a, 150b)은 그 상에 증착될 하부 전극과 활발하게 실리사이드 반응이 일어날 수 있으며, 이에 따라 금속 실리사이드층은 더욱 균일하게 형성될 수 있다. 비록 디자인 룰의 감소에 따라, 커패시터를 형성하기 위한 콘택홀의 오픈 사이즈가 감소하여 비정질화된 영역(150a, 150b)과 하부 전극이 접촉하는 영역의 사이즈가 감소하더라도, 비정질화된 영역(150a, 150b)에 포함된 비정질 실리콘은 하부 전극과 활발하게 실리사이드 반응할 수 있으므로, 금속 실리사이드층은 더욱 균일하게 형성될 수 있다.
여기서, 결정(crystal)이란 분자의 규칙적인 배열을 말하는데, 단결정(mono crystalline)은 분자의 규칙적인 배열이 고체 전체에 균일하게 분포된 것을 의미하고, 다결정(poly crystalline)은 부분적으로는 결정을 이루지만 전체적으로는 하나 의 균일한 결정이 아닌 것을 의미하며, 비정질(amorphous)은 분자가 임의로 배열되어 규칙성이 없는 것을 의미한다. 이 때, 제1 및 제3 매립형 콘택 플러그(130a, 130c)는 다결정인 폴리실리콘을 포함하고 있으므로, 그레인 경계(grain boundary)라고 불리는 무질서한 영역이 폴리실리콘의 그레인들 사이에 존재한다. 후술될 단계에서, 제1 및 제3 매립형 콘택 플러그(130a, 130c)에 포함된 폴리실리콘은 그 상에 증착될 금속층과 실리사이드 반응하여 금속 실리사이드층을 형성하는데, 이 때, 제1 및 제3 매립형 콘택 플러그(130a, 130c)에 포함된 폴리실리콘에서의 그레인 경계에서 실리사이드 반응이 더 활발하게 일어날 수 있으므로, 금속 실리사이드층은 불균일하게 형성될 수 있다.
그러나, 상술한 바와 같이 본 발명의 일 실시예에서는 이온 주입 공정을 통해 제1 및 제3 매립형 콘택 플러그(130a, 130c) 내의 상부 영역을 비정질화하여 비정질화된 영역(150a, 150b)을 형성한다. 비정질화된 영역(150a, 150b)에서 실리콘은 비정질 실리콘으로 존재하므로, 비정질화된 영역(150a, 150b)은 그레인 경계를 가지지 않는다. 따라서, 비정질화된 영역(150a, 150b)은 그 상에 증착될 금속층과 활발하게 실리사이드 반응이 일어날 수 있으며, 이에 따라 금속 실리사이드층은 더욱 균일하게 형성될 수 있다.
도 6을 참조하면, 제2 층간 절연막(140) 및 복수의 제2 콘택홀들(145a, 145b) 상에 하부 전극층(155)을 형성한다. 여기서, 하부 전극층(155)은 금속층(155a) 및 금속 질화물층(155b)의 적층 구조일 수 있다. 이하에서는, 금속층(155a)이 Ti층(155a)이고, 금속 질화물층(155b)이 TiN층(155b)인 경우를 예로 하 여 설명하기로 한다. 그러나, 하부 전극층(155)의 구성은 이에 한정되지 않고, 예를 들어, 코발트(Co), 몰리브덴(Mo), 탄탈륨(Ta), 지르코늄(Zr), 텅스텐(W), 니텔(Ni) 중 적어도 하나 이상일 수도 있다. 여기서, 하부 전극층(155)은 CVD, ALD, PECVD, PAALD (plasma assisted ALD), 주기적 CVD(cyclic CVD) 방식 중 적어도 하나를 이용하여 형성할 수 있다. 이 때, Ti층(155a)의 두께는 10 Å 내지 300 Å의 범위이고, TiN층(155b)의 두께는 20 Å 내지 500 Å의 범위일 수 있다.
이어서, 하부 전극층(155)이 형성된 기판(100)에 대하여 소정의 온도로 열처리를 수행한다. 이와 같은 열처리를 수행함으로써, 제1 및 제3 매립형 콘택 플러그(130a, 130c) 내의 비정질화된 영역(150a, 150b)의 비정질 실리콘은 Ti층(155a)과 실리사이드 반응하여, 금속 실리사이드층(160a, 160b)을 형성한다. 여기서, 소정의 온도는 500 ℃ 내지 900 ℃의 범위일 수 있다.
상술한 바와 같이, 복수의 제2 콘택홀들(145a, 145b)의 오픈 사이즈가 감소함에 따라, 하부 전극층(155)인 Ti층(155a)과 TiN층(155b)의 증착 두께도 감소한다. 그러나, 제1 및 제3 매립형 콘택 플러그(130a, 130b) 내의 상부 영역을 비정질화된 영역(150a, 150b)으로 형성함에 따라, 비정질화된 영역(150a, 150b)에 포함된 비정질 실리콘은, 두께가 얇은 Ti층(155a)과도 균일하게 실리사이드 반응이 수행될 수 있다. 이에 따라, 실리사이드 반응에 의해 형성되는 금속 실리사이드층(160a, 160b)은 더욱 균일하게 형성될 수 있다. 또한, 금속 실리사이드층(160a, 160b)이 균일하게 형성됨으로써, 후속 공정인 고온에서 수행되는 열질화 처리 단계에서도 금속 실리사이드층(160a, 160b)에서 응집 현상도 크게 줄일 수 있다.
도 7을 참조하면, 하부 전극층(155)의 상부에 희생막(165)을 형성하여 하부 전극층(155)을 채운다. 여기서, 희생막(165)은 갭필(gap-fill) 특성이 우수하고, 실리콘 산화물이나 실리콘 질화물에 비하여 식각 선택비가 우수하여 선택적으로 제거가 가능한 물질로 형성될 수 있다. 예를 들어, 희생막(165)은 포토 레지스트 계열로서 ARC(antireflective coating)나 폴리실리콘, Ge, SiGe 또는 이들의 조합 중 적어도 하나일 수 있다.
도 8을 참조하면, 희생막(165), 하부 전극층(155) 및 제2 층간 절연막(140)을 패터닝하여 분리된 하부 전극(170)을 형성한다. 이 때, 하부 전극(170)은 패터닝된 Ti층(170a)과 TiN(170b)의 적층 구조를 가진다. 예를 들어, 희생막(165), 하부 전극층(155) 및 제2 층간 절연막(140)을 패터닝할 때에 리프트 오프(lift off) 공정을 이용할 수 있다.
이어서, 하부 전극(170)이 형성된 기판(100)에 대하여 열처리를 수행한다. 구체적으로, 하부 전극(170)이 형성된 기판(100)에 대하여 열질화 처리를 수행한다. 예를 들어, 하부 전극(170)이 형성된 기판(100)에 대하여 고온에서 NH3 가스를 이용한 열질화 처리를 수행한다. 그러나, 열질화 처리는 NH3 가스에 한정되지 않고, 질소를 함유하는 화합물을 포함하는 가스 분위에서도 수행될 수 있다. 여기서, 열질화 처리는 RTP(rapid thermal nitrization) 공정, s-RTP(spike rapid thermal nitrization) 공정 및 플래쉬 타입의 RTP(flash rapid thermal nitrization) 공정 중 적어도 하나를 이용할 수 있다.
하부 전극(170)이 형성된 기판(100)에 대하여 열질화 처리를 수행함으로써, Ti층(170a)은 TiN가 되고, TiN층(170b)은 결정성이 더욱 향상된다. 이에 따라, 하부 전극(170)은 Ti과 TiN의 적층 구조에서 TiN의 단일 구조로 변경되며, 결정성이 향상된다. 이와 같이, 하부 전극(170)의 결정성이 향상되면, 누설(leakage) 전류를 줄일 수 있다.
도 9를 참조하면, 식각 저지층(135) 상에 제3 층간 절연막(175)을 형성한다. 구체적으로, 식각 저지층(135) 및 하부 전극(170) 상에 제3 층간 절연막(175)을 증착하고, 에치백(etch back) 공정을 이용하여 하부 전극(170) 상에 증착된 제3 층간 절연막(175)을 제거하여, 식각 저지층(135) 상에만 제3 층간 절연막(175)을 증착할 수 있다. 여기서, 제3 층간 절연막(175)은 PECVD, LPCVD, ALD 및 SOG 중 적어도 하나를 이용하여 형성될 수 있다. 또한, 여기서, 제3 층간 절연막(175)은 실리콘 산화막, HSQ, BPSG, HDP 산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3 중 적어도 하나일 수 있으나, 이에 한정되지 않는다.
이어서, 하부 전극(170)의 상부에 유전막(180) 및 상부 전극(185)을 순차적으로 형성한다. 이로써, 하부 전극(170), 유전막(180) 및 상부 전극(185)은 커패시터를 구성한다. 여기서, 유전막(180) 및 상부 전극(185)은 CVD, ALD, PECVD, PAALD, 주기적 CVD 방식 중 적어도 하나를 이용하여 형성할 수 있다. 유전막(180)은 탄탈륨 산화막(Ta2O5), 하프늄 산화막(HfO2) 및 알루미늄 산화막(Al2O3)과 같은 고유전 물질로 형성될 수 있다. 상부 전극(185)은 티타늄(Ti), 코발트(Co), 몰리 브덴(Mo), 탄탈륨(Ta), 지르코늄(Zr), 텅스텐(W), 니텔(Ni) 중 적어도 하나 이상일 수도 있다.
도 10을 참조하면, 제3 층간 절연막(175), 유전막(180) 및 상부 전극(185)의 상부에 제4 층간 절연막(190)을 형성한다. 여기서, 제4 층간 절연막(190)은 PECVD, LPCVD, ALD 및 SOG 중 적어도 하나를 이용하여 형성될 수 있다. 또한, 여기서, 제4 층간 절연막(190)은 실리콘 산화막, HSQ, BPSG, HDP 산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3 중 적어도 하나일 수 있으나, 이에 한정되지 않는다.
이어서, 제4 층간 절연막(190)을 패터닝하여 상부 전극(185)의 일부를 노출시키는 상부 전극 콘택홀(미도시)을 형성하고, 상기 상부 전극 콘택홀을 도전 물질로 채운다. 이로써, 상부 전극 콘택 플러그(195a, 195c)가 형성된다. 또한, 제4 층간 절연막(190)을 패터닝하여 제2 매립형 콘택 플러그(130b)를 노출시키는 비트라인 콘택홀(미도시)을 형성하고, 상기 비트라인 콘택홀을 도전 물질로 채운다. 이로써, 비트라인 콘택 플러그(195b)를 형성한다.
이어서, 상부 전극 콘택 플러그(195a, 195b)에 연결되는 도전 패턴(200a, 200c) 및 비트라인 콘택 플러그(195b)에 연결되는 비트라인(200b)을 형성한다.
상술한 제조 공정에 의해 제조된 반도체 소자(10)는 제1 및 제3 매립형 콘택 플러그(130a, 130c) 내의 상부에 비정질화된 영역(즉, 비정질 실리콘)(150a, 150b)을 포함함으로써, 커패시터를 형성하기 위한 제2 콘택홀들(145a, 145b)의 오픈 사이즈가 감소되어 하부 전극(170)의 두께가 감소되었음에도 불구하고, 비정질화된 영역(150a, 150b)과 하부 전극(170) 사이에 실리사이드 반응이 잘 일어난다. 이로써, 실리사이드 반응에 의해 형성된 금속 실리사이드층(160a, 160b)은 균일한 결정성을 갖게 되어, 금속 실리사이드층(160a, 160b)과 하부 전극(170) 사이의 저항이 감소된다.
또한, 반도체 소자(10)의 하부 전극(170)은 Ti과 TiN의 적층 구조로 이루어진 경우에도 열질화 처리를 수행함으로써, 하부 전극(170)의 결정성을 향상시킬 수 있으므로, 누설 전류를 줄일 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시하는 단면도들이다.

Claims (11)

  1. 적어도 하나의 게이트 구조물 및 상기 적어도 하나의 게이트 구조물의 양측의 복수의 소스/드레인 영역들이 형성된 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에, 상기 복수의 소스/드레인 영역들 중 적어도 하나의 일부 상에 매립형 콘택 플러그를 형성하는 단계;
    상기 제1 층간 절연막 및 상기 매립형 콘택 플러그 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 내에, 상기 매립형 콘택 플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀에 비정질화를 위한 이온을 주입을 하여, 상기 매립형 콘택 플러그 내의 상부 영역을 비정질화하는 단계;
    상기 제2 층간 절연막의 상면, 상기 콘택홀의 내벽 및 상기 콘택홀에 의해 노출된 상기 매립형 콘택 플러그 내의 비정질화된 영역을 덮으면서, 상기 비정질화된 영역과 직접 접하는 하부 전극층을 증착하는 단계; 및
    상기 하부 전극층 증착 단계 이후, 상기 하부 전극층이 증착된 상기 기판에 대하여 제1 열처리를 수행하여, 상기 비정질화된 영역과 상기 하부 전극층 사이의 실리사이드 반응을 이용하여 상기 비정질화된 영역 및 상기 비정질화된 영역과 직접 접하는 상기 하부 전극층의 일부 영역을 금속 실리사이드층으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 하부 전극층 상에 희생막을 증착하는 단계;
    상기 제2 층간 절연막 및 상기 희생막을 패터닝하여 상기 하부 전극층으로부터 적어도 하나의 하부 전극을 형성하는 단계; 및
    상기 적어도 하나의 하부 전극의 결정성이 향상되도록 상기 적어도 하나의 하부 전극이 형성된 상기 기판에 대하여 제2 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 열처리를 수행하는 단계는,
    상기 적어도 하나의 하부 전극의 결정성이 향상되도록 상기 적어도 하나의 하부 전극이 형성된 상기 기판에 대하여 열질화 처리를 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 열질화 처리는 NH3 가스를 이용하고, RTP(rapid thermal nitrization) 공정, s-RTP(spike rapid thermal nitrization) 공정 및 플래쉬 타입의 RTP(flash rapid thermal nitrization) 공정 중 적어도 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 하부 전극층은 금속 및 금속 질화물의 적층 구조로 형성되고,
    상기 적어도 하나의 하부 전극은 상기 열질화 처리에 의하여 금속 질화물 구조가 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 매립형 콘택 플러그의 상기 비정질화된 영역은 비정질 실리콘 영역이고,
    상기 비정질 실리콘 영역의 두께는 30 Å 내지 1000 Å의 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 열처리를 위한 온도는 500 ℃ 내지 900 ℃의 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 층간 절연막 및 상기 매립형 콘택 플러그 상에 식각 저지층을 형성하는 단계를 더 포함하고,
    상기 제2 층간 절연막을 형성하는 단계는, 상기 식각 저지층의 상부에 상기 제2 층간 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 비정질화를 위한 이온은 5족 원소들 및 비활성 원소들 중 적어도 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 콘택홀에 비정질화를 위한 이온을 주입하여, 상기 매립형 콘택 플러그 내의 상부 영역을 비정질화하는 단계는,
    상기 콘택홀에 대하여, 제1 주입량(dosage) 범위 및 제1 에너지 범위에서 이온 주입 공정을 수행하여, 상기 매립형 콘택 플러그 내의 상기 상부 영역을 비정질화하고,
    상기 제1 주입량 범위는 1E13 ions/cm2 내지 5E16 ions/cm2이고, 상기 제1 에너지 범위는 1 keV 내지 50 keV인 것을 특징으로 하는 반도체 소자의 제조 방법.
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